CN1832203A - 包括独立可控的栅电极的两位非易失性存储器件及其制造方法 - Google Patents

包括独立可控的栅电极的两位非易失性存储器件及其制造方法 Download PDF

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Abstract

一种非易失性集成电路存储器件包括：衬底，包括在其中的第一和第二源区/漏区以及其间的沟道区，邻近第一源区/漏区的沟道区上的第一存储单元，以及邻近第二源区/漏区的沟道区上的第二存储单元。第一存储单元包括沟道区上的第一导电栅和其间的第一多层电荷存储结构。类似地，第二存储单元包括沟道区上的第二导电栅和其间的第二多层电荷存储结构。在第一和第二存储单元之间的沟道区上沿其侧壁延伸的单层绝缘层。单层绝缘层可以不包括电荷俘获层，以及可以将第一和第二导电栅分开一距离，该距离小于第一多层电荷存储结构的厚度。还论述了相关的制造方法。

Description

包括独立可控的栅电极 的两位非易失性存储器件及其制造方法
相关申请的交叉引用
本发明根据35U.S.C.§119要求2005年2月14日在韩国专利局提交的韩国专利申请No.10-2005-0011978的优先权，在此将其全部内容引入作为参考。
技术领域
本发明涉及半导体器件，更具体涉及非易失性存储器件及其制造方法。
背景技术
通常，例如可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速EEPROM等的非易失性存储器件可保持所存储的数据，即使没有对其施加的电源。
与包括浮置栅的传统非易失性存储器件相比，使用绝缘体的非易失性存储器件(其能够局部地俘获电荷)可以提供例如比传统非易失性存储器件更为简单的制造工序和/或更高程度的集成度的优势，同时使用相似的光刻技术。例如，局部俘获电荷的绝缘体可采用氮化硅层。更具体地，其中在两层氧化物层之间夹有氮化硅层的氧化物-氮化物-氧化物多层(即ONO层)，可被用作非易失性存储器件中的电荷俘获(charge-trapping)层。
图1A是使用ONO层的第一传统非易失性存储器件的截面图，其在Mitchell等人的美国专利No.5,168,334中公开。图1B是说明图1A的非易失性存储器件的等效电路图。参照图1A和1B，传统存储器件包括顺序层叠在衬底1上的ONO层1和多晶硅5。ONO层3包括在半导体衬底1上形成的源区/漏区7之间的沟道上形成的氧化物层2a、氮化物层2b和氧化物层2c。然而，如图1B所示，该存储器件是单位非易失性存储单元6，其能够根据是否在ONO层3的氮化物层2b中俘获电荷来表示两个状态(即逻辑电平0和1)中的一个。
这样，开发了具有增大的存储信息容量的存储器件。更具体，已经开发了各种类型的两位非易失性存储器件。图2A是说明第一传统存储器件的截面图，其在Eitan的美国专利No.5,768,192中公开，并且图2B是说明图2A的第二传统存储器件的等效电路图。参照图2A和2B，与图1A的传统存储器件不同，在ONO层23的氮化物层22b中有两个电荷俘获区24L和24R。因此，在氮化物层22b的两个电荷俘获区24L和24R中选择性地并独立地存储电荷。通过分别向栅极25、源区/漏区27和衬底21施加合适的电压，可将电荷选择性地和独立地注入在每个源区/漏区27附近的电荷俘获区24L和24R中。
在图2A中，将电荷俘获区24L和24R(电荷注入其中)描述为黑色部分。可以将在图2B的等效电路图中说明的图2A的存储器件看作三个晶体管26L、26C和26R，其中源区/漏区27之间的沟道可包括三个彼此串联的沟道区Ls1、Lc和Ls2。基于注入每个电荷俘获区24L和24R的电荷量，可以改变存储晶体管26L(具有沟道区Ls1)和存储晶体管26R(具有沟道区Ls2)的阀值电压。这样，可以将存储晶体管26L和26R看作具有50nm或更小的沟道宽度的短沟道器件。图2A的存储器件可提供例如减少的制造成本的优势，由于它具有与图1A的传统存储器件相似的相对简单的结构。然而，仅通过一个栅极25控制三个晶体管26L、26C和26R，因此限制了所施加的操作电压。结果，可退化表示为存储器件的所存储位信息、(即，逻辑电平0和逻辑电平1)之间的信号差的感应余量(sensing margin)特性。
此外，由于减小器件尺寸以提供更高的集成度，源区和漏极之间的距离越来越小。更具体，参照图2A，两个电荷俘获区24L和24R彼此变得更近。由于存储在绝缘体的氮化物薄膜22b中的电荷通过横向扩散可以逐渐移入存储器件的沟道中，两个电荷俘获区24L和24R之间的有效距离变得越来越窄。这样，两个电荷俘获区24L和24R有效地可变得彼此物理地连接，使得不能分辨两个不同信息位。这将对减小存储器件的尺寸同时提供减小的价格和更高的密度带来严重的问题。
图3A是说明另一传统存储器件的截面图，其在Sadd等人的美国专利No.6,706,599中公开，以及图3B是图3A的第三传统存储器件的等效电路图。参照图3A，与在图2A中所示的传统存储器件不同，部分ONO层33的氮化物层32b(在其内可存储电荷)彼此物理地分离。此外，即使当存储器件变得越来越小时，由于在其间的绝缘层32a，两个不同的电荷俘获区34L和34R不互相电连接。由于可以将这种传统存储器件减小为比图2A的器件更大的程度，仍然仅通过一个栅极35控制三个晶体管36L、36C和36R。这样，限制了所施加的操作电压，并且因此，可退化表示为存储器件的所存储位信息(即，逻辑电平0和逻辑电平1)之间的信号差的感应余量特性。
图4A是说明另一传统存储器件的截面图，其在Ogura等人的美国专利No.6,248,633中公开，以及图4B是说明图4A的第四传统存储器件的等效电路图。该传统存储器件包括在选择栅40的两个侧壁上的用于独立地控制晶体管的控制栅45L和45R，以及包括电荷俘获区44L和44R的ONO层43。ONO层43放置在每个控制栅45L和45R的下面。通过栅氧化物层42g将控制栅45L和45R之间的选择栅49与衬底41绝缘，并通过氧化物层42s与控制栅45L和45R绝缘。由于在每个电荷俘获区44L和44R上独立地形成控制栅45L和45R并且还可以单独地控制选择栅49，可以对每个栅施加最佳的电压。因此，相对于图1至3的传统非易失性存储器件，可改进表示为存储器件的所存储位信息之间的信号差的感应余量特性。然而，为控制三个电极45L、45R和49，外围电路变得相对复杂。而且，由于选择栅49并非在所有类型的存储器件中需要，减小这种存储器件变得更加困难。
发明内容
根据本发明的某些实施例，非易失性集成电路存储器件可包括衬底，包括在其中的第一和第二源区/漏区和在其间的沟道区、邻近第一源区/漏区的沟道区上的第一存储单元、邻近第二源区/漏区的沟道区上的第二存储单元，以及单层绝缘层，在第一和第二存储单元之间的沟道区上沿其侧壁延伸。第一存储单元可包括沟道区上的第一导电栅以及在其间的第一多层电荷存储结构。相似地，第二存储单元可包括在沟道区上的第二导电栅以及在其间的第二多层电荷存储结构。单层绝缘层可使第一和第二导电栅分离小于第一多层电荷存储结构的厚度的距离。
在某些实施例中，第一和第二多层电荷存储结构之间的部分单层绝缘层可具有大于第一和第二导电栅之间的部分单层绝缘层的介电强度。单层绝缘栅可不包括电荷俘获层。
在其他实施例中，沟道区可包括第一、第二和第三部分。第一部分可与第一多层电荷存储结构相邻，并配置为由第一导电栅控制。第二部分可与第二多层电荷存储结构相邻，并配置为由第二导电栅控制。第三部分可位于第一和第二部分之间，并配置为由第一导电栅和/或第二导电栅控制。
在某些实施例中，沟道区可包括沿其表面与单层绝缘层相邻的杂质扩散区。杂质扩散区可以在配置为由第一导电栅控制的沟道区的第一部分和配置为由第二导电栅控制的沟道区的第二部分之间。杂质扩散区可具有与第一和第二源区/漏区相同的导电类型。第一和第二源区/漏区延伸到衬底中的深度大于杂质扩散区相对于衬底表面的深度。
在其他实施例中，杂质扩散区的杂质浓度可小于第一和第二源区/漏区的杂质浓度。例如，杂质扩散区的杂质浓度可以在约5×1014至约1×1015原子/cm2的范围之内，以及第一和第二源区/漏区的杂质浓度可以在约1×1015至约5×1015原子/cm2的范围之内。
在某些实施例中，杂质扩散区还可沿沟道区表面从第一源区/漏区延伸至第二源区/漏区。杂质扩散区的杂质浓度可以在约1×1012至约1×1013原子/cm2的范围之内。
在其他实施例中，第一个第二多层电荷存储结构可以是第一和第二氧化物-氮化物-氧化物(ONO)层。第一和第二氧化物-氮化物-氧化物(ONO)层分别包括沟道区上的隧道氧化物层、隧道氧化物层上的氮化物电荷俘获层、以及在氮化物电荷俘获层上的阻挡绝缘层。隧道氧化物层的厚度可以是约35至约40埃，电荷俘获层的厚度可以是约70至约150埃，以及阻挡绝缘层的厚度可以是约100至约200埃。
在某些实施例中，单层绝缘层可以由与第一和第二多层电荷存储结构不同的材料构成。例如，单层绝缘层可以是氧化硅。
在其他实施例中，可由热电子注入选择性地编程非易失性集成电路存储器件的第二存储单元。更具体，可将第一电压施加到第一导电栅。第一电压可足够引起形成邻近第一多层电荷存储结构的部分沟道区的反型层。第二电压大于第一电压，并被施加到第二导电栅上。第二电压足够引起从邻近第二多层电荷存储结构的部分沟道区到第二多层电荷存储结构的电子注入。
在某些实施例中，由电子隧穿选择性地编程非易失性集成电路存储器件的第二存储单元。特别地，将第一电压施加到第一导电栅。第一电压可足够引起形成邻近第一多层电荷存储结构的部分沟道区的反型层。将第二电压施加到第二导电栅上。第二电压足够引起从邻近第二多层电荷存储结构的部分沟道区到第二多层电荷存储结构的电子注入。
在其他实施例中，可选择性地擦除非易失性集成电路存储器件的第二存储单元。更具体，可以将地电压施加到第一导电栅和第一源区/栅区，将负电压施加到第二导电栅，以及将正电压施加到第二源区/栅区。负电压和正电压足以引起从第二多层电荷存储结构到衬底的电子隧穿。
在某些实施例中，可以读取非易失性集成电路存储器件的第一存储单元。特别地，将读电压施加到第二导电栅。该读电压足够引起形成邻近第二多层电荷存储结构的部分沟道区的反型层。第一电压小于读电压，并被施加到第一导电栅。当第一多层电荷存储结构具有擦除的状态时，第一电压足够引起形成邻近第一多层电荷存储结构的部分沟道区中的反型层。然而，当第一多层电荷存储结构具有编程状态时，第一电压不足以引起形成邻近第一多层电荷存储结构的部分沟道区中的反型层。
根据本发明的其他实施例，制造非易失性集成电路存储器件的方法可包括在衬底上形成电荷存储层，并在电荷存储层上形成导电层。构图导电层和电荷存储层以限定第一存储单元和第二存储单元。第一存储单元可包括第一多层电荷存储结构上的第一导电栅。第二存储单元可包括第二多层电荷存储结构上的第二导电栅。在第一和第二存储单元之间形成沿其侧壁延伸的单层绝缘层。单层绝缘层可分离第一和第二导电栅小于电荷存储层的厚度的距离。
在某些实施例中，构图导电层和电荷存储层可包括在导电层上形成第一和第二虚拟图形。分隔第一和第二虚拟图形大于电荷存储层的厚度的距离。可在第一和第二虚拟图形的相邻侧壁上形成隔片(spacer)。隔片可具有小于第一和第二虚拟图形之间的距离的一半的宽度。可使用隔片作为掩模构图导电层和电荷存储层以形成第一存储单元和第二存储单元。
在其他实施例中，形成第一和第二虚拟图形可包括在导电层上形成虚拟图形，并光刻地构图该虚拟图形以形成第一和第二虚拟图形。第一和第二虚拟栅之间的距离大于由光刻地构图可获得的最小宽度，但小于该最小宽度的两倍。
在某些实施例中，在其上形成虚拟层之前，可在导电层上形成硬掩模层。在其相邻侧壁上形成隔片之后，可除去第一和第二虚拟图形。可使用隔片作为掩模构图硬掩模层，以形成由小于电荷存储层厚度的距离分隔的第一和第二硬掩模图形。可使用第一和第二硬掩模图形作为掩模构图导电层和电荷存储层，以形成第一和第二存储单元。这样，第一和第二存储单元由小于由光刻地构图可获得的最小宽度的距离分隔。
在其他实施例中，形成电荷存储层可包括在衬底上形成隧道氧化物层，在隧道氧化物层上形成氮化物电荷俘获层，以及在氮化物电荷俘获层上形成阻挡绝缘层。
在某些实施例中，形成单层绝缘层可包括形成单层绝缘层，该单层绝缘层具有在第一和第二导电层之间的第一介电强度的第一部分以及在第一和第二多层电荷存储结构之间的第二介电强度的第二部分。单层绝缘层的第二部分可具有比其第一部分大的介电强度。
在其他实施例中，可在第一和第二电荷存储层的相对侧上的衬底上形成第一和第二源区/漏区，以在其间定义沟道区。第一导电栅可控制邻近第一多层电荷存储结构的沟道区的第一部分，而第二导电栅可控制邻近第二多层电荷存储结构的沟道区的第二部分。第一和/或第二导电栅可控制在第一和第二部分之间的沟道区的第三部分。
在某些实施例中，在形成单层绝缘层之前，将第一导电类型的杂质注入第一和第二存储单元之间的衬底中。可使用第一和第二导电栅作为掩模注入杂质，以在其间形成衬底中的杂质扩散区。
在其他实施例中，在第一和第二存储单元之间形成单层绝缘层之后，使用第一和第二导电栅和单层绝缘层作为掩模，可将第一导电类型的杂质注入在第一和第二栅极的相对侧上的衬底，以形成第一和第二源区/栅区。第一和第二源区/栅区延伸到衬底中的深度大于杂质扩散区相对于衬底表面的深度。杂质扩散区的杂质浓度可小于第一和第二源区/栅区的杂质浓度。
在某些实施例中，在形成电荷存储层之前，可将第一导电类型的杂质注入衬底以形成沿衬底表面延伸的杂质扩散层。可在杂质扩散层上形成电荷存储层。在形成单层绝缘层之后，使用第一和第二导电栅和单层绝缘层作为掩模，可将第一导电类型的杂质注入在第一和第二存储单元的相对侧上的衬底，以分别形成第一和第二源区/栅区。该第一和第二源区/栅区可与在其相对侧上的杂质扩散层接触，并超出杂质扩散层延伸到衬底中。
在其他实施例中，单层绝缘层不包括电荷俘获层。同样，该单层绝缘层可由与第一和第二多层电荷存储结构不同的材料构成。例如，该单层绝缘层可由氧化硅构成。
根据本发明的还一方面，耗尽型非易失性集成电路存储器件包括衬底，该衬底包括在其中的第一和第二源区/漏区和其间的沟道区。杂质扩散区可沿沟道区表面从第一源区/漏区延伸到第二源区/漏区。该器件还可包括在邻近第一源区/漏区的沟道区上的第一存储单元和在邻近第二源区/漏区的沟道区上的第二存储单元。第一存储单元可包括在杂质扩散区上的第一导电栅和在其间的第一电荷存储结构，并且第二存储单元可包括在杂质扩散区上的第二导电栅和在其间的第二电荷存储结构。绝缘层可在第一和第二存储单元之间的沟道区上沿其侧壁延伸。绝缘层可分隔第一和第二导电栅小于第一电荷存储结构的厚度的距离。
本发明的某些其他实施例提供非易失性存储器件。该非易失性存储器件包括在衬底上的两个结区(junction region)之间的沟道区上形成的两个存储单元。两个存储单元彼此分隔。该两个存储单元对称并通过分离(separate)绝缘层彼此电绝缘。每个存储单元包括存储器层和栅极。在两个存储单元下面的衬底上并且在两个结区之间定义沟道区。
在某些实施例中，存储器层可包括依次层叠的隧道氧化物层、电荷俘获层和阻挡绝缘层。例如，存储器层可以是ONO层，该ONO层配置为具有作为隧道氧化物层的热氧化物层、作为电荷俘获层的氮化物层、以及作为阻挡绝缘层的氧化物层。隧道氧化物层具有在约35至约40范围内的厚度。阻挡绝缘层具有在约100至约200范围内的厚度。电荷俘获层具有在约70至约150范围内的厚度。
在其他实施例中，通过将合适的电压分别施加到衬底、每个存储单元的栅极、以及两个结区，可通过隧道氧化物层将电荷从沟道注入电荷俘获层，或者与之相反。即，通过隧穿或在隧道氧化物层的势垒上跃迁而将电荷可通过隧道氧化物层从沟道注入电荷俘获层，或者与之相反。根据施加到衬底、栅极、和/或结区的电压，电荷可以是电子、热电子、热空穴和空穴的任一种。
在某些实施例中，电荷俘获层可使用能够存储电荷的其他材料以及氮化物层。即，电荷俘获层可采用具有相对高的电荷俘获密度的绝缘体，例如氧化铝层(Al2O3)、氧化铪层(HfO)、氧化铝铪层(HfAlO)、氧化硅铪层(HfSiO)等。此外，掺杂的多晶硅、金属、或其纳米晶体可用作电荷俘获层。
在其他实施例中，阻挡绝缘层可采用具有相对高的电荷俘获密度的绝缘体，例如氧化铝层(Al2O3)、氧化铪层(HfO)、氧化铝铪层(HfAlO)、氧化硅铪层(HfSiO)等，以及氧化物层。
在某些实施例中，分离非电荷俘获绝缘层可以是例如氧化硅层的绝缘层，其不能在其中存储电荷。可替换地，绝缘层可存储相对少量的电荷，与电荷俘获层不同，该电荷不对器件的阀值电压具有影响。分离绝缘层可以是不包括电荷俘获区的任意绝缘层。此外，分离绝缘层可以是单层绝缘层。
根据本发明的某些实施例，由于两个存储单元通过分离绝缘层彼此物理分隔，为了更高的器件集成度，分离绝缘层可具有尽可能小的宽度。特别地，分离绝缘层的宽度可以小于存储器层的厚度。
在某些实施例中，在读取操作中，施加到每个存储单元的电压可以电容性地连接到分离绝缘层下面的沟道区，以由此控制绝缘层下面的部分沟道区。
在其他实施例中，为了控制分离绝缘层下面的部分沟道区，存储器件还可包括在分离绝缘层下面的沟道区上的杂质扩散区。可用杂质离子掺杂杂质扩散区，该杂质离子在导电类型上与两个结区相同。即，可在两个存储单元下面的沟道区之间设置杂质扩散区。杂质扩散区可形成为比结区浅。此外，杂质扩散区的杂质浓度小于结区的杂质浓度。
在某些实施例中，存储器件还可以包括存储单元下面的沟道区上的杂质扩散层。杂质扩散层可降低存储单元的阀值电压。因此，可以更加容易地控制分离绝缘层下的沟道区。
在其他实施例中，可将地电压施加到一个结区和半导体衬底上，将控制电压施加到另一结区上，将第一高电压施加到与控制电压施加到其上的结区相邻的存储单元的栅极上，并且将小于第一高电压的第二高电压施加到与地电压施加到其上的结区相邻的存储单元的栅极上。这样，通过热电子注入，将热电子从半导体衬底的沟道区注入第一高压施加到其上的存储单元的存储器层的电荷俘获层。
在某些实施例中，第二高电压使得在与地电压施加到其上的结区相邻的存储单元之下形成沟道。即，第二高电压的施加形成沟道，通过该沟道电流流过。第一高电压使得在控制电压施加到其上的结区周围生成热电子，并导致所生成的热电子注入存储器层的电荷俘获层。控制电压可用于在一个结区和另一个结区之间生成水平电场。控制电压在例如约3.5V至约5.5V的范围内。例如，第一高压在约4.5V至约6.5V的范围内，而第二高压在约3V至约4.5V的范围内。
在其他实施例中，将地电压施加到两个结区和半导体衬底上，将编程/擦除电压施加到一个存储单元的栅极，并将地电压或小于编程/擦除电压的编程/擦除防止电压施加到另一个存储单元的栅极。这样，通过隧道效应将电子从半导体衬底的沟道区注入编程/擦除电压施加到其上的存储单元的电荷俘获层，或者相反。例如，如果隧道氧化物层具有30或更小的厚度，将发生直接隧穿。另一个方面，如果隧道氧化物层具有30或更大的厚度，将发生Fowler-Nordheim隧穿。
在某些实施例中，如果编程/擦除电压和编程/擦除防止电压都为正极性，通过隧道氧化物层，电子从半导体衬底注入编程/擦除电压施加到其上的存储单元的电荷俘获层。此时，空穴在与电子相反的方向上移动。相反，如果编程/擦除电压和编程/擦除防止电压都为负极性，通过隧道氧化物层，电子从编程/擦除电压施加到其上的存储单元的电荷俘获层注入半导体衬底。此时，空穴在与电子相反的方向上移动。
在其他实施例中，可调整编程/擦除电压，使得沟道区中的电子可以穿过隧道氧化物层。例如，编程/擦除电压可以为约15V。施加编程/擦除防止电压以防止存储单元被编程/擦除，因此其电压电平小于编程/擦除电压。例如，编程/擦除防止电压可以为地电压或在约0.4V至约0.5V范围内的相对低的电压。如果将编程/擦除电压施加到两个存储单元，电荷同时在两个存储单元中移动。
在某些实施例中，可将地电压施加到一个结区和半导体衬底上，将正极性的第一高电压施加到另一个结区，将负极性的第二高电压施加到与第一高电压施加到其上的结区相邻的存储单元的栅极上，并将地电压施加到与地电压施加到其上的结区相邻的存储单元的栅极上。这样，由在第一高电压施加到其上的结区上的带-至-带(band-to-band)隧道效应而生成的热空穴，将被注入第二高电压施加到其上的存储单元的电荷俘获层。在与栅极重叠的结区上生成热空穴。由于施加到栅极的负极性第二高电压所的导致的电场，部分热空穴被注入电荷俘获层。例如，第一高电压可在从约3.5V到约5.5V的范围内，而第二高电压可在从约-3V到约-1V的范围内。将第二高电压施加到两个存储单元的栅极，而将第一高电压施加到两个结区。这样，在两个结区中生成热空穴，并且将该热空穴注入两个存储单元的电荷俘获层。
在其他实施例中，如果在电子存储在电荷俘获层中，例如，存储单元处于编程状态或‘OFF’状态，存储单元的阀值电压将增加。相反，如果电子从电荷俘获层射出，例如，存储单元处于擦除的状态或‘ON’状态，阀值电压将减小。例如，可以将处于编程的状态的存储单元的阀值电压设置为约3V，并将处于擦除的状态的阀值电压设置为约-3V。
在某些实施例中，为在处于编程的状态或擦除的状态的存储单元上执行读取操作，将地电压(即，0V)施加到一个结区，将大于地电压的读电压Vread施加到另一个结区，将第一控制电压施加到与地电压施加到其上的结区相邻的存储单元的栅极(其中第一控制电压大于’ON’状态阀值电压并且小于’OFF’状态阀值电压)，将第二控制电压施加到与读电压施加到其上的结区相邻的存储单元的栅极(其中第二控制电压大于’OFF’状态阀值电压)，并将地电压或大于地电压的正的低电压施加到半导体衬底。
在其他实施例中，读电压可以是例如在约0.5V至约1.5V的范围内。第一和第二控制电压彼此独立，并且可能是地电压或可以在约2V至约6V的范围内。施加到衬底的正的低电压，例如可以在约0.4V至约0.5V的范围内。当将正的低电压施加到衬底时，结区和衬底之间的耗尽区的宽度可以减小，这改进在读取操作中的短隧道效应。
在某些实施例中，两个存储单元可以在编程的状态下，即，’OFF’状态。因此，两个存储单元的阀值电压可以是约3V。此时，为了在左边的存储单元，即第一存储单元上执行读操作，将地电压施加到与第一存储单元相邻的第一结区以及施加到衬底，将在约0.5V至约1.5V范围内的电压施加到与右边的存储单元，即第二存储单元相邻的第二结区，并将作为第一控制电压的地电压施加到第一存储单元的栅极，以及将在约2V至约6V范围内的第二控制电压施加到第二存储单元的栅极以生成沟道。在这些偏置条件下，在第二存储单元下面形成沟道(即，开启第二存储单元)，而不在第一存储单元下面形成沟道(即，关闭第一存储单元)。换句话说，第一存储单元具有高的阻抗状态，使得电流几乎不在第一和第二结区之间流动。
与此相反，在其他实施例中，当第一存储单元处于’ON’状态下时，阀值电压是约-3V。因此，在第一存储单元下面以及第二存储单元下面形成沟道。结果，第一和第二存储单元具有低的阻抗状态，使得电流在结区之间流动。
在某些实施例中，在读操作期间，施加到栅极的约2V至约6V的控制电压将被电容性地连接到在分离绝缘层下面的沟道区，使得沟道区处于’ON’状态。然而，当在分离绝缘层下面形成杂质扩散区时，不能将控制电压连接到在分离绝缘层下面的部分沟道区。此外，在已经在结区之间形成杂质扩散层的地方，可以获得相似的效果。
本发明的某些实施例提供制造存储器件的方法。制造存储器件的方法包括：形成具有在衬底上顺序层叠的隧道氧化物层、电荷俘获层和阻挡绝缘层的存储器件；在存储器层上形成导电层；通过构图导电层和存储器层形成第一存储单元和第二存储单元，其中第一和第二存储单元彼此分隔；在每个存储单元的侧壁上形成绝缘隔片，其中在存储单元之间的绝缘隔片彼此连接以形成分离非电荷俘获绝缘层；以及通过执行离子注入工艺，在第一存储单元的横向侧上形成第一结区并在第二存储单元的横向侧上形成第二结区。
在某些实施例中，在形成绝缘隔片和分离绝缘层之前，形成存储器件的方法还包括通过注入与第一和第二结区相同导电类型的杂质离子，在存储单元之间的半导体衬底上形成第三结区。该第三结区形成为比第一和第二结区浅。第三结区的掺杂浓度小于第一和第二结区。
在其他实施例中，在形成存储器层之前，形成存储器件的方法还包括通过注入与半导体衬底相反的导电类型的杂质离子，在半导体衬底的表面上形成杂质扩散层。通过在衬底上顺序层叠氧化物层、氮化物层和氧化物层形成存储器层。
在其他实施例中，第一和第二存储单元的形成还包括：在导电层上形成第一虚拟图形和第二虚拟图形；在虚拟图形的侧壁上形成隔片；除去虚拟图形；使用隔片作为刻蚀掩模刻蚀露出的导电层；以及除去隔片。该方法还包括在形成虚拟图形之前，在导电层上形成硬掩模层。在除去虚拟图形之后，刻蚀该硬掩模层以形成硬掩模层图形，以及使用该硬掩模层图形作为刻蚀掩模刻蚀露出的导电层和存储器层。
附图说明
图1A是第一传统非易失性存储器件的截面图，以及图1B是说明了图1A的第一传统非易失性存储器件的等效电路图；
图2A是第二传统非易失性存储器件的截面图，以及图2B是说明了图2A的第二传统非易失性存储器件的等效电路图；
图3A是第三传统非易失性存储器件的截面图，以及图3B是说明了图3A的第三传统非易失性存储器件的等效电路图；
图4A是第四传统非易失性存储器件的截面图，以及图4B是说明了图4A的第四传统非易失性存储器件的等效电路图；
图5A是根据本发明的某些实施例的非易失性存储器件的截面图，以及图5B是说明了图5A的非易失性存储器件的等效电路图；
图6A是根据本发明的其他实施例的非易失性存储器件的截面图，以及图6B是说明了图6A的非易失性存储器件的等效电路图；
图7A是根据本发明的更多实施例的非易失性存储器件的截面图，以及图7B是说明了图7A的非易失性存储器件的等效电路图；
图8至图10是说明根据本发明的某些实施例，将电子注入非易失性存储器件的电荷俘获层的方法的截面图；
图11至图13是说明根据本发明的某些实施例，将空穴注入非易失性存储器件的电荷俘获层的方法的截面图；
图14和图15是根据本发明的某些实施例，说明图5A的非易失性存储器件的读操作的截面图；
图16和图17是根据本发明的其他实施例，说明图6A的非易失性存储器件的读操作的截面图；
图18和图19是根据本发明的更多实施例，说明图7A的非易失性存储器件的读操作的截面图；
图20至图26是说明根据本发明的某些实施例，说明制造图5A的非易失性存储器件的方法的截面图；以及
图27和图28是说明根据本发明的某些实施例，说明制造图7A的非易失性存储器件的方法的截面图。
具体实施方式
下面参考附图更完全地描述本发明，其中示出本发明的优选实施例。但是，本发明可以以多种不同的形式体现，不应该被认为局限于在此阐述的实施例。相反，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在图中，为了清楚可以放大层和区域的尺寸和相对尺寸。在整篇中，相同的数字指相同的元件。
应当理解当一个元件或层被称为在另一元件或层“上”、“连接到”或“耦合到”另一元素或层时，它可以直接在另一元件或层上、连接到或耦合到另一元素或层，或可以存在插入元件或层。相反，当一个元件称为“直接”在另一元件或层“上”或“直接连接到”到另一个元件或层时，不存在插入元件或层。应当理解，尽管在此可以使用术语第一、第二、第三等来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅仅是用来使一个元件、组件、层或部分与其它区域、层或部分相区别。因此，在不脱离本发明的教导的条件下，下面论述的第一元件、组件、区域、层或部分可以称为第二元件、组件、区域、层或部分。
为了便于描述图中所示的一个元件或部件与其它元件或部件的关系，在此可以使用空间相对术语，例如“在...底下”、“在...下面”、“下”、“在...之上”、“上”等。应当理解空间相对术语是用来包括除图中描绘的方向之外的使用或操作中的器件的不同取向。例如，如果图中的器件被翻转，那么描述为“在其他元件或部件下面”或“在其他元件或部件底下”的元件将定向“在其他元件或部件之上”。因此，示例性术语“在...下面”和“在...之下”可以包括“在...之上”和“在...下面”的两种取向。器件可以被另外定向(旋转90度或以其他取向)和由此解释在此使用的空间相对描述词。
在此使用的专业词汇仅仅是用来描述具体实施例而不是限制本发明。如在此使用的单数形式“a”，“an”和“the”同样打算包括复数形式。除非上下文另外清楚地指出。还应当理解，在说明书中使用术语“包括”和/或“包括”说明陈述特点、整体、步骤、操作、元件、和/或组件的存在，但是不排除存在或增加一个或多个其他特点、整体、步骤、操作、元件、组件和/或其组。如在此使用的术语“和/或”包括一个或多个相关列项的任意和所有组合。
这里参考截面图描述了本发明的实施例，该截面图是本发明的理想化实施例(和中间结构)的示意图。因而，应当预想来自图例形状的变化例如由制造工艺和/或容差产生的变化。因此，本发明的实施例不应该被认为是限于在此所示的区域的特定形状而是包括例如由制造产生的偏差。例如，图示为矩形的注入区一般将具有圆滑的或弯曲的特点和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区可以导致该掩埋区和通过其进行注入的表面之间区域中发生某些注入。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件区域的实际形状以及不打算限制本发明的范围。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属技术领域的普通技术人员通常理解的相同意思。还应当理解术语如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术和/或本说明书的环境中的意思且不被理想化解释或过度地形式感知，除非在此清楚地限定。
本发明的示例性实施例涉及一种多位非易失性存储器件、用于操作该非易失性存储器件的方法及其制造方法。根据本发明的某些实施例的存储器件包括半导体衬底的两个结区之间的两个存储单元。两个存储单元被薄的分离绝缘层物理地分开，该绝缘层不包括电荷俘获区。
图5A是根据本发明的某些实施例的非易失性存储器件的截面图，以及图5B是说明图5A的非易失性存储器件的等效电路图。参考图5A和5B，该非易失性存储器件包括衬底51、互相隔开的两个结区57L和57R以及在两个结区57L和57R之间的沟道区Ls1和Ls2上形成的两个存储单元56L和56R。两个存储单元56L和56R借助于分离绝缘层58互相隔开。在分离绝缘层58之下限定沟道区Lc。
第一存储单元56L，即，图5A和5B中的左存储单元包括层叠在衬底51上的第一存储器层53L和第一栅极55L。同样，第二存储单元56R，即，图5A和5B中的右存储单元包括层叠在衬底51上的第二存储层53R和第二栅极55R。在第一存储单元56L之下，设置第一沟道区Ls1。类似地，在第二存储单元56R之下设置第二沟道区Ls2。同时，在分离绝缘层58之下设置第三沟道区Lc。第一沟道区Ls1被第一存储单元56L的第一栅极55L控制，以及第二沟道区Ls2被第二存储单元56R的第二栅极55R控制。同时，第三沟道区Lc被第一栅极55L和/或第二栅极55R控制。换句话说，第三沟道区Lc被耦合电容CL和CR控制，电容CL和CR可以通过由布置在分离绝缘层58的两侧上的第一和第二栅极55L和55R引起的边缘(fringe)电场效应来形成。
基于衬底51和结区57L和57R的导电类型，存储单元56L和56R可以是n-沟道器件或p-沟道器件。例如，如果衬底51是p-型和结区57L和57R是n-型，那么存储单元是n-沟道存储单元。反之，如果衬底51是n-型和结区57L和57R是p-型，那么存储单元是p-沟道存储单元。
根据本发明的某些实施例，两个存储单元56L和56R可以彼此对称。例如，在第一存储单元56L中，左结区57L可以用作源区，右结区57R可以用作漏区。相反，在第二存储单元56R中，左结区57L可以用作漏区以及右结区57R可以用作源区。在n-沟道存储单元的情况下，可以通过用约1×1015至约5×1015原子/cm2的剂量在约30keV至约50keV范围内的预定能级下注入砷(As)等来形成结区57L和57R。对于p-沟道存储单元，可以通过用约1×1015至约5×1015原子/cm2的剂量在约30keV至约50keV范围内的预定能级下注入硼(B)等来形成结区57L和57R。
第一和第二存储层53L和53R的每一个包括在衬底51上层叠的隧道氧化物层52a、电荷俘获层52b和阻挡绝缘层52c。电荷俘获层52b可以是氮化物层。同样，电荷俘获层52b可以采用具有较高电荷俘获密度的绝缘体，例如氧化铝层(Al2O3)、氧化铪层(HfO)、氧化铝铪层(HfAlO)、氧化硅铪层(HfSiO)等。此外，可以使用掺杂的多晶硅、金属或其纳米晶体作为电荷俘获层52b。
阻挡绝缘层52c可以是氧化物层。此外，阻挡绝缘层52c可以采用具有较高介电常数的绝缘体，例如，氧化铝层(Al2O3)、氧化铪层(HfO)、氧化铝铪层(HfAlO)、氧化硅铪层(HfSiO)等，以及氧化物层。
隧道氧化物层52a的厚度被选为在预定的存储操作过程中允许电荷从中穿过，而阻挡层52c的厚度被选为电荷不能从中穿过。例如，隧道氧化物层52a可以是具有约35至约40的热氧化物层，阻挡绝缘层52c可以是具有约100至约200厚度的氧化物层。电荷俘获层52b可以是具有约70至约50厚度的氮化物层。
当施加偏压到衬底51、结区57L和57R以及栅极55L和55R时，电荷可以通过隧道效应穿过隧道氧化物层52a和/或可以在隧道氧化物层52a的势垒上“跃迁”，使得电荷可以被俘获在电荷俘获层52b中和/或从电荷俘获层52b发射电荷。因为电荷俘获层52b具有较低的电导率，因此电荷俘获层52b中俘获的电荷不可能从此移动或扩散。阻挡绝缘层52c将电荷俘获层52b与栅极55L和55R电隔离，以便防止电荷在其间移动。隧道氧化物层52a、电荷俘获层52b以及阻挡绝缘层52c的厚度可以根据希望的偏置条件和/或编程/擦除模式特性来适当地选择。
当将电荷，例如电子，注入存储单元的电荷俘获层中时，电荷在两个存储单元56L和56R之间的分离绝缘层58处积累是不合需要的。因此，在本发明的实施例中，使用其中不包括电荷俘获区的预定绝缘层作为分离绝缘层58。例如，如果在编程操作过程中电荷被积累在分离绝缘层58处，那么可能会降低编程效率。此外，用于读操作的存储单元的阈值电压可能被影响。同样，为了完全除去分离绝缘层58中积累的电荷，用于擦除操作的擦除时间可能增加。考虑到上述因素，可以使用氧化硅层作为分离绝缘层58。分离绝缘层58可以由单个层形成。
此外，为了允许更高的器件集成度，可以尽可能薄地形成分离绝缘层。更具体，分离绝缘层58的宽度小于存储层53L和53R的厚度。此外，为了增强栅极相对于第三沟道区Lc的可控性，存储层53L和53R之间的部分分离绝缘层可以具有较高的介电常数，而栅极55L和55R之间的部分分离绝缘层可以具有较低的介电常数，以减小其间的耦合电容。栅极55L和55R可以由掺有杂质的多晶硅形成。
图5A的存储器件可以用于较大的存储器件阵列。如上所述，由于本发明的存储器件包括被薄的分离绝缘层以小于电荷存储存储器层的厚度的距离分离的两个存储单元，因此在给定的面积中可以封装更多存储单元。例如，在用于NAND快闪存储器件、NOR快闪存储器件等的存储器件阵列中可以实现根据本发明的某些实施例的存储器件。
图6A是根据本发明的另一实施例的非易失性存储器件的截面图，以及图6B是说明图6A的非易失性存储器件的等效电路图。该实施例的非易失性存储器件还包括沟道区Ls1、Lc和Ls2中的杂质扩散层68。杂质扩散层68的导电类型与结区57L和57R相同。因此，通过适当地控制杂质扩散层68的掺杂浓度，每个存储单元56L和56R可以是具有其阈值电压为负值(用于n-沟道存储单元)的耗尽型存储单元。在此情况下，与图5A和5B的存储单元相反，由于杂质扩散层68的存在，不必通过栅极控制第三沟道区Lc或通过栅极可以比较容易地控制第三沟道区Lc。此外，由于在第一和第二存储单元56L和56R下面的第一和第二沟道区Ls1和Ls2中也形成杂质扩散层68，因此可以使用较低的电压来控制沟道。
杂质扩散层68可以通过注入p-型或n-型杂质离子来形成。在p-型器件的情况下，可以通过用约1×1012至约1×1013原子/cm2的剂量在约30keV至约50keV范围内的预定能级下注入硼离子来形成杂质扩散层68。在n-沟道器件的情况下，可以用约1×1012至约1×1013原子/cm2的剂量在约30keV至约50keV范围内的预定能级下注入砷离子或磷离子来形成杂质扩散层68。
例如，用于杂质扩散层68的离子注入的剂量可以被决定为在沟道区中注入并积累与衬底51的导电类型相反的杂质离子，或沟道区的导电类型被反转。根据杂质扩散层68的浓度，通过在两个结区之间产生水平电场可以在存储单元下面形成沟道。离子注入的剂量可以被选为在两个结区之间不施加水平电场的条件下，在已注入电荷的存储单元(即，编程单元)下面不可能形成反型层沟道，但是在没有注入电荷的存储单元(即，擦除单元)下面可以形成反型层沟道。
每个存储单元的阈值电压也可以基于栅极的功函数控制。例如，在栅极由掺有杂质的多晶硅形成的情况下，可以通过适当地调节杂质的浓度控制栅极的功函数。此外，可以通过形成包括多晶硅和金属的多层栅极控制栅极的功函数。
图7A是根据本发明的再一实施例的非易失性存储器件的截面图，以及图7B是说明图7A的非易失性存储器件的等效电路图。与图5A和5B的非易失性存储器件相比，图7A的非易失性存储器件还包括在分离绝缘层58下面的第三沟道区中的杂质扩散区78。通过注入与结区57L和57R的导电类型相同的杂质离子形成杂质扩散区78。因此，类似于上面参考图6A和6B描述的非易失性存储器件，第三沟道区Lc可以被每个存储单元的栅极55L和55R控制。但是，由于杂质扩散区78的存在，因此不必使用栅极55L和55R来控制第三沟道区。
杂质扩散区78可以形成比结区57L和57R更浅。此外，杂质扩散区78的杂质浓度可以低于结区57L和57R的杂质浓度。例如，在n-型器件的情况下，可以通过用约5×1014至约1×1015原子/cm2的剂量在约10keV至约30keV范围内的预定能级下注入砷离子来形成杂质扩散层78。在p-沟道器件的情况下，可以在相似条件下注入硼离子。
下面将参考图8至13说明用于图5A和5B所示的存储器件的编程/擦除操作。图6A和6B以及图7A和7B的存储器件的编程/擦除操作可以类似于图5A和5B的存储器件的编程/擦除操作。在以下例子中，将阐述编程/擦除操作，假定存储单元是n-沟道存储器件。
用于根据本发明的某些实施例的存储器件的编程操作可以将电子注入存储单元的电荷俘获层中。同样，擦除操作可以从电荷俘获区发射电子到沟道区。如果电荷是空穴，那么上述方向可以反向。此外，编程操作可以增加存储单元的阈值电压，而擦除操作可以减小存储单元的阈值电压。同样，编程的存储单元状态可以被称为′OFF′态，以及擦除的存储单元状态可以被称为′ON′态。为了方便起见，在下列例子中，编程的存储单元(例如，′OFF′态中的存储单元)的阈值电压可以约为3V，擦除的存储单元(即，′ON′态的存储单元)的阈值电压可以约为-3V。
根据如上所述的本发明的某些实施例，由于存储单元56L和56R被其间的分离绝缘层58互相物理地绝缘，因此每个存储单元可以被独立地编程/擦除。亦即，两个存储单元的一个可以被有选择地编程/擦除，或两个存储单元都可以被编程/擦除。另外地，两个存储单元的都可以不被编程/擦除。
图8至10是说明用于将电子注入存储层53L和53R的电荷俘获层52b中的方法(即，编程)的截面图，以及图11至13是说明用于将空穴注入存储层53L和53R的电荷俘获层52b中的方法(即，擦除)的截面图。为了方便和清楚，电荷俘获层52b中的电荷注入区被表示为黑色部分。在图中，沟道区的导电态，即，形成反型层的状态被表示为阴影线。在此，左电荷俘获层由参考数字52bl表示，右电荷俘获层由参考数字52br表示。
图8是说明用于将热电子注入电荷俘获层52bl和52br中的方法的截面图。更具体，图8是说明用于将电子注入第二存储单元56R的电荷俘获层52br中的方法。为了将电子有选择地注入第二存储单元56R的电荷俘获层52br中，约3.5V至约5.5V范围内的控制电压被施加到右结区57R，即，漏区，约0V的地电压被施加到左结区57L，即，源区，也施加到衬底51。约3V至约5V的范围内的电压被施加到第一存储单元56L的栅极55L，以形成反型层沟道89a。施加到第二存储单元56R的栅极55R的电压高于施加到第一存储单元56L的栅极55L的电压。例如，施加到第二存储单元56R的栅极55R的电压可以处于约4.5V至约6V的范围内。由此，沟道89c在第二存储单元56R下面的衬底处夹断，以及在第二隧道氧化物层52a的势垒上“跃迁”的热电子将被注入到电荷俘获层52br中。因此，第二存储单元56R被编程。编程态中的第二存储单元56R具有约3V的阈值电压。
由于施加到第一和第二栅极55L和55R的电压，因此可以通过边缘电场(εy)来形成分离绝缘层58下面的沟道89b。
对于第一栅极55L下面产生的沟道89a，施加到第一栅极55L的电压应该足以在衬底的表面产生反型层，与第一存储单元是否处于编程或擦除态无关。换句话说，即使电子已被注入到电荷俘获层52bl中且由此将阈值电压增加到，例如约3V，施加到第一栅极55L的电压也应该足以导致沟道89a的形成。例如，如果在电子被注入的状态下，即，′OFF′/编程状态下，阈值电压是3V，那么施加到第一栅极55L的电压应该大于3V，例如，约4V以上。
此外，以此方式，通过将用于第一栅极551和左结区57L的电压与如上所述的用于第二栅极55R和右结区57R的电压交换，可以将电子有选择地注入第一存储单元的电荷俘获层。
图9说明通过隧道效应电子被注入到第一和第二电荷俘获层52bl和52br中。例如，在第一和第二存储层53L和53R的隧道氧化物层52a具有约30或以下的厚度的情况下，可以发生直接隧穿。另一方面，如果隧道氧化物52a的厚度约为30或以上，那么可以发生Fowler-Nordheim隧穿。
再参考图9，约10V至约20V范围内(例如，约15V)的较高电压被施加到第一和第二栅极55L和55R，以便沟道99a和99c中的电子通过隧道氧化物层52a注入到电荷俘获层52bl和52br中。其间，地电压，即，0V被施加到结区57L和57R，以及衬底51。结果，沟道99a和99c中的电子可以穿过隧道氧化物层52a，以及可以被注入到第一和第二电荷俘获层52bl和52br中，以便在同一操作中两个存储单元56R和56L都被编程。编程态中的存储单元，例如，可以具有约3V的阈值电压。
同样，通过改变施加到第一和第二栅极55L和55R的电压的极性，例如，如果约-20V至约-10V范围内(例如，约-15V)的电压被施加到第一和第二栅极55L和55R，那么沟道99a和99c中的空穴可以通过隧道氧化物层52a注入到电荷俘获层52bl和52br中。换句话说，已被注入到电荷俘获层52bl和52br中的电子可以通过隧道氧化物层52a从电荷俘获层52bl和52br发射到衬底。空穴注入或电子发射可以基于存储层53L和53R和/或预定材料的预定厚度的控制地发生。当空穴被注入到电荷俘获层52bl和52br中时(即，当注入的电子从电荷俘获层52bl和52br发射时)，存储器件被擦除。擦除状态中的存储单元，例如，可以具有约-3V的阈值电压。
此外，通过适当地调整施加到第一和第二栅极55L和55R的电压，可以将电子有选择地仅仅注入到两个电荷俘获层52bl和52br的一个中。更具体，图10说明电子可以通过隧道效应注入到第二电荷俘获层52br中。参考图10，约10V至约20V范围内(例如，约15V)的较高电压被施加到第二栅极55R，以便沟道1009c中的电子通过隧道氧化物层52a注入到电荷俘获层52br中。地电压，即，0V被施加到结区57L和57R，以及衬底51。其间，低于施加到第二栅极55R的电压的编程阻止电压(在约0V至约8V范围内)可以被施加到第一栅极55L。由此，第二沟道1009c的电子可以穿过隧道氧化物层52a并注入到电荷俘获层52br中，以便第二存储单元56R处于编程状态。编程存储单元，例如，具有约3V的阈值电压。
在此期间，通过改变施加到第二栅极55R的电压的极性，例如，施加约-20V至约-10V范围内(例如，约-15V)的预定电压到第二栅极55R，施加0V到结区57L和57R和衬底51，以及施加预定电压，例如，地电压(0V)到第一栅极56L(例如，大于施加到第二栅极55R的电压)，衬底中的空穴可以通过隧道氧化物层52a注入到电荷俘获层52brzh，或电荷俘获层52br中存储的电子可以通过隧道氧化物层52a从电荷俘获层52br发射到衬底。因而，第二存储单元56R可以被擦除。
此外，以类似方式，如果约10V至约20V范围内(例如，约15V)的电压被施加到第一栅极55L，以及地电压被施加到第二栅极55R，那么电子可以被注入到第一存储单元56L的电荷俘获层52bl中，以便第一存储单元56L被有选择地编程。
图11说明通过带-至-带隧穿效应，电荷可以被注入到电荷俘获层52bl和52br中。参考图11，地电压被施加到衬底51，以及约3.5V至约5.5V范围内(例如，约4.5V)的正电压被施加到结区57L和57R。此外，约-3V至约-1V(例如，约-3V)范围内的负电压被施加到第一和第二栅极55L和55R。结果，通过带-到-带隧穿效应由于来自栅极的电场，与栅极55L和55R部分地重叠的结区57L和57R周围产生的热空穴可以被注入到电荷俘获层52bl和52br中。当空穴被注入到电荷俘获层52bl和52br中时，相应的存储单元的阈值电压被减小。此外，通过适当地调整施加电压，可以将空穴仅仅注入两个存储单元的一个的电荷俘获层。例如，图12说明空穴可以被有选择地注入到第二存储单元56R的电荷俘获层52br中。更具体，地电压，即，0V被施加到第一栅极55L、结区57L和57R和衬底51。此外，约-3V至约-1V范围内(例如，约-3V)的负电压被施加到第二栅极55R，以及约3.5V至约5.5V范围内(例如，约4.5V)的正电压被施加到第二结区57R。结果，由于通过带-到-带隧穿来自第二栅极的电场，在与第二栅极55R部分地重叠的第二结区57R周围产生的热空穴可以被注入到第二电荷俘获层52br中。当空穴被注入到第二电荷俘获层52br中时，第二存储单元56R的阈值电压被减小。
图13说明由此空穴可以从衬底51注入到第一和第二存储单元56L和56R的电荷俘获层52bl和52br中的另一技术。参考图13，地电压被施加到第一和第二栅极55L和55R，结区57L和57R的每一个以浮置态设置。此外，约10V至约20V范围内(例如，约15V)的较高电压被施加到衬底51。结果，空穴可以通过隧道氧化物层52a从衬底51的整个表面注入到电荷俘获层52bl和52br中。被注入空穴的存储单元的阈值电压被减小。换句话说，电荷俘获层52bl和52br中存储的电子可以通过隧道氧化物层52a发射到衬底。基于存储层53L和53R的预定厚度和/或预定材料的选择，可以控制地发生空穴注入或电子发射的任意一种。
图14至19是说明根据本发明的某些实施例的存储器件中的读操作的截面图。在图中，黑色部分表示电子或空穴被注入到(即，存储在)电荷俘获层52bl和52br中，以及沟道区的导电状态(即，形成反型层的状态)被表示为阴影线。当电子被注入到电荷俘获层52bl中时，存储单元处于′OFF′状态，以致阈值电压约为3V。另一方面，如果电荷俘获层52bl和52br中的电子被发射，那么存储单元处于′ON′状态，以致阈值电压约为-3V。
下面将阐述根据本发明的某些实施例的存储器件中的读操作。地电压，即，0V被施加到一个结区，即邻近于所选存储单元的结区，以及高于地电压的读电压Vread被施加到其他结区，即，邻近于非选择的存储单元的结区。高于′ON′态阈值电压并低于′OFF′态阈值电压的第一控制电压被施加到所选存储单元的栅极(即，邻近于施加地电压的结区的存储单元)。高于′OFF′态阈值电压的第二控制电压被施加到非选择的存储单元(即，邻近于施加读电压的结区的存储单元)的栅极。同时，地电压(或高于地电压的其它较低的电压)被施加到半导体衬底。结果，基于每个存储单元的状态，两个结区之间的沟道区的相应部分可以变为低阻态(电流很好地流动)或高阻态(电流几乎不流动)。
图14和15说明图5A和5B所示的非易失性存储器件的读操作。具体，图14图示了当第一和第二存储单元56L和56R处于编程态(即，电子已注入到/存储在第一和第二存储单元56L和56R的电荷俘获层52bl和52br中)时的第一存储单元56L的读操作。同时，图15图示了当仅仅第二存储单元56R处于编程态时的第一存储单元56L的读操作。
现在参考图14，为了读取第一存储单元56L，在第二存储单元56R下面形成沟道1409c。同样，为了读取第二存储单元56R，在第一存储单元56L下面形成沟道。为了在第二存储单元56R下面形成反型层沟道1409c，约2V至约6V范围内(例如，约4V)的电压被施加到第二栅极55R，以及约0.5V至约1.5V范围内(例如，约1V)的电压被施加到第二结区57R。地电压被施加到第一存储单元56L的第一栅极55L和第一结区57L，以便读取第一存储单元56L。同样，地电压或约0.3V至约0.6V范围内(例如，约0.4V至约0.5V的电压)的较低正电压被施加到衬底51。
由于约4V的电压被施加到第二存储单元56R(具有约3V的阈值电压)的第二栅极55R，在存储单元56R下面形成沟道1409c。此外，由于由施加到第二栅极55R的电压产生的边缘电场(εy)在分离绝缘层58下面形成沟道1409b。但是，由于地电压被施加到第一存储单元56L(也具有约3V的阈值电压)的第一栅极55L，在第一存储单元56L下面不形成沟道。换句话说，在两个结区57L和57R之间不连续地形成反型层沟道。因此，两个结区57L和57R之间的沟道区处于高阻态，以便电流几乎不可能在其间流动。此外，将地电压(即，0V)施加到邻近于选择存储单元56L的第一结区57L和将高于地电压的电压(例如，1V)施加到邻近于非选择存储单元56R的第二结区57R是合符需要的。这些是合符需要的，因为通过使施加到存储器件的结区的电压最小化，漏区引起的势垒降低(DIBL)效应可以被减小和/或防止，且因此可以减小短沟道效应。而且，当较低的正电压被施加到衬底51时，衬底51和结区之间的耗尽区的宽度也可以被减小，这可以进一步增加短沟道特性。
类似地，为了读取第二存储单元56R，施加到第一栅极55L和第一结区57L的电压可以与施加到第二栅极55R和第二结区57R的电压互换。亦即，地电压被施加到第二栅极55R和第二结区57R，以及约2V至约6V范围内(例如，约4V)的电压被施加到第一栅极55L。而且，约0.5V至约1.5V范围内(例如，约1V)的电压被施加到第二结区57L。在此情况下，在第一存储单元56L下面形成反型层沟道，但是在第二存储单元56R下面不形成沟道。
图15示出了当第二存储单元56R处于编程状态以及第一存储单元56L处于擦除状态时的第一存储单元56L的读操作。参考图15，为了在第二存储单元56R下面形成沟道1509c，约2V至6V范围内(例如，约4V)的电压被施加到第二栅极55R，以及约0.5V至约1.5V范围内(例如，约1V)的电压被施加到第二结区57R。为了读取第一存储单元56L，将地电压施加到第一存储单元56L的栅极55L和第一结区57L。同样，地电压或约0.3V至约0.6V范围内(例如，约0.4V至约0.5V的电压)的较低正电压被施加到衬底51。由于第一存储单元56L处于擦除状态和具有约-3V的阈值电压，因此在第一存储单元56L下面形成沟道1509a。此外，如上所述，在第二存储单元下面形成沟道1509c。同样，由于耦合电容，在分离绝缘层58下面形成沟道1509b。结果，形成在两个结区57L和57R之间延伸的反型层沟道，以提供低阻态，以便电流可以在其间流动。
类似地，为了读取第二存储单元56R，施加到第一栅极55L和第一结区57L的电压可以与施加到第二栅极55R和第二结区57R的电压互换。更具体，地电压被施加到第二栅极55R和第二结区57R，约2V至约6V范围内(例如，约4V)的电压被施加到第一栅极55L，以及约0.5V至约1.5V的范围内(例如，约1V)的电压被施加到第一结区57L。在此情况下，在第一存储单元56L下面形成反型层沟道，但是在第二存储单元56R下面不形成反型层沟道，因为编程的第二存储单元56R的阈值电压约为3V。
图16和17示出了用于图6A和6B的非易失性存储器件的读操作。具体，图16图示了处于编程状态的存储单元的读操作，其中电子已被注入/存储在第一和第二存储单元56L和56R的电荷俘获层52bl和52br中。其间，图17图示了当仅仅第二存储单元56R处于编程态时的第一存储单元56L的读操作。
首先，参考图16，约2V至约6V范围内(例如，约4V)的电压被施加到第二栅极55R，以及约0.5V至约1.5V(例如，约1V)范围内的电压被施加到第二结区57R。地电压被施加到第一存储单元56L的第一栅极55L和第一结区57L。同样，地电压或约0.5V至约1.5V范围内(例如，约1V)的较低正电压被施加到衬底51。
杂质扩散层68的掺杂浓度可以被选为在擦除状态中当地电压被施加到存储单元的栅极时，在存储单元下面不形成沟道。其间，因为杂质扩散层用杂质轻掺杂并在两个结区57L和57R之间延伸，因此与图14的存储器件相比可以减小施加到第二栅极55R的电压。
由于在第二存储单元下面形成杂质扩散层68和高于阈值电压的电压(例如，约4V)被施加到第二栅极55R，在分离绝缘层58下面和在第二栅极55R下面的部分沟道区中形成反型层沟道1609bc。其间，尽管杂质扩散层68横穿第一栅极55L下面的部分沟道区延伸，但是在第一栅极55L下面不形成沟道，因为地电压(低于3V的编程态阈值电压)被施加到第一栅极55L。因此，在结区57L和57R之间不连续地形成沟道1609bc，以提供高阻态，以便电流不可能在其间很好地流动。
将地电压(即，0V)施加到邻近于所选存储单元56L的结区57L以及将高电压施加到邻近于非选择存储单元56R的结区57R是合符需要的，因为通过使施加到存储器件的结区的电压最小可以减小和/或防止DIBL效应。因此，可以减小短沟道效应。此外，当较低的正电压被施加到衬底51时，衬底51和结区之间的耗尽区的宽度也可以被减小，以便进一步增加短沟道性能。
图17图示了第一存储单元(左存储单元)处于擦除状态和第二存储单元(右存储单元)处于编程状态时的读操作。参考图17，约2V至约6V范围内(例如，约4V)的电压被施加到第二栅极55R，以及约0.5V至约1.5V范围内(例如，约1V)的电压被施加到第二结区57R。地电压被施加到第一存储单元56L的第一栅极55L和第一结区57L。同样，地电压或约0.5V至约1.5V范围内(例如，约1V)的较低正电压被施加到衬底51。因此，由于第一存储单元56L处于擦除状态，以致其阈值电压约为-3V，因此在第一存储单元56L下面以及在第二存储单元56R和分离绝缘层58下面形成反型层沟道1709abc。亦即，形成横穿两个结区57L和57R之间的沟道区延伸的沟道1709abc。因此，在结区57L和57R之间连续地形成沟道，以提供低阻态，以便电流可以在其间很好地流动。
图18和19图示了用于图7A和7B的非易失性存储器件的读操作。具体，图18图示了第一和第二存储单元56L和56R都处于编程态(电子已注入/存储在第一和第二存储单元56L和56R的电荷俘获层52bl和52br中)时的第一存储单元56L的读操作。其间，图19图示了当仅仅第二存储单元56R处于编程态时的第一存储单元56L的读操作。
首先，参考图18，为了在第二存储单元56R下面形成反型层沟道1809c，约2V至约6V范围内(例如，约4V)的电压被施加到第二栅极55R，以及约0.5V至约1.5V范围内(例如，约1V)的电压被施加到第二结区57R。地电压被施加到第一存储单元56L的第一栅极55L和第一结区57L。同样，地电压或约0.5V至约1.5V范围内(例如，约1V)的较低正电压被施加到衬底51。
因为约4V的电压被施加到第二存储单元56R(具有约3V的阈值电压)的第二栅极55R，在存储单元56R下面的部分沟道区中形成沟道1809c。同样，在分离绝缘层58下面布置杂质扩散区78。但是，由于地电压被施加到第一存储单元56L(具有约3V的阈值电压)的第一栅极55L，在第一存储单元56L下面的部分沟道区中不形成沟道。换句话说，在结区57L和57R之间不连续地形成沟道，以提供高阻态，以便电流不可能在其间很好地流动。因为可以通过使施加到存储器件的结区的电压最小化来减小和/或防止DIBL效应，所以地电压(即，0V)被施加到邻近于所选存储单元56L的结区57L以及较高电压被施加到邻近于非选择存储单元56R的结区57R是合符需要的。因此，可以减小短沟道效应。此外，当较低的正电压被施加到衬底51时，衬底51和结区之间的耗尽区的宽度可以被减小，以便进一步增加短沟道性能。
图19图示了其中仅仅第二存储单元处于编程态(即，电荷被俘获在电荷俘获层52br中)和第一存储单元56L处于擦除态的第一存储单元56L上的读操作。首先，参考图19，为了在第二存储单元56R下面形成反型层沟道1909c，约2V至约6V范围内(例如，约4V)的电压被施加到第二栅极55R，以及约0.5V至约1.5V范围内(例如，约1V)的电压被施加到第二结区57R。地电压被施加到第一存储单元56L的第一栅极55L和第一结区57L，用于读取第一存储单元56L。此外，地电压或约0.4V至约0.5V范围内(例如，约1V)的较低正电压被施加到衬底51。因此，由于第一存储单元56L处于擦除状态(以致其阈值电压约为-3V)，因此在第一存储单元56L下面以及在第二存储单元56R和分离绝缘层58下面形成反型层沟道1709abc。亦即，通过杂质扩散区78连接沟道1909a和1909c。因此，在两个结区57L和57R之间延伸的沟道区中形成反型层沟道，以提供低阻态，以便电流可以在其间流动。
下面将描述用于图5-7所示的n-沟道存储器件的制造方法。更具体，将参考图20至26描述形成图5A和5B的非易失性存储器件的方法。
现在参考图20，提供p-型衬底101。用许多公知方法的任意一种执行器件隔离工序之后，在衬底101上形成在其中包括电荷俘获层105的多层存储层109。存储层109包括依次层叠的隧道氧化物层103、电荷俘获层105和阻挡绝缘层107。隧道氧化物层103可以使用热氧化工艺或任意公知的薄膜淀积工艺来形成至约35至约40的厚度。电荷俘获层105可以使用任意公知的薄膜淀积工艺由氮化物层形成至约70至约150的厚度。阻挡绝缘层107也可以使用公知的薄膜淀积工艺由氧化物层形成至约100至约200的厚度。
其中包括电荷俘获区的导电或绝缘材料可以用作电荷俘获层105，代替氮化物层。例如，电荷俘获层105可以采用具有较高电荷俘获密度的绝缘体，例如氧化铝层(Al2O3)、氧化铪层(HfO)、氧化铝铪层(HfAlO)、氧化硅铪层(HfSiO)等。此外，可以使用掺杂的多晶硅、金属或其纳米晶体作为电荷俘获层105。
阻挡绝缘层107可以采用具有较高介电常数的绝缘体，例如，氧化铝层(Al2O3)、氧化铪层(HfO)、氧化铝铪层(HfAlO)、氧化硅铪层(HfSiO)等，代替氧化物层。
在形成存储层109之前，可以通过将杂质离子注入与衬底101相反导电类型的衬底中形成图6A和6B中的存储器件的杂质扩散层。例如，在形成n-沟道存储单元中，可以通过用约1×1012至约5×1013原子/cm2的剂量在约30keV至约50keV范围内的预定能级下注入砷或磷来形成杂质扩散层。其间，在形成p-沟道存储单元中，可以通过在如上所述的相似条件下注入硼离子来形成杂质扩散层。
在存储层109上形成导电层111，该导电层111可以用来形成栅极。导电层，例如可以由掺有杂质的多晶硅形成。为了提供具有负阈值电压的存储单元，导电层111可以由金属材料或多晶硅形成，其中掺杂浓度被适当地调整，代替将杂质离子注入衬底中。此外，可以使用用于杂质扩散层的离子注入和用于栅极掺杂的离子注入的结合来控制存储单元的阈值电压。
此后，在导电层111上形成硬掩模层113。硬掩模层113，例如，可以通过任意公知的薄膜淀积工艺由氮化硅层或氧化硅层形成。
参考图21，执行光刻工序，以便在硬掩模层113上形成虚拟图形115a和115b。虚拟图形115a和115b可以由相对于硬掩模113具有较高刻蚀选择率的光刻胶图形或材料图形形成，例如，未掺杂的多晶硅图形。
每个虚拟图形115a和115b可以形成为其线宽W可以是通过光刻工艺可以获得的最小线宽F。此外，虚拟图形115a和115b被形成为相邻虚拟图形115a和115b之间的距离X大于该最小线宽，但是小于该最小线宽的两倍(即，F≤X≤2*F)。相邻虚拟图形之间的距离X可以根据目标栅极的希望厚度和/或相邻栅极之间希望距离来决定。
参考图22，在每个虚拟图形115a和115b的侧壁上形成绝缘隔片117a和117b。绝缘隔片117a和117b可以通过淀积绝缘材料并执行深腐蚀工艺来形成。绝缘隔片117a和117b由相对于硬掩模层113具有刻蚀选择率的材料形成。例如，在形成氧化硅层的硬掩模层113中，隔片117a和117b可以由氮化硅形成。另外，在形成氮化硅层的硬掩模层113中，隔片117a和117b可以由氧化硅形成。
每个隔片117a和117b的宽度L小于虚拟图形之间距离X的一半(即，L＜X/2)。因此，在相邻虚拟图形上形成的相邻隔片之间的距离D，例如，虚拟图形115a和虚拟图形115b的相邻隔片之间的距离小于最小线宽F。相邻隔片之间的距离决定存储单元之间的最小距离，这些下面将更完全地描述。因此，可以形成被小于最小线宽的距离分开的两个存储单元，该最小线宽可以是通过当前光刻工艺获得的线宽。
参考图23，在除去虚拟图形115a和115b之后，使用隔片117a和117b作为刻蚀掩模刻蚀露出的硬掩模层113，以形成硬掩模层图形113a和113b。硬掩模层图形113a和113b可以具有一宽度，该宽度基本上等于隔片的宽度L。
参考图24，在除去隔片117a和117b之后，使用硬掩模层图形113a和113b作为刻蚀掩模刻蚀导电层111和存储层109，以由此形成包括导电层栅极111a和111b以及存储层图形109a和109b的存储单元118a和118b。两个相邻存储单元118a和118b可以构成基本存储单元。相邻存储单元118a和118b之间的距离小于存储层图形109a或109b的厚度。而且，相邻存储单元118a和118b之间的距离小于可以通过当前光刻工艺获得的最小线宽。
参考图25，淀积并深腐蚀(etch back)不包括电荷俘获层的绝缘材料，以便在每个存储单元118a和118b的侧壁上形成隔片119a和119b。此时，由于两个相邻存储单元118a和118b之间的距离D较窄，因此相邻绝缘隔片119a和119b可以填充两个相邻存储单元118a和118b之间的空间，以形成分离(separate)绝缘层119。
参考图26，执行杂质离子注入工序，以在两个存储单元118a和118b的相对侧上布置的衬底内形成用作源区和漏区的结区121a和121b，该两个存储单元118a和118b被分离绝缘层119互相电绝缘。结区121a和121b可以通过用约1×1015至约5×1015原子/cm2的剂量在约30keV至约50keV范围内的预定能级下注入磷离子来形成。在形成p-沟道存储单元中，可以在相似条件下注入硼离子。此后，可以执行用于形成层间绝缘层、互连等的工序。
在某些实施例中，在形成存储层109之前，通过将杂质离子注入具有与衬底101相反导电类型的衬底101中，可以形成图6A和6B的存储器件的杂质扩散层，以便提供具有负阈值电压的n-沟道存储单元。例如，在形成n-沟道存储单元中，可以通过用约1×1012至约1×1013原子/cm2的剂量在约30keV至约50keV范围内的预定能级下注入砷或磷离子来形成杂质扩散层。在形成p-沟道存储单元中，可以在相似条件下注入硼离子。
另外，栅极导电层111可以由金属层、适当地调整掺杂浓度的掺杂多晶硅层和/或包括金属和/或多晶硅的多个层形成。
现在将参考图27和28描述用于形成图7A和7B的存储器件的方法。
参考图27，在执行图20至24所示的工序之后，执行用于注入较低浓度的杂质离子的工序。由此，在相邻存储单元118a和118b之间的衬底中形成低浓度杂质扩散区120。在存储单元118a和118b的相邻侧壁之间形成低浓度杂质扩散区120。该低浓度杂质扩散区120可以通过用约5×1014至约1×1015原子/cm2的剂量在约10keV至约30keV范围内的预定能级下注入砷离子来形成。在形成p-沟道存储单元中，可以在相似条件下注入硼离子。
参考图28，淀积并深腐蚀不包括电荷俘获层的绝缘材料，以便在每个存储单元118和118b的侧壁上形成隔片119a和119b。此时，由于两个相邻存储单元118a和118b之间的距离D较窄，相邻的绝缘隔片119a和119b可以填充两个相邻存储单元118a和118b之间的空间，以形成分离绝缘层119。然后执行用于形成源区/漏区的高浓度杂质离子注入工序，在两个存储单元118a和118b(被分离绝缘层119互相绝缘)的相对侧上的衬底中形成用作源区和漏区的结区121a和121b。结区121a和121b可以通过用约1×1015至约5×1015原子/cm2的剂量在约30keV至约50keV范围内的预定能级下注入磷离子来形成。在形成p-沟道存储单元中，可以在如上的相似条件下注入硼离子。
由此，根据本发明的某些实施例的存储器件包括被绝缘层物理地隔离的漏区和源区之间的两个控制栅，和在其中包括在每个控制栅和衬底的沟道区之间的电荷俘获层的存储层，该绝缘层不包括电荷俘获点。因此，可以改变存储器件的阈值电压，以便通过施加预定电压到漏区、源区、衬底和/或每个栅极，电子或空穴可以被有选择地注入到每个电荷俘获层中/从每个电荷俘获层发射电子。此外，两个存储单元被较薄的分离绝缘层互相电隔离，以便可以实现高度地集成的存储器件。
尽管已经参考其示例性实施例具体地展示和描述了本发明，但是本领域的普通技术人员应当明白，在不脱离下面的权利要求及其等效权利所限定的本发明的精神和范围的条件下，其中可以在形式上和细节上进行各种改变。

Claims (34)

1.一种非易失性集成电路存储器件，包括：
衬底，包括在其中的第一和第二源区/漏区以及其间的沟道区；
邻近第一源区/漏区的沟道区上的第一存储单元，第一存储单元包括沟道区上的第一导电栅和其间的第一多层电荷存储结构；
邻近第二源区/漏区的沟道区上的第二存储单元，第二存储单元包括沟道区上的第二导电栅和其间的第二多层电荷存储结构；以及
在第一和第二存储单元之间的沟道区上沿其侧壁延伸的单层绝缘层。
2.根据权利要求1的器件，其中该单层绝缘层使第一和第二导电栅分开一距离，该距离小于第一多层电荷存储结构的厚度。
3.根据权利要求1的器件，其中第一和第二多层电荷存储结构之间的部分单层绝缘层具有大于其在第一和第二导电栅之间的部分的介电强度。
4.根据权利要求1的器件，其中该单层绝缘层不包括电荷俘获层。
5.根据权利要求1的器件，其中该沟道区包括配置为被第一导电栅控制的邻近第一多层电荷存储结构的第一部分、配置为被第二导电栅控制的邻近第二多层电荷存储结构的第二部分以及配置为被第一导电栅和/或被第二导电栅控制的第一和第二部分之间的第三部分。
6.根据权利要求1的器件，其中沟道区包括杂质扩散区，沿其表面邻近配置为被第一导电栅控制的沟道区的第一部分和配置为被第二导电栅控制的沟道区的第二部分之间的单层绝缘层。
7.根据权利要求6的器件，其中该杂质扩散区包括与第一和第二源区/漏区相同的导电类型。
8.根据权利要求6的器件，其中杂质扩散区的杂质浓度小于第一和第二源区/漏区的杂质浓度。
9.根据权利要求8的器件，其中杂质扩散区的杂质浓度在约5×1014至1×1015原子/cm2的范围内，以及其中第一和第二源区/漏区的杂质浓度在约1×1015至5×1015原子/cm2的范围内。
10.根据权利要求6的器件，其中第一和第二源区/漏区延伸到衬底中的深度大于杂质扩散区相对于衬底表面的深度。
11.根据权利要求6的器件，其中杂质扩散区进一步沿沟道区的表面从第一源区/漏区延伸到第二源区/漏区。
12.根据权利要求11的器件，其中杂质扩散区的杂质浓度在约1×1012至1×1013原子/cm2的范围内。
13.根据权利要求1的器件，其中第一和第二多层电荷存储结构分别包括第一和第二氧化物-氮化物-氧化物(ONO)层，该ONO层包括沟道区上的隧道氧化物层、隧道氧化物层上的氮化物电荷俘获层以及氮化物电荷俘获层上的阻挡绝缘层。
14.根据权利要求13的器件，其中隧道氧化物层的厚度为约35至约40，其中电荷俘获层的厚度为约70至约150，以及其中阻挡绝缘层的厚度为约100至约200。
15.根据权利要求1的器件，其中该单层绝缘层包括与第一和第二多层电荷存储结构不同的材料。
16.根据权利要求1的器件，其中该单层绝缘层包括氧化硅。
17.一种非易失性集成电路存储器件的制造方法，该方法包括：
在衬底上形成电荷存储层；
在电荷存储层上形成导电层；
构图该导电层和电荷存储层，以限定第一存储单元和限定第二存储单元，该第一存储单元包括第一多层电荷存储结构上的第一导电栅，该第二存储单元包括第二多层电荷存储结构上的第二导电栅；以及
形成在第一和第二存储单元之间的衬底上形成沿其侧壁延伸的单层绝缘层。
18.根据权利要求17的方法，其中构图导电层和电荷存储层包括：
在导电层上形成第一和第二虚拟图形；
在第一和第二虚拟图形的相邻侧壁上形成隔片，其中该隔片具有小于第一和第二虚拟图形之间的一半距离的宽度；以及
使用该隔片作为掩模构图导电层和电荷存储层，以形成第一存储单元和第二存储单元。
19.根据权利要求18的方法，其中形成第一和第二虚拟图形包括：
在导电层上形成虚拟层；以及
光刻地构图虚拟层，以形成第一和第二虚拟图形，
其中第一和第二虚拟图形之间的距离大于通过光刻地构图可以获得的最小宽度，但是小于该最小宽度的两倍。
20.根据权利要求19的方法，还包括：
在其上形成虚拟层之前，在导电层上形成硬掩模层；以及
在其相邻侧壁上形成隔片之后，除去第一和第二虚拟图形，
其中构图导电层和电荷存储层包括使用隔片作为掩模构图硬掩模层，以形成第一和第二硬掩模图形，以及使用第一和第二硬掩模图形作为掩模，构图导电层和电荷存储层，以形成被一距离分开的第一和第二存储单元，该距离小于通过光刻地构图可以获得的最小宽度。
21.根据权利要求17的方法，其中形成电荷存储层包括：
在衬底上形成隧道氧化物层；
在隧道氧化物层上形成氮化物电荷俘获层；以及
在氮化物电荷俘获层上形成阻挡绝缘层。
22.根据权利要求21的方法，其中形成单层绝缘层包括形成氧化硅绝缘层。
23.根据权利要求17的方法，还包括：
分别在第一和第二电荷存储层的相对侧上的衬底中形成第一和第二源区/漏区，以在其间限定沟道区，
其中第一导电栅控制邻近第一多层电荷存储结构的沟道区的第一部分，其中第二导电栅控制邻近第二多层电荷存储结构的沟道区的第二部分，以及其中第一和/或第二导电栅控制第一和第二部分之间的沟道区的第三部分。
24.根据权利要求17的方法，在形成单层绝缘层之前还包括以下步骤：
使用第一和第二导电栅作为掩模，将第一导电类型的杂质注入第一和第二存储单元之间的衬底中，以在其间形成杂质扩散区。
25.根据权利要求24的方法，在第一和第二存储单元之间形成单层绝缘层之后还包括以下步骤：
使用第一和第二导电栅和单层绝缘层作为掩模，将第一导电类型的杂质注入第一和第二栅极的相对侧上的衬底中，以形成第一和第二源区/漏区。
26.根据权利要求25的方法，其中第一和第二源区/漏区延伸到衬底的深度大于杂质扩散区相对于衬底的表面的深度。
27.根据权利要求25的方法，其中杂质扩散区的杂质浓度小于第一和第二源区/漏区的杂质浓度。
28.根据权利要求17的方法，在形成电荷存储层之前还包括以下步骤：
将第一导电类型的杂质注入衬底中，以形成沿衬底表面延伸的杂质扩散层。
29.根据权利要求28的方法，其中形成电荷存储层包括在杂质扩散层上形成电荷存储层，以及在形成单层绝缘层之后还包括以下步骤：
使用第一和第二导电栅和单层绝缘层作为掩模，将第一导电类型的杂质注入第一和第二存储单元的相对侧上的衬底中，以分别形成第一和第二源区/漏区，该第一和第二源区/漏区接触其相对侧上的杂质扩散层并超出杂质扩散层延伸到衬底中。
30.根据权利要求17的方法，其中形成单层绝缘层包括：
形成不同于第一和第二多层电荷存储结构的材料的单层绝缘层。
31.根据权利要求17的方法，其中形成单层绝缘层包括：
形成具有在第一和第二导电栅之间的第一介电强度的第一部分和在第一和第二多层电荷存储结构之间的第二介电强度的第二部分的单层绝缘层，其中单层绝缘层的第二部分具有大于其第一部分的介电强度。
32.根据权利要求17的方法，其中单层绝缘层不包括电荷俘获层。
33.根据权利要求17的方法，其中形成单层绝缘层包括：
在第一和第二存储单元之间形成单层绝缘层，以将第一和第二导电栅分开一距离，该距离小于电荷存储层的厚度。
34.一种耗尽型非易失性集成电路存储器件，包括：
衬底，包括在其中的第一和第二源区/漏区以及其间的沟道区；
沿沟道区的表面从第一源区/漏区延伸到第二源区/漏区的杂质扩散区；
邻近第一源区/漏区的沟道区上的第一存储单元，该第一存储单元包括杂质扩散区上的第一导电栅和其间的第一电荷存储结构；
邻近第二源区/漏区的沟道区上的第二存储单元，该第二存储单元包括杂质扩散区上的第二导电栅和其间的第二电荷存储结构；以及
在第一和第二存储单元之间的沟道区上沿其侧壁延伸的绝缘层。
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