DE102006007714A1 - Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben - Google Patents

Nichtflüchtiges Speicherbauelement und Verfahren zur Herstellung desselben Download PDF

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Ki-Tae Hwaseong Park
Jung-Dal Suwon Choi
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Abstract

Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement mit einem Substrat (51), das einen ersten und einen zweiten Source-/Drainbereich (57L, 57R) darin und einen Kanalbereich (L¶S1¶, L¶S2¶, L¶C¶) dazwischen beinhaltet, sowie auf ein Verfahren zur Herstellung eines derartigen nichtflüchtigen Speicherbauelements. DOLLAR A Ein nichtflüchtiges Speicherbauelement gemäß der Erfindung beinhaltet eine erste Speicherzelle (56L) auf dem Kanalbereich benachbart zu dem ersten Source-/Drainbereich, wobei die erste Speicherzelle eine erste leitfähige Gateelektrode (55L) auf dem Kanalbereich und die erste Ladungsspeicherstruktur (53L) dazwischen beinhaltet, eine zweite Speicherzelle (56R) auf dem Kanalbereich benachbart zu dem zweiten Source-/Drainbereich, wobei die zweite Speicherzelle eine zweite leitfähige Gateelektrode (55R) auf dem Kanalbereich und die zweite Ladungspeicherstruktur (53R) dazwischen beinhaltet, sowie eine isolierende Schicht (58) auf dem Kanalbereich, die zwischen der ersten und der zweiten Speicherzelle entlang Seitenwänden derselben vorgesehen ist und sich lateral von einer Seitenwand der ersten zu einer Seitenwand der zweiten Speicherzelle erstreckt. DOLLAR A Verwendung z. B. für integrierte nichtflüchtige Speicherschaltkreisbauelemente im Verarmungsmodus, wie jene vom EEPROM-Flash-Typ.

Description

  • Die Erfindung bezieht sich auf ein nichtflüchtiges Halbleiterbauelement und ein Verfahren zur Herstellung desselben.
  • Im Allgemeinen können nichtflüchtige Speicherbauelemente, wie löschbare, programmierbare Festwertspeicher (EPROM), elektrisch löschbare, programmierbare Festwertspeicher (EEPROM), Flash-EEPROMs und dergleichen gespeicherte Daten selbst ohne zugeführte Leistung halten.
  • Im Vergleich zu herkömmlichen nichtflüchtigen Speicherbauelementen mit einer floatenden Gateelektrode können nichtflüchtige Speicherbauelemente, die Nichtleiter verwenden, die ermöglichen, dass Ladungen lokal eingefangen werden, Vorteile bieten, wie einfachere Herstellungsprozesse und/oder höhere Integrationsgrade als herkömmliche nichtflüchtige Speicherbauelemente, während eine ähnliche photolithographische Ätztechnologie verwendet wird. Zum Beispiel kann ein Nichtleiter, der Ladungen lokal einfangen kann, eine Siliciumnitiridschicht verwenden. Spezieller kann eine Oxid-Nitrid-Oxid-Mehrfachschicht, d.h. eine ONO-Schicht, bei der eine Siliciumnitridschicht zwischen zwei Oxidschichten eingefügt ist, als Ladungseinfangschicht in einem nichtflüchtigen Speicherbauelement verwendet werden.
  • 1A ist eine Querschnittansicht eines ersten herkömmlichen nichtflüchtigen Speicherbauelements mit einer ONO-Schicht, das in der Patentschrift US 5.168.334 offenbart ist, und 1B ist ein Ersatzschaltbild, welches das nichtflüchtige Speicherbauelement von 1A darstellt. Bezugnehmend auf die 1A und 1B beinhaltet das herkömmliche Speicherbauelement eine ONO-Schicht 3 und ein Polysilicium 5, die aufeinanderfolgend auf einem Substrat 1 gestapelt sind. Die ONO-Schicht 3 beinhaltet eine Oxidschicht 2a, eine Nitridschicht 2b und eine Oxidschicht 2c, die über einem Kanal zwischen Source-/Drainbereichen 7 ausgebildet sind, die in dem Halbleitersubstrat 1 gebildet sind. Wie in 1B dargestellt, ist das Speicherbauelement jedoch eine nichtflüchtige Einzelbit-Speicherzelle 6, die einen von zwei Zuständen repräsentieren kann, d.h. Logikpegel 0 und 1, in Abhängigkeit davon, ob Ladungen in der Nitridschicht 2b der ONO-Schicht 3 eingefangen sind oder nicht.
  • Es wurden bereits Speicherbauelemente mit erhöhter Kapazität zum Speichern von Information entwickelt. Spezieller wurden verschiedene Typen von nichtflüchtigen Zweibit-Speicherbauelementen entwickelt. 2A ist eine Querschnittansicht, die ein zweites herkömmliches Speicherbauelement darstellt, das in der Patentschrift US 5.768.192 offenbart ist, und 2B ist ein Ersatzschaltbild, welches das zweite herkömmliche Speicherbauelement von 2A darstellt. Bezugnehmend auf die 2A und 2B gibt es anders als bei dem herkömmlichen Speicherbauelement von 1A zwei Ladungseinfangbereiche 24L und 24R in der Nitridschicht 22b einer ONO-Schicht 23. So werden Ladungen selektiv und unabhängig in den Ladungseinfangbereichen 24L und 24R der Nitridschicht 22b gespeichert. Durch Anlegen einer geeigneten Spannung an eine Gateelektrode 25, Source-/Drainbereiche 27 bezie hungsweise ein Substrat 21 können die Ladungen selektiv und unabhängig in die Ladungseinfangbereiche 24L und 24R in der Nähe von jedem der Source-/Drainbereiche 27 injiziert werden.
  • In 2A sind die Ladungseinfangbereiche 24L und 24R, in welche die Ladungen injiziert werden können, als schattierter Bereich dargestellt. Das Speicherbauelement von 2A, wie es in dem Ersatzschaltbild von 2B dargestellt ist, kann als drei Transistoren 26L, 26C und 26R betrachtet werden, wobei ein Kanal zwischen den Source-/Drainbereichen 27 drei Kanalbereiche Ls1, Lc und Ls2 beinhalten kann, die seriell miteinander verbunden sind. Die Schwellenspannung des Speichertransistors 26L mit dem Kanalbereich Ls1 und des Speichertransistors 26R mit dem Kanalbereich Ls2 kann basierend auf der Menge an Ladungen variiert werden, die in die jeweiligen Ladungseinfangbereiche 24L und 24R injiziert werden. Derart können die Speichertransistoren 26L und 26R als Kurzkanalbauelemente mit einer Kanalbreite von 50nm oder weniger betrachtet werden. Das Speicherbauelement von 2A kann Vorteile wie reduzierte Fertigungskosten bieten, da es eine relativ einfache Struktur aufweist, ähnlich dem herkömmlichen Speicherbauelement von 1A. Die drei Transistoren 26L, 26C und 26R können jedoch nur durch eine Gateelektrode 25 gesteuert werden, wodurch die angelegte Betriebsspannung beschränkt ist. Als ein Ergebnis kann eine Abtasttoleranzeigenschaft degradiert sein, die als eine Signaldifferenz zwischen gespeicherten Bitinformationen des Speicherbauelements repräsentiert sein kann, d.h. Logikpegel 0 und Logikpegel 1.
  • Des Weiteren kann mit reduzierter Bauelementabmessung zur Bereitstellung einer höheren Integration der Abstand zwischen der Source- und der Drainelektrode immer geringer werden. Spezieller können bezugnehmend auf 2A die zwei Ladungseinfangbereiche 24L und 24R näher beieinander zu liegen kommen. Da sich die in dem Nitrid-Dünnfilm 22b eines Isolators gespeicherten Ladungen nach und nach ebenfalls durch laterale Diffusion in den Kanal des Speicherbauelements bewegen können, kann der effektive Abstand zwischen den zwei Ladungseinfangbereichen 24L und 24R immer geringer werden. Derart können die zwei Ladungseinfangbereiche 24L und 24R effektiv physikalisch miteinander verbunden werden, so dass es unmöglich ist, zwei verschiedene Bits an Information zu unterscheiden. Dies kann ernsthafte Probleme hinsichtlich Herunterskalierung der Abmessungen von Speicherbauelementen aufwerfen, während ein reduzierter Preis und eine höhere Dichte bereitgestellt werden.
  • 3A ist eine Querschnittansicht, die ein weiteres herkömmliches Speicherbauelement darstellt, das in der Patentschrift US 6.706.599 offenbart ist, und 3B ist ein Ersatzschaltbild, welches das dritte herkömmliche Speicherbauelement von 3A darstellt. Bezugnehmend auf 3A sind anders als bei dem in 2A gezeigten herkömmlichen Speicherbauelement Teile einer Nitridschicht 32b einer ONO-Schicht 33, die Ladungen darin speichern kann, physikalisch voneinander getrennt. Demgemäß sind die zwei verschiedenen Ladungseinfangbereiche 34L und 34R aufgrund einer isolierenden Schicht 32a dazwischen elektrisch nicht miteinander verbunden, selbst wenn das Speicherbauelement immer kleiner wird. Wenngleich ein derartiges herkömmliches Speicherbauelement in einem höheren Maß als das Bauelement von 2A herunterskaliert werden kann, können die drei Transistoren 36L, 36C und 36R weiterhin nur durch eine Gateelektrode 35 gesteuert werden. Derart kann die angelegte Betriebsspannung beschränkt sein, und somit kann eine Abtasttoleranzeigenschaft degradiert sein, die als eine Signaldifferenz zwischen gespeicherten Bitinformationen des Speicherbauelements repräsentiert sein kann, d.h. Logikpegel 0 und Logikpegel 1.
  • 4A ist eine Querschnittansicht noch eines weiteren herkömmlichen Speicherbauelements, das in der Patentschrift US 6.248.633 offenbart ist, und 4B ist ein Ersatzschaltbild, welches das vierte herkömmliche Speicherbauelement von 4A darstellt. Dieses herkömmliche Speicherbauelement beinhaltet zur unabhängigen Steuerung von Transistoren Steuergateelektroden 45L und 45R auf beiden Seitenwänden einer Auswahlgateelektrode 49 und eine ONO-Schicht 43, die Ladungseinfangbereiche 44L und 44R beinhaltet. Die ONO-Schicht 43 ist unter jeder der Steuergateelektroden 45L und 45R angeordnet. Die Auswahlgateelektrode 49 zwischen den Steuergateelektroden 45L und 45R ist durch eine Gateoxidschicht 42g von einem Substrat 41 elektrisch isoliert und ist außerdem durch eine Oxidschicht 42s von den Steuergateelektroden 45L und 45R elektrisch isoliert. Da die Steuergateelektroden 45L und 45R unabhängig über jedem der Ladungseinfangbereiche 44L und 44R ausgebildet sind und die Auswahlgateelektrode 49 separat gesteuert werden kann, ist es möglich, an jede Gateelektrode optimierte Spannungen anzulegen. Demgemäß kann eine Abtasttoleranzeigenschaft, die als eine Signaldifferenz zwischen gespeicherten Bitinformationen des Speicherbauelements repräsentiert sein kann, im Vergleich zu den herkömmlichen nichtflüchtigen Speicherbauelementen der 1 bis 3 verbessert sein. Um jedoch die drei Gateelektroden 45L, 45R und 49 zu steuern, kann ein peripherer Schaltungsaufbau relativ komplex werden. Da außerdem die Auswahlgateelektrode nicht in allen Typen von Speicherbauelementen unbedingt notwendig ist, kann es für ein derartiges Speicherbauelement schwieriger sein, es herunterzuskalieren.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelements sowie eines Verfahrens zur Herstellung desselben zugrunde, die in der Lage sind, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden und insbesondere eine hohe Bauelementintegrationsdichte und einen moderaten Herstellungsaufwand zu erlauben.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Speicherbauelements mit den Merkmalen des Anspruchs 1 und eines Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements mit den Merkmalen des Anspruchs 15. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • In entsprechenden Ausführungsformen der Erfindung kann die zweite Speicherzelle des integrierten nichtflüchtigen Speicherschaltkreisbauelements durch Injektion heißer Elektronen selektiv programmiert werden. Spezieller kann eine erste Spannung an die erste leitfähige Gateelektrode angelegt werden. Die erste Spannung kann ausreichend sein, die Bildung einer Inversionsschicht in einem Teil des Kanalbereichs benachbart zu der ersten Mehrschicht-Ladungsspeicherstruktur zu induzieren. Eine zweite Spannung, die größer als die erste Spannung ist, kann an die zweite leitfähige Gateelektrode angelegt werden. Die zweite Spannung kann ausreichend sein, eine Elektroneninjektion in die zweite Mehrschicht-Ladungsspeicherstruktur von dem Teil des Kanalbereichs benachbart zu der zweiten Mehrschicht-Ladungsspeicherstruktur zu induzieren.
  • In entsprechenden Ausführungsformen der Erfindung kann die zweite Speicherzelle des integrierten nichtflüchtigen Speicherschaltkreisbauelements durch Tunneln von Elektronen selektiv programmiert werden. Insbesondere kann eine erste Spannung an die erste leitfähige Gateelektrode angelegt werden. Die erste Spannung kann nicht ausreichend sein, die Bildung einer Inversionsschicht in einem Teil des Kanalbereichs benachbart zu der ersten Mehrschicht-Ladungsspeicherstruktur zu induzieren. Eine zweite Spannung kann an die zweite leitfähige Gateelektrode angelegt werden. Die zweite Spannung kann ausreichend sein, um ein Tunneln von Elektronen in die zweite Mehrschicht-Ladungsspeicherstruktur von einem Teil des Kanalbereichs benachbart zu der zweiten Mehrschicht-Ladungsspeicherstruktur zu induzieren.
  • In entsprechenden Ausführungsformen der Erfindung kann die zweite Speicherzelle des integrierten nichtflüchtigen Speicherschaltkreisbauelements selektiv gelöscht werden. Spezieller kann eine Massespannung an die erste leitfähige Gateelektrode und den ersten Source-/Drainbereich angelegt werden, eine negative Spannung kann an die zweite leitfähige Gateelektrode angelegt werden, und eine positive Spannung kann an den zweiten Source-/Drainbereich angelegt werden. Die negative Spannung und die positive Spannung können ausreichend sein, um ein Tunneln von Elektronen von der zweiten Mehrschicht-Ladungsspeicherstruktur in das Substrat zu induzieren.
  • In entsprechenden Ausführungsformen der Erfindung kann die erste Speicherzelle des integrierten nichtflüchtigen Speicherschaltkreisbauelements gelesen werden. Insbesondere kann eine Lesespannung an die zweite leitfähige Gateelektrode angelegt werden. Die Lesespannung kann ausreichend sein, um die Bildung einer Inversionsschicht in einem Teil des Kanalbereichs benachbart zu der zweiten Mehrschicht-Ladungsspeicherstruktur zu induzieren. Eine erste Spannung, die niedriger als die Lesespannung ist, kann an die erste leitfähige Gateelektrode angelegt werden. Die erste Spannung kann ausreichend sein, um die Bildung einer Inversionsschicht in einem Teil des Kanalbereichs benachbart zu der ersten Mehrschicht-Ladungsspeicherstruktur zu induzieren, wenn sich die erste Mehrschicht-Ladungsspeicherstruktur in einem gelöschten Zustand befindet. Es ist jedoch möglich, dass die erste Spannung nicht ausreicht, um die Bildung der Inversionsschicht in dem Teil des Kanalbereichs benachbart zu der ersten Mehrschicht-Ladungsspeicherstruktur zu induzieren, wenn sich die erste Mehrschicht-Ladungsspeicherstruktur in einem programmierten Zustand befindet.
  • Einige Ausführungsformen der Erfindung stellen ein nichtflüchtiges Speicherbauelement bereit, das zwei Speicherzellen beinhaltet, die auf einem Kanalbereich zwischen zwei Übergangsbereichen in einem Sub strat ausgebildet sind. Die zwei Speicherzellen können voneinander beabstandet sein. Die zwei Speicherzellen können symmetrisch zueinander sein und können mittels einer separaten Isolationsschicht elektrisch voneinander isoliert sein. Jede der Speicherzellen kann eine Speicherschicht beinhalten, die durch eine jeweilige Ladungsspeicherstruktur und eine Gateelektrode bereitgestellt werden. Kanalbereiche können in dem Substrat unter den zwei Speicherzellen und zwischen zwei Übergangsbereichen definiert sein.
  • In entsprechenden Ausführungsformen der Erfindung können durch Anlegen einer geeigneten Spannung an das Substrat, die Gateelektrode jeder Speicherzelle beziehungsweise die zwei Übergangsbereiche Ladungen über die Tunneloxidschicht von dem Kanal in die Ladungseinfangschicht oder umgekehrt injiziert werden. Das heißt, die Ladungen können durch die Tunneloxidschicht hindurch mittels Tunneln oder Überspringen einer Potentialbarriere der Tunneloxidschicht von dem Kanal in die Ladungseinfangschicht oder umgekehrt injiziert werden. Die Ladungen können irgendwelche von Elektronen, heißen Elektronen, heißen Löchern und Löchern sein, was von einer Spannung abhängig sein kann, die an das Substrat, die Gateelektrode und/oder die Übergangsbereiche angelegt wird.
  • In einigen Ausführungsformen kann die Ladungseinfangschicht andere Materialien verwenden, die in der Lage sind, wie die Nitridschicht Ladungen zu speichern. Das heißt, die Ladungseinfangschicht kann einen Isolator mit einer relativ hohen Ladungseinfangstellendichte verwenden, wie eine Aluminiumoxidschicht (Al2O3), eine Hafniumoxidschicht (HfO), eine Hafniumaluminiumoxidschicht (HfAlO), eine Hafniumsiliciumoxidschicht (HfSiO) oder dergleichen. Außerdem können dotiertes Polysilicium, Metall oder Nanokristalle derselben als Ladungseinfangschicht verwendet werden.
  • In weiteren Ausführungsformen kann die blockierende isolierende Schicht einen Isolator mit einer relativ hohen Ladungseinfangstellendichte verwenden, wie eine Aluminiumoxidschicht (Al2O3), eine Hafniumoxidschicht (HfO), eine Hafniumaluminiumoxidschicht (HfAlO), eine Hafniumsiliciumoxidschicht (HfSiO) oder dergleichen, ebenso wie die Oxidschicht.
  • In einigen Ausführungsformen kann die separate isolierende Nichtladungseinfangschicht eine isolierende Schicht sein, z.B. eine Siliciumoxidschicht, die keine Ladungen darin speichern kann. Alternativ kann die isolierende Schicht eine relativ geringe Menge an Ladungen speichern, die anders als die Ladungseinfangschicht keinen Effekt auf die Schwellenspannung des Bauelements hat. Die separate isolierende Schicht kann eine beliebige isolierende Schicht sein, die keinen Ladungseinfangbereich beinhaltet. Außerdem kann die separate isolierende Schicht eine isolierende Einzelschicht sein.
  • Gemäß entsprechenden Ausführungsformen der Erfindung kann die separate isolierende Schicht für eine höhere Bauelementintegration eine Breite aufweisen, die so gering wie möglich ist, da die zwei Speicherzellen durch die separate isolierende Schicht physikalisch voneinander getrennt sind. Insbesondere kann die Breite der separaten isolierenden Schicht geringer als die Dicke der Speicherschicht sein.
  • In einigen Ausführungsformen kann bei einem Lesevorgang die an jede Speicherzelle angelegte Spannung mit einem Kanalbereich unter der separaten isolierenden Schicht kapazitiv gekoppelt sein, um dadurch den Teil des Kanalbereichs unter der isolierenden Schicht zu steuern.
  • In entsprechenden Ausführungsformen kann das Speicherbauelement zur Steuerung des Teils des Kanalbereichs unter der separaten isolierenden Schicht des Weiteren einen Störstellendiffusionsbereich in dem Kanalbereich unter der separaten isolierenden Schicht beinhalten. Der Störstellendiffusionsbereich kann mit Störstellenionen dotiert sein, die hinsichtlich des Leitfähigkeitstyps identisch mit den zwei Übergangsbereichen sind. Das heißt, der Störstellendiffusionsbereich kann zwischen den Kanalbereichen unter den zwei Speicherzellen angeordnet sein. Der Störstellendiffusionsbereich kann flacher als die Übergangsbereiche ausgebildet sein. Des Weiteren kann die Störstellenkonzentration des Störstellendiffusionsbereichs geringer als jene der Übergangsbereiche sein.
  • In einigen Ausführungsformen kann das Speicherbauelement des Weiteren eine Störstellendiffusionsschicht in dem Kanalbereich unter den Speicherzellen beinhalten. Die Störstellendiffusionsschicht kann die Schwellenspannungen der Speicherzellen verringern. So kann es möglich sein, den Kanalbereich unter der separaten isolierenden Schicht leichter zu steuern.
  • In weiteren Ausführungsformen kann eine Massespannung an den einen Übergangsbereich und das Halbleitersubstrat angelegt werden, eine Steuerspannung kann an den anderen Übergangsbereich angelegt werden, eine erste hohe Spannung kann an die Gateelektrode der Speicherzelle benachbart zu dem Übergangsbereich angelegt werden, an den die Steuerspannung angelegt wird, und eine zweite hohe Spannung, die niedriger als die erste hohe Spannung ist, kann an die Gateelektrode der Speicherzelle benachbart zu dem Übergangsbereich angelegt werden, an den die Massespannung angelegt wird. Derart können durch Injektion heißer Elektronen heiße Elektronen von dem Kanalbereich des Halbleitersubstrats in die Ladungseinfangschicht der Speicherschicht der Speicherzelle injiziert werden, an welche die erste hohe Spannung angelegt wird.
  • In einigen Ausführungsformen kann die zweite hohe Spannung ermöglichen, dass ein Kanal unter der Speicherzelle benachbart zu dem Übergangsbereich gebildet wird, an den die Massespannung angelegt wird. Das heißt, das Anlegen der zweiten hohen Spannung kann den Kanal bilden, durch den der Strom fließt. Die erste hohe Spannung kann ermöglichen, dass die heißen Elektronen um den Übergangsbereich herum erzeugt werden, an den die Steuerspannung angelegt wird, und kann bewirken, dass die erzeugten heißen Elektronen in die Ladungseinfangschicht der Speicherschicht injiziert werden. Die Steuerspannung kann dazu verwendet werden, ein horizontales elektrisches Feld zwischen dem einen Übergangsbereich und dem anderen Übergangsbereich zu erzeugen. Die Steuerspannung kann zum Beispiel in einem Bereich von etwa 3,5V bis etwa 5,5V liegen. Die erste hohe Spannung kann zum Beispiel in einem Bereich von etwa 4,5V bis etwa 6,5V liegen, und die zweite hohe Spannung kann in einem Bereich von etwa 3V bis etwa 4,5V liegen.
  • In entsprechenden Ausführungsformen kann die Massespannung an die zwei Übergangsbereiche und das Halbleitersubstrat angelegt werden, eine Programmier-/Löschspannung kann an die Gateelektrode von einer Speicherzelle angelegt werden, und die Massespannung oder eine Programmier-/Löschverhinderungsspannung, die niedriger als die Programmier-/Löschspannung ist, kann an die Gateelektrode der anderen Speicherzelle angelegt werden. Derart können Elektronen durch einen Tunneleffekt von dem Kanalbereich des Halbleitersubstrats in die Ladungseinfangschicht der Speicherzelle, an welche die Programmier-/Löschspannung angelegt wird, injiziert oder umgekehrt von dieser emittiert werden. Wenn zum Beispiel die Tunneloxidschicht eine Dicke von 3nm oder weniger aufweist, kann direktes Tunneln auftreten. Wenn andererseits das Tunneloxid eine Dicke von 3nm oder mehr aufweist, kann Fowler-Nordheim-Tunneln auftreten.
  • In einigen Ausführungsformen können Elektronen durch die Tunneloxidschicht hindurch von dem Halbleitersubstrat in die Ladungseinfangschicht der Speicherzelle injiziert werden, an welche die Programmier-/Löschspannung angelegt wird, wenn die Programmier-/Löschspannung und die Programmier-/Löschverhinderungsspannung sämtlich von positiver Polarität sind. Hierbei können sich die Löcher in entgegengesetzter Richtung zu den Elektronen bewegen. Wenn im Gegensatz dazu die Programmier-/Löschspannung und die Programmier-/Löschverhinderungsspannung sämtlich von negativer Polarität sind, können Elektronen durch die Tunneloxidschicht hindurch von der Ladungseinfangschicht der Speicherzelle, an welche die Programmier-/Löschspannung angelegt wird, in das Halbleitersubstrat injiziert werden. Hierbei bewegen sich die Löcher in entgegengesetzter Richtung zu den Elektronen.
  • In entsprechenden Ausführungsformen kann die Programmier-/Löschspannung derart eingestellt werden, dass die Elektronen in dem Kanalbereich die Tunneloxidschicht durchdringen können. Zum Beispiel kann die Programmier-/Löschspannung etwa 15V betragen. Die Programmier-/Löschverhinderungsspannung kann angelegt werden, um zu verhindern, dass die Speicherzelle programmiert/gelöscht wird, so dass ihr Spannungspegel niedriger als der Programmier-/Löschspannungspegel sein kann. Zum Beispiel kann die Programmier-/Löschverhinderungsspannung die Massespannung oder eine relativ niedrige Spannung in einem Bereich von etwa 0,4V bis etwa 0,5V sein. Wenn die Programmier-/Löschspannung an beide Speicherzellen angelegt wird, können sich die Ladungen simultan in den zwei Speicherzellen bewegen.
  • In entsprechenden Ausführungsformen kann die Massespannung an einen Übergangsbereich und das Halbleitersubstrat angelegt werden, eine erste hohe Spannung einer positiven Polarität kann an den anderen Übergangsbereich angelegt werden, eine zweite hohe Spannung einer negativen Polarität kann an die Gateelektrode der Speicherzelle benachbart zu dem Übergangsbereich angelegt werden, an den die erste hohe Spannung angelegt wird, und die Massespannung kann an die Gateelektrode der Speicherzelle benachbart zu dem Übergangsbereich angelegt werden, an den die Massespannung angelegt wird. Derart können heiße Löcher, die durch einen Band-zu-Band-Tunneleffekt in dem Übergangsbereich erzeugt werden können, an den die erste hohe Spannung angelegt wird, in die Ladungseinfangschicht der Speicherzelle injiziert werden, an welche die zweite hohe Spannung angelegt wird. Die heißen Löcher können in dem Übergangsbereich erzeugt werden, der mit der Gateelektrode überlappt. Teile der heißen Löcher können aufgrund des von der zweiten hohen Spannung negativer Polarität, die an die Gateelektrode angelegt wird, erzeugten elektrischen Feldes in die Ladungseinfangschicht injiziert werden. Zum Beispiel kann die erste hohe Spannung in einem Bereich von etwa 3,5V bis etwa 5,5V liegen, und die zweite hohe Spannung kann in einem Bereich von ungefähr –3V bis ungefähr –1V liegen. Die zweite hohe Spannung kann an die Gateelektroden der zwei Speicherzellen angelegt werden, und die erste hohe Spannung kann an die zwei Übergangsbereiche angelegt werden. Derart können heiße Löcher in beiden Übergangsbereichen erzeugt werden und können in die Ladungseinfangschichten der zwei Speicherzellen injiziert werden.
  • In entsprechenden Ausführungsformen kann die Schwellenspannung der Speicherzelle erhöht werden, wenn Elektronen in der Ladungseinfangschicht gespeichert werden, z.B. wenn sich die Speicherzelle in einem programmierten Zustand oder einem "Aus"-Zustand befindet. Wenn im Gegensatz dazu die Elektronen von der Ladungseinfangschicht emittiert werden, z.B. wenn sich die Speicherzelle in einem gelöschten Zustand oder einem "Ein"-Zustand befindet, kann die Schwellenspannung verringert werden. Es ist zum Beispiel möglich, die Schwellenspannung der Speicherzelle im programmierten Zustand auf etwa 3V und die Schwellenspannung im gelöschten Zustand auf etwa –3V zu setzen.
  • In entsprechenden Ausführungsformen kann zur Durchführung eines Lesevorgangs mit der Speicherzelle im programmierten Zustand oder im gelöschten Zustand eine Massespannung, d.h. 0V, an den einen Übergangsbereich angelegt werden; eine Lesespannung Vread, die höher als die Massespannung ist, kann an den anderen Übergangsbereich angelegt werden; eine erste Steuerspannung kann an die Gateelektrode der Speicherzelle benachbart zu dem Übergangsbereich angelegt werden, an den die Massespannung angelegt wird, wobei die erste Steuerspannung höher als die Schwellenspannung des "Ein"-Zustands sein kann und niedriger als die Schwellenspannung des "Aus"-Zustands sein kann; eine zweite Steuerspannung kann an die Gateelektrode der Speicherzelle benachbart zu dem Übergangsbereich angelegt werden, an den die Lesespannung angelegt wird, wobei die zweite Steuerspannung höher als die Schwellenspannung des "Aus"-Zustands sein kann; und die Massespannung oder eine positive niedrige Spannung, die höher als die Massespannung sein kann, kann an das Halbleitersubstrat angelegt werden.
  • In entsprechenden Ausführungsformen kann die Lesespannung zum Beispiel in einem Bereich von etwa 0,5V bis etwa 1,5V liegen. Die erste und die zweite Steuerspannung können unabhängig voneinander sein und können die Massespannung sein oder können in einem Bereich von etwa 2V bis etwa 6V liegen. Die an das Substrat angelegte positive niedrige Spannung kann zum Beispiel im Bereich von etwa 0,4V bis etwa 0,5V liegen. Wenn die positive niedrige Spannung an das Substrat angelegt wird, kann die Breite eines Verarmungsbereichs zwischen den Übergangsbereichen und dem Substrat verringert werden, was Kurzkanaleffekte beim Lesevorgang verbessern kann.
  • In einigen Ausführungsformen können sich die zwei Speicherzellen im programmierten Zustand befinden, d.h. im "Aus"-Zustand. Demgemäß können die Schwellenspannungen der zwei Speicherzellen etwa 3V betragen. Hierbei kann zur Durchführung des Lesevorgangs mit einer linken Speicherzelle, d.h. einer ersten Speicherzelle, eine Massespannung an einen ersten Übergangsbereich benachbart zu der ersten Speicherzelle und an das Substrat angelegt werden; eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V kann an einen zweiten Übergangsbereich benachbart zu einer rechten Speicherzelle angelegt werden, d.h. einer zweiten Speicherzelle; und eine Massespannung als eine erste Steuerspannung kann an die Gateelektrode der ersten Speicherzelle angelegt werden, und eine zweite Steuerspannung in einem Bereich von etwa 2V bis etwa 6V kann an die Gateelektrode der zweiten Speicherzelle angelegt werden, um einen Kanal zu erzeugen. Unter diesen Vorspannungsbedingungen kann ein Kanal unter der zweiten Speicherzelle gebildet werden, d.h. die zweite Speicherzelle kann eingeschaltet werden, während kein Kanal unter der ersten Speicherzelle gebildet wird, d.h. die erste Speicherzelle kann ausgeschaltet werden. Mit anderen Worten kann die erste Speicherzelle einen Zustand mit hohem Widerstand aufweisen, so dass kaum ein Strom zwischen dem ersten und dem zweiten Übergangsbereich fließt.
  • Im Gegensatz dazu kann die Schwellenspannung in anderen Ausführungsformen etwa –3V betragen, wenn sich die erste Speicherzelle im "Ein"-Zustand befindet. So kann der Kanal unter der ersten Speicherzelle ebenso wie unter der zweiten Speicherzelle gebildet werden. Als ein Ergebnis können die erste und die zweite Speicherzelle einen Zustand mit niedrigem Widerstand aufweisen, so dass der Strom zwischen den Übergangsbereichen fließt.
  • In einigen Ausführungsformen kann die Steuerspannung von etwa 2V bis etwa 6V, die an die Gateelektrode angelegt wird, während eines Le sevorgangs mit dem Kanalbereich unter der separaten isolierenden Schicht kapazitiv gekoppelt sein, so dass sich der Kanalbereich im "Ein"-Zustand befindet. Wenn jedoch der Störstellendiffusionsbereich unter der separaten isolierenden Schicht ausgebildet ist, ist es möglicherweise unnötig, die Steuerspannung mit dem Teil des Kanalbereichs unter der separaten isolierenden Schicht zu koppeln. Außerdem ist es eventuell möglich, einen ähnlichen Effekt zu erzielen, wenn die Störstellendiffusionsschicht bereits zwischen den Übergangsbereichen gebildet wurde.
  • Einige Ausführungsformen der Erfindung stellen ein Verfahren zur Herstellung eines Speicherbauelements bereit, das umfasst: Bilden einer Speicherschicht mit einer Tunneloxidschicht, einer Ladungseinfangschicht und einer blockierenden isolierenden Schicht, die aufeinanderfolgend auf einem Substrat gestapelt sind; Bilden einer leitfähigen Schicht auf der Speicherschicht; Bilden einer ersten Speicherzelle und einer zweiten Speicherzelle durch Strukturieren der leitfähigen Schicht und der Speicherschicht, wobei die erste und die zweite Speicherzelle voneinander beabstandet sein können; Bilden von isolierenden Abstandshaltern auf Seitenwänden jeder Speicherzelle, wobei die isolierenden Abstandshalter zwischen den Speicherzellen miteinander verbunden sein können, um eine separate isolierende Nichtladungseinfangschicht zu bilden; und Bilden eines ersten Übergangsbereichs auf einer lateralen Seite der ersten Speicherzelle und eines zweiten Übergangsbereichs auf einer lateralen Seite der zweiten Speicherzelle, indem einem Ionenimplantationsprozess durchgeführt wird.
  • In einigen Ausführungsformen kann das Verfahren zur Bildung des Speicherbauelements vor der Bildung des isolierenden Abstandshalters und der separaten isolierenden Schicht des Weiteren das Bilden eines dritten Übergangsbereichs in dem Halbleitersubstrat zwischen den Speicherzellen durch Implantieren von Störstellenionen eines gleichen Leitfähigkeitstyps wie bei dem ersten und dem zweiten Übergangsbereich beinhalten. Der dritte Übergangsbereich kann flacher als der erste und der zweite Übergangsbereich gebildet werden. Der dritte Übergangsbereich kann eine niedrigere Dotierkonzentration als der erste und der zweite Übergangsbereich aufweisen.
  • In weiteren Ausführungsformen kann das Verfahren zur Bildung des Speicherbauelements vor der Bildung der Speicherschicht des Weiteren die Bildung einer Störstellendiffusionsschicht auf einer Oberfläche des Halbleitersubstrats durch Implantieren von Störstellenionen eines jenem des Halbleitersubstrats entgegengesetzten Leitfähigkeitstyps beinhalten. Die Speicherschicht kann durch aufeinanderfolgendes Stapeln einer Oxidschicht, einer Nitridschicht und einer Oxidschicht auf dem Substrat gebildet werden.
  • In weiteren Ausführungsformen kann das Bilden der ersten und der zweiten Speicherzelle des Weiteren beinhalten: Bilden einer ersten Dummy-Struktur und einer zweiten Dummy-Struktur auf der leitfähigen Schicht, Bilden von Abstandshaltern auf Seitenwänden der Dummy-Strukturen; Entfernen der Dummy-Strukturen; Ätzen der freigelegten leitfähigen Schicht und der Speicherschicht unter Verwendung der Abstandshalter als Ätzmaske; und Entfernen der Abstandshalter. Das Verfahren kann des Weiteren das Bilden einer Hartmaskenschicht auf der leitfähigen Schicht vor dem Bilden der Dummy-Strukturen beinhalten. Die Hartmaskenschicht kann nach der Entfernung der Dummy-Strukturen geätzt werden, um Hartmaskenschichtstrukturen zu bilden, und die freigelegte leitfähige Schicht und die Speicherschicht können unter Verwendung der Hartmaskenschichtstrukturen als Ätzmaske geätzt werden.
    •
  • Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, die außerdem die vor stehend zum leichteren Verständnis der Erfindung erläuterten herkömmlichen Ausführungsformen zeigen. In den Zeichnungen sind:
  • 1A eine Querschnittansicht eines ersten herkömmlichen nichtflüchtigen Speicherbauelements,
  • 1B ein Ersatzschaltbild, welches das erste herkömmliche nichtflüchtige Speicherbauelement von 1A darstellt,
  • 2A eine Querschnittansicht eines zweiten herkömmlichen nichtflüchtigen Speicherbauelements,
  • 2B ein Ersatzschaltbild, welches das zweite herkömmliche nichtflüchtige Speicherbauelement von 2A darstellt,
  • 3A eine Querschnittansicht eines dritten herkömmlichen nichtflüchtigen Speicherbauelements,
  • 3B ein Ersatzschaltbild, welches das dritte herkömmliche nichtflüchtige Speicherbauelement von 3A darstellt,
  • 4A eine Querschnittansicht eines vierten herkömmlichen nichtflüchtigen Speicherbauelements,
  • 4B ein Ersatzschaltbild, welches das vierte herkömmliche nichtflüchtige Speicherbauelement von 4A darstellt,
  • 5A eine Querschnittansicht eines nichtflüchtigen Speicherbauelements gemäß der Erfindung,
  • 5B ein Ersatzschaltbild, welches das nichtflüchtige Speicherbauelement von 5B darstellt,
  • 6A eine Querschnittansicht eines weiteren nichtflüchtigen Speicherbauelements gemäß der Erfindung,
  • 6B ein Ersatzschaltbild, welches das nichtflüchtige Speicherbauelement von 6A darstellt,
  • 7A eine Querschnittansicht eines weiteren nichtflüchtigen Speicherbauelements gemäß der Erfindung,
  • 7B ein Ersatzschaltbild, welches das nichtflüchtige Speicherbauelement von 7A darstellt,
  • 8 bis 10 Querschnittansichten, die Verfahren zum Injizieren von Elektronen in eine Ladungseinfangschicht eines nichtflüchtigen Speicherbauelements gemäß der Erfindung darstellen,
  • 11 bis 13 Querschnittansichten, die Verfahren zum Injizieren von Löchern in eine Ladungseinfangschicht eines nichtflüchtigen Speicherbauelements gemäß der Erfindung darstellen,
  • 14 und 15 Querschnittansichten, die einen Lesevorgang für das nichtflüchtige Speicherbauelement von 5A gemäß der Erfindung darstellen,
  • 16 und 17 Querschnittansichten, die einen Lesevorgang für das nichtflüchtige Speicherbauelement von 6A gemäß der Erfindung darstellen,
  • 18 und 19 Querschnittansichten, die einen Lesevorgang für das nichtflüchtige Speicherbauelement von 7A gemäß der Erfindung darstellen,
  • 20 bis 26 Querschnittansichten, die Verfahren zur Herstellung des nichtflüchtigen Speicherbauelements von 5A gemäß der Erfindung darstellen, und
  • 27 und 28 Querschnittansichten, die Verfahren zur Herstellung des nichtflüchtigen Speicherbauelements von 7A gemäß der Erfindung darstellen.
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen Ausführungsformen der Erfindung gezeigt sind. In den Zeichnungen können die Abmessung und die relativen Abmessungen von Schichten und Bereichen zwecks Deutlichkeit übertrieben dargestellt sein. Gleiche Bezugszeichen beziehen sich überall auf gleiche Elemente.
  • Es versteht sich, dass wenn ein Element oder eine Schicht als "auf", "verbunden mit" oder "gekoppelt mit" einem anderen Element oder einer anderen Schicht bezeichnet wird, diese(s) direkt auf dem anderen Element oder der anderen Schicht liegen, mit diesem/dieser verbunden oder gekoppelt sein kann oder zwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als "direkt auf", "direkt verbunden mit" oder "direkt gekoppelt mit" einem anderen Element oder einer anderen Schicht bezeichnet wird.
  • Ausführungsformen der Erfindung werden hierin unter Bezugnahme auf Querschnittdarstellungen beschrieben, die schematische Darstellungen von idealisierten Ausführungsformen und intermediäre Strukturen der Erfindung sind. Derart sind Variationen der Formen der Darstellungen als ein Ergebnis zum Beispiel von Fertigungstechniken und/oder Toleranzen zu erwarten. So sind Ausführungsformen der Erfindung nicht als beschränkt auf die speziellen Gestalten von hierin dargestellten Bereichen gedacht, sondern beinhalten Abweichungen hinsichtlich der Formen, die zum Beispiel aus der Herstellung resultieren. Ein als Rechteck dargestellter implantierter Bereich weist z.B. typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationskonzentration an seinen Kanten statt einer binären Änderung vom implantierten zum nicht implantierten Bereich auf. In ähnlicher Weise kann ein durch Implantation gebildeter vergrabener Bereich zu einer gewissen Implantation in dem Bereich zwischen dem vergrabenen Bereich und der Oberfläche führen, durch die hindurch Implantation stattfindet. So sind die in den Figuren dargestellten Bereiche von schematischer Natur und ihre Formen sind nicht dazu gedacht, die tatsächliche Form eines Bereichs eines Bauelements darzustellen, und sind nicht dazu gedacht, den Umfang der Erfindung zu beschränken.
  • Beispielhafte Ausführungsformen der Erfindung zielen auf ein integriertes nichtflüchtiges Mehrbit-Speicherschaltkreisbauelement, ein Verfahren zum Betreiben desselben sowie ein Verfahren zum Herstellen desselben ab. Das Speicherbauelement beinhaltet gemäß einigen Ausführungsformen der Erfindung zwei Speicherzellen zwischen zwei Übergangsbereichen eines Halbleitersubstrats. Die zwei Speicherzellen sind durch eine dünne separate isolierende Schicht physikalisch getrennt, die keinen Ladungseinfangbereich beinhaltet.
  • Die 5A und 5B veranschaulichen ein nichtflüchtiges Speicherbauelement gemäß der Erfindung. Bezugnehmend auf die 5A und 5B beinhaltet dieses nichtflüchtige Speicherbauelement ein Substrat 51, zwei Übergangsbereiche 57L und 57R, die voneinander beabstandet sind, und zwei Speicherzellen 56L und 56R, die über Kanalbereichen LS1 und LS2 zwischen den zwei Übergangsbereichen 57L und 57R ausgebildet sind. Die zwei Speicherzellen 56L und 56R sind mittels einer separa ten isolierenden Schicht 58 voneinander getrennt. Unter der trennenden isolierenden Schicht 58 ist ein Kanalbereich LC definiert.
  • Eine erste Speicherzelle 56L, d.h. die linke Speicherzelle in den 5A und 5B, beinhaltet eine erste Speicherschicht 53L und eine erste Gateelektrode 55L, die auf dem Substrat 51 gestapelt ist. In ähnlicher Weise beinhaltet eine zweite Speicherzelle 56R, d.h. die rechte Speicherzelle in den 5A und 5B, eine zweite Speicherschicht 53R und eine zweite Gateelektrode 55R, die auf dem Substrat 51 gestapelt sind. Unter der ersten Speicherzelle 56L ist ein erster Kanalbereich LS1 vorgesehen. In ähnlicher Weise ist ein zweiter Kanalbereich LS2 unter der zweiten Speicherzelle 56R vorgesehen. Währenddessen ist ein dritter Kanalbereich Lc unter der separaten isolierenden Schicht 58 vorgesehen. Der erste Kanalbereich LS1 wird durch die erste Gateelektrode 55L der ersten Speicherzelle 56L gesteuert, und der zweite Kanalbereich LS2 wird durch die zweite Gateelektrode 55R der zweiten Speicherzelle 56R gesteuert. Währenddessen wird der dritte Kanalbereich LC durch die erste Gateelektrode 55L und/oder die zweite Gateelektrode 55R gesteuert. Mit anderen Worten wird der dritte Kanalbereich LC durch Koppeln von Kapazitäten CL und CR gesteuert, die durch einen elektrischen Randfeldeffekt gebildet werden können, der durch die erste und die zweite Gateelektrode 55L und 55R verursacht wird, die auf beiden Seiten der separaten isolierenden Schicht 58 angeordnet sind. Wie aus 5A ersichtlich, ist der dritte Kanalbereich LC in der Breite, d.h. der lateralen Abmessung, kleiner als jeder von dem ersten und dem zweiten Kanalbereich LS1, LS2 in dieser Ausführungsform, z.B. um wenigstens einen Faktor von zwei oder drei oder vier. Das heißt, die isolierende Schicht 58 ist in der Breite um den gleichen Faktor kleiner als jede von der ersten und der zweiten Gateelektrode 55L, 55R.
  • Basierend auf den Leitfähigkeitstypen des Substrats 51 und der Übergangsbereiche 57L und 57R können die Speicherzellen 56L und 56R n- Kanal-Bauelemente oder p-Kanal-Bauelemente sein. Wenn zum Beispiel das Substrat 51 p-leitend ist und die Übergangsbereiche 57L und 57R n-leitend sind, sind die Speicherzellen n-Kanal-Speicherzellen. Wenn umgekehrt das Substrat 51 n-leitend ist und die Übergangsbereiche 57L und 57R p-leitend sind, sind die Speicherzellen p-Kanal-Speicherzellen.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung können die zwei Speicherzellen 56L und 56R symmetrisch zueinander sein. In der ersten Speicherzelle 56L kann zum Beispiel der linke Übergangsbereich 57L als Sourceelektrode fungieren, und der rechte Übergangsbereich 57R kann als Drainelektrode fungieren. Im Gegensatz dazu kann der linke Übergangsbereich 57L in der zweiten Speicherzelle 56R als Drainelektrode fungieren, und der rechte Übergangsbereich 57R kann als Sourceelektrode fungieren. Die Übergangsbereiche 57L und 57R können im Fall einer n-Kanal-Speicherzelle durch Implantieren von Arsen (As) oder dergleichen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 30keV bis etwa 50keV mit einer Dosis von etwa 1 × 1015 Atome/cm2 bis etwa 5 × 1015 Atome/cm2 gebildet werden. Für die p-Kanal-Speicherzelle können die Übergangsbereiche 57L und 57R durch Implantieren von Bor (B) oder dergleichen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 30keV bis etwa 50keV mit einer Dosis von etwa 1 × 1015 Atome/cm2 bis etwa 5 × 1015 Atome/cm2 gebildet werden.
  • Jede der ersten und der zweiten Speicherschicht 53L und 53R beinhaltet eine Tunneloxidschicht 52a, eine Ladungseinfangschicht 52b und eine blockierende isolierende Schicht 52c, die auf dem Substrat 51 gestapelt sind. Die Ladungseinfangschicht 52b kann eine Nitridschicht sein. Außerdem kann die Ladungseinfangschicht 52b einen Isolator mit einer relativ hohen Ladungseinfangstellendichte verwenden, wie eine Aluminiumoxidschicht (Al2O3), eine Hafniumoxidschicht (HfO), eine Haf niumaluminiumoxidschicht (HfAlO), eine Hafniumsiliciumoxidschicht (HfSiO) oder dergleichen. Außerdem kann dotiertes Polysilicium, Metall oder Nanokristalle derselben als Ladungseinfangschicht 52b verwendet werden.
  • Die blockierende isolierende Schicht 52c kann eine Oxidschicht sein. Außerdem kann die blockierende isolierende Schicht 52c einen Isolator mit einer relativ hohen Dielektrizitätskonstante verwenden, wie eine Aluminiumoxidschicht (Al2O3), eine Hafniumoxidschicht (HfO), eine Hafniumaluminiumoxidschicht (HfAlO), eine Hafniumsiliciumoxidschicht (HfSiO) oder dergleichen, ebenso wie die Oxidschicht.
  • Die Dicke der Tunneloxidschicht 52a ist so gewählt, dass ermöglicht wird, dass Ladungen diese während eines vorgegebenen Speichervorgangs durchdringen, während die Dicke der blockierenden Schicht 52c so gewählt ist, dass die Ladungen diese nicht durchdringen können. Die Tunneloxidschicht 52a kann zum Beispiel eine thermische Oxidschicht mit einer Dicke von zum Beispiel etwa 3,5nm bis etwa 4nm sein, und die blockierende isolierende Schicht 52c kann eine Oxidschicht mit einer Dicke von zum Beispiel etwa 10nm bis etwa 20nm sein. Die Ladungseinfangschicht 52b kann eine Nitridschicht mit einer Dicke von zum Beispiel etwa 7nm bis etwa 15nm sein.
  • Bei Anlegen einer Vorspannung an das Substrat 51, die Übergangsbereiche 57L und 57R sowie die Gateelektroden 55L und 55R können Ladungen die Tunneloxidschicht 52a über einen Tunneleffekt durchdringen und/oder über eine Potentialbarriere der Tunneloxidschicht 52a "springen", so dass die Ladungen in der Ladungseinfangschicht 52b eingefangen und/oder aus dieser emittiert werden können. Da die Ladungseinfangschicht 52b eine relativ geringe Leitfähigkeit aufweist, bewegen sich oder diffundieren die in der Ladungseinfangschicht 52b eingefangenen Ladungen nicht von dieser weg. Die blockierende isolierende Schicht 52c isoliert die Ladungseinfangschicht 52b elektrisch von den Gateelektroden 55L und 55R, um so zu verhindern, dass sich die Ladungen dazwischen bewegen. Die Dicken der Tunneloxidschicht 52a, der Ladungseinfangschicht 52b und der blockierenden isolierenden Schicht 52c können gemäß einer gewünschten Vorspannungsbedingung und/oder Programmier-/Löschmoduscharakteristika geeignet gewählt werden.
  • Wenn Ladungen, z.B. Elektronen, in die Ladungseinfangschicht der Speicherzelle injiziert werden, kann es unerwünscht sein, dass sich Ladungen bei der separaten isolierenden Schicht 58 zwischen den zwei Speicherzellen 56L und 56R akkumulieren. So wird eine vorgegebene isolierende Schicht, die keinen Ladungseinfangbereich darin beinhaltet, als die separate isolierende Schicht 58 in Ausführungsformen der vorliegenden Erfindung verwendet. Wenn sich zum Beispiel Ladungen während eines Programmiervorgangs bei der separaten isolierenden Schicht 58 akkumulieren, kann die Programmeffizienz verschlechtert werden. Außerdem kann eine Schwellenspannung der Speicherzelle für einen Lesevorgang beeinflusst werden. Um die in der separaten isolierenden Schicht 58 akkumulierten Ladungen vollständig zu entfernen, kann zudem eine Löschdauer für einen Löschvorgang vergrößert sein. Unter Berücksichtigung des Vorstehenden kann eine Siliciumoxidschicht als die separate isolierende Schicht 58 verwendet werden. Die separate isolierende Schicht 58 kann aus einer Einzelschicht gebildet sein. Um höhere Grade an Bauelementintegration zu ermöglichen, kann die separate isolierende Schicht außerdem so dünn wie möglich gebildet werden. Spezieller ist die Breite der separaten isolierenden Schicht 58 geringer als die Dicke der Speicherschicht 53L und 53R. Um außerdem die Steuerbarkeit der Gateelektrode bezüglich des dritten Kanalbereichs LC zu steigern, können Teile der separaten isolierenden Schicht zwischen den Speicherschichten 53L und 53R eine relativ hohe Dielektrizitätskonstante aufweisen, während Teile der separaten isolierenden Schicht zwischen den Gateelektroden 55L und 55R eine relativ niedrige Dielektrizitätskonstante aufweisen können, um eine Kopplungskapazität dazwischen zu reduzieren. Die Gateelektroden 55L und 55R können aus mit Störstellen dotiertem Polysilicium gebildet werden.
  • Das Speicherbauelement von 5A kann in einem relativ großen Speicherfeld verwendet werden. Da das Speicherbauelement der vorliegenden Erfindung zwei Speicherzellen beinhaltet, die durch die dünne separate isolierende Schicht um einen Abstand von weniger als einer Dicke der Ladungsspeicherschichten separiert sind, kann es, wie vorstehend erwähnt, möglich sein, mehr Speicherzellen in ein gegebenes Gebiet zu packen. Ein Speicherbauelement gemäß einigen Ausführungsformen der vorliegenden Erfindung kann zum Beispiel in ein Speicherfeld für einen NAND-Flash-Speicher, einen NOR-Flash-Speicher oder dergleichen implementiert werden.
  • Die 6A und 6B stellen ein nichtflüchtiges Speicherbauelement gemäß einer weiteren Ausführungsform der Erfindung dar. Das nichtflüchtige Speicherbauelement dieser Ausführungsform beinhaltet des Weiteren eine Störstellendiffusionsschicht 68 in den Kanalbereichen LS1, LC und LS2. Die Störstellendiffusionsschicht 68 ist vom Leitfähigkeitstyp her identisch mit den Übergangsbereichen 57L und 57R. Daher kann jede der Speicherzellen 56L und 56R durch geeignetes Steuern der Dotierkonzentration der Störstellendiffusionsschicht 68 eine Speicherzelle vom Verarmungstyp sein, deren Schwellenspannung für eine n-Kanal-Speicherzelle ein negativer Wert ist. In diesem Fall kann es im Gegensatz zu der Speicherzelle der 5A und 5B aufgrund der Anwesenheit der Störstellendiffusionsschicht 68 unnötig und/oder relativ leicht sein, den dritten Kanalbereich Lc durch die Gateelektrode zu steuern. Da außerdem die Störstellendiffusionsschicht 68 auch in dem ersten und dem zweiten Kanalbereich LS1 und LS2 unter der ersten und der zweiten Spei cherzelle 56L und 56R ausgebildet ist, kann es möglich sein, den Kanal unter Verwendung einer relativ niedrigen Spannung zu steuern.
  • Die Störstellendiffusionsschicht 68 kann durch Implantieren von p-leitenden oder n-leitenden Störstellenionen gebildet werden. Im Fall eines p-leitenden Bauelements kann die Störstellendiffusionsschicht 68 durch Implantieren von Borionen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 30keV bis etwa 50keV mit einer Dosis von etwa 1 × 1012 Atome/cm2 bis etwa 1 × 1013 Atome/cm2 gebildet werden. Im Fall eines n-Kanal-Bauelements können Arsenionen oder Phosphorionen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 30keV bis etwa 50keV mit einer Dosis von etwa 1 × 1012 Atome/cm2 bis etwa 1 × 1013 Atome/cm2 implantiert werden, um die Störstellendiffusionsschicht 68 zu bilden.
  • Die Dosis der Ionenimplantation für die Störstellendiffusionsschicht 68 kann zum Beispiel derart festgelegt werden, dass die Störstellenionen, die hinsichtlich des Leitfähigkeitstyps entgegengesetzt zu jenem des Substrats 51 sind, in die Kanalbereiche implantiert werden und dort akkumulieren, oder die Leitfähigkeitstypen der Kanalbereiche umgekehrt werden. Gemäß der Konzentration der Störstellendiffusionsschicht 68 kann durch Erzeugen eines horizontalen elektrischen Feldes zwischen zwei Übergangsbereichen ein Kanal unter der Speicherzelle gebildet werden. Die Dosis der Ionenimplantation kann derart gewählt werden, dass unter einer Speicherzelle, in die Ladungen implantiert wurden, d.h. einer programmierten Speicherzelle, ohne Anlegen des horizontalen elektrischen Feldes zwischen den zwei Übergangsbereichen kein Inversionsschichtkanal gebildet wird, jedoch derart, dass unter einer Speicherzelle, in die keine Ladungen implantiert wurden, d.h. einer gelöschten Zelle, ein Inversionsschichtkanal gebildet werden kann.
  • Die Schwellenspannung jeder Speicherzelle kann außerdem basierend auf der Austrittsarbeit der Gateelektrode gesteuert werden. Bei Bildung der Gateelektrode aus mit Störstellen dotiertem Polysilicium kann die Austrittsarbeit der Gateelektrode zum Beispiel durch geeignetes Einstellen der Konzentration der Störstellen gesteuert werden. Außerdem kann die Austrittsarbeit der Gateelektrode durch Bilden einer Mehrschicht-Gateelektrode mit Polysilicium und Metall gesteuert werden.
  • Die 7A und 7B veranschaulichen ein weiteres nichtflüchtiges Speicherbauelement gemäß der Erfindung. Im Vergleich zu dem nichtflüchtigen Speicherbauelement von 5A und 5B beinhaltet das nichtflüchtige Speicherbauelement von 7A und 7B des Weiteren einen Störstellendiffusionsbereich 78 bei dem dritten Kanalbereich unter der separaten isolierenden Schicht 58. Der Störstellendiffusionsbereich 78 wird durch Implantieren von Störstellenionen gebildet, die hinsichtlich des Leitfähigkeitstyps identisch mit den Übergangsbereichen 57L und 57R sind. Daher kann ähnlich wie bei dem vorstehend unter Bezugnahme auf die 6A und 6B beschriebenen nichtflüchtigen Speicherbauelement der dritte Kanalbereich Lc durch die Gateelektroden 55L und 55F jeder Speicherzelle gesteuert werden. Aufgrund des Vorhandenseins des Störstellendiffusionsbereichs 78 ist es jedoch möglicherweise unnötig, den dritten Kanalbereich unter Verwendung der Gateelektroden 55L und 55R zu steuern.
  • Der Störstellendiffusionsbereich 78 kann flacher als die Übergangsbereiche 57L und 57R ausgebildet sein. Des Weiteren kann die Störstellenkonzentration des Störstellendiffusionsbereichs 78 niedriger als jene der Übergangsbereiche 57L und 57R sein. Im Fall eines n-leitenden Bauelements kann die Störstellendiffusionsschicht 78 zum Beispiel durch Implantieren von Arsenionen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 10keV bis etwa 30keV mit einer Dosis von etwa 5 × 1014 Atome/cm2 bis etwa 1 × 1015 Atome/cm2 gebildet werden.
  • Im Fall eines p-Kanal-Bauelements können Borionen unter ähnlichen Bedingungen implantiert werden.
  • Programmier-/Löschvorgänge für das in den 5A und 5B dargestellte Speicherbauelement werden unter Bezugnahme auf die 8 bis 13 veranschaulicht. Programmier-/Löschvorgänge für die Speicherbauelemente der 6A und 6B und der 7A und 7B können jenen des Speicherbauelements von 5a und 5B ähnlich sein. In den folgenden Beispielen werden Programmier-/Löschvorgänge unter der Annahme dargelegt, dass die Speicherzelle ein n-Kanal-Speicherbauelement ist.
  • Ein Programmiervorgang für Speicherbauelemente gemäß entsprechenden Ausführungsformen der Erfindung kann Elektronen in die Ladungseinfangschicht der Speicherzelle injizieren. In ähnlicher Weise kann ein Löschvorgang Elektronen von dem Ladungseinfangbereich in den Kanalbereich emittieren. Wenn die Ladung aus einem Loch besteht, können die vorstehenden Richtungen umgekehrt sein. Der Programmiervorgang kann außerdem die Schwellenspannung der Speicherzelle erhöhen, während der Löschvorgang die Schwellenspannung der Speicherzelle verringern kann. Außerdem kann der Zustand der programmierten Speicherzelle als ein "Aus"-Zustand bezeichnet werden, und der Zustand der gelöschten Speicherzelle kann als ein "Ein"-Zustand bezeichnet werden. Zwecks Bequemlichkeit kann in den folgenden Beispielen die Schwellenspannung der programmierten Speicherzelle, d.h. der Speicherzelle im "Aus"-Zustand, etwa 3V betragen, und die Schwellenspannung der gelöschten Speicherzelle, d.h. der Speicherzelle im "Ein"-Zustand, kann etwa –3V betragen.
  • Gemäß vorstehend beschriebenen Ausführungsformen der Erfindung kann jede Speicherzelle unabhängig programmiert/gelöscht werden, da die Speicherzellen 56L und 56R durch die separate isolierende Schicht 58 dazwischen physikalisch voneinander isoliert sind. Das heißt, es kann eine der zwei Speicherzellen selektiv programmiert/gelöscht werden, oder beide der Speicherzellen können programmiert/gelöscht werden. Alternativ ist es möglich, dass keine der zwei Speicherzellen programmiert/gelöscht wird.
  • Die 8 bis 10 veranschaulichen ein Verfahren zum Injizieren von Elektronen in die Ladungseinfangschicht 52b der Speicherschicht 53L und 53R, d.h. eine Programmierung, und die 11 bis 13 veranschaulichen ein Verfahren zum Injizieren von Löchern in die Ladungseinfangschicht 52b der Speicherschicht 53L und 53R, d.h. ein Löschen. Zwecks Bequemlichkeit und Klarheit ist ein Bereich mit injizierten Ladungen in der Ladungseinfangschicht 52 als ein schattierter Bereich dargestellt. In den Zeichnungen ist der leitfähige Zustand des Kanalbereichs, d.h. der Zustand, in dem die Inversionsschicht gebildet ist, als eine schraffierte Linie dargestellt. Hierbei ist die linke Ladungseinfangschicht mit einem Bezugszeichen 52b1 bezeichnet, und die rechte Ladungseinfangschicht ist mit einem Bezugszeichen 52br bezeichnet.
  • 8 veranschaulicht ein Verfahren zum Injizieren heißer Elektronen in die Ladungseinfangschichten 52b1 und 52br. Spezieller veranschaulicht 8 ein Verfahren zum Injizieren von Elektronen in die Ladungseinfangschicht 52br der zweiten Speicherzelle 56R. Um selektiv Elektronen in die Ladungseinfangschicht 52br der zweiten Speicherzelle 56R zu injizieren, wird eine Steuerspannung in einem Bereich von etwa 3,5V bis etwa 5,5V an den rechten Übergangsbereich 57R, d.h. die Drainelektrode, angelegt, und eine Massespannung von etwa 0V wird an den linken Übergangsbereich 57L, d.h. die Sourceelektrode, ebenso wie an das Substrat 51 angelegt. An die Gateelektrode 55L der ersten Speicherzelle 56L wird eine Spannung in einem Bereich von etwa 3V bis etwa 5V angelegt, um den Inversionsschichtkanal 89a zu bilden. Die an die Gateelektrode 55RF der zweiten Speicherzelle 56R angelegte Spannung ist höher als die an die Gateelektrode 55L der ersten Speicherzelle 56L an gelegte Spannung. Die an die Gateelektrode 55R der zweiten Speicherzelle 56R angelegte Spannung kann zum Beispiel in einem Bereich von etwa 4,5V bis etwa 6V liegen. Demgemäß ist der Kanal 89c an dem Substrat unter der zweiten Speicherzelle 56R abgeschnürt, und die heißen Elektronen "springen" über die Potentialbarriere der zweiten Tunneloxidschicht 52a, um in die Ladungseinfangschicht 52br injiziert zu werden. Daher wird die zweite Speicherzelle 56R programmiert. Die zweite Speicherzelle 56R weist im programmierten Zustand eine Schwellenspannung von etwa 3V auf.
  • Der Kanal 89b unter der separaten isolierenden Schicht 58 kann aufgrund der an die erste und die zweite Gateelektrode 55L und 55R angelegten Spannung durch ein elektrisches Randfeld εy gebildet werden.
  • Für den unter der ersten Gateelektrode 55L erzeugten Kanal 89a sollte die an die erste Gateelektrode 55L angelegte Spannung ausreichend sein, um die Inversionsschicht an der Oberfläche des Substrats ungeachtet dessen zu erzeugen, ob sich die erste Speicherzelle im programmierten oder gelöschten Zustand befindet. Mit anderen Worten sollten die an die erste Gateelektrode 55L angelegte Spannung ausreichen, um die Bildung des Kanals 89a zu induzieren, selbst wenn Elektronen in die Ladungseinfangschicht 52b1 injiziert wurden und dadurch die Schwellenspannung erhöhten, z.B. auf etwa 3V. Wenn zum Beispiel die Schwellenspannung in dem Zustand, in dem die Elektronen injiziert werden, d.h. im "Aus"- bzw. programmierten Zustand, 3V beträgt, sollte die an die erste Gateelektrode 55L angelegte Spannung höher als 3V sein, zum Beispiel etwa 4V oder höher.
  • Außerdem ist es auf diese Weise eventuell möglich, durch Austauschen der Spannungen für die erste Gateelektrode 55L und den linken Übergangsbereich 57L mit den vorstehend beschriebenen Spannungen für die zweite Gateelektrode 55R und den rechten Übergangsbereich 57R Elektronen selektiv in die Ladungseinfangschicht 52b1 der ersten Speicherzelle zu injizieren.
  • 9 veranschaulicht, dass über einen Tunneleffekt Elektronen sowohl in die erste als auch die zweite Ladungseinfangschicht 52b1 und 52br injiziert werden. Zum Beispiel kann dort, wo die Tunneloxidschicht 52a der ersten und der zweiten Speicherschicht 53L und 53R eine Dicke von etwa 3nm oder weniger aufweist, direktes Tunneln auftreten. Wenn andererseits die Dicke des Tunneloxids 52a etwa 3nm oder mehr aufweist, kann Fowler-Nordheim-Tunneln auftreten.
  • Weiterhin bezugnehmend auf 9 wird eine relativ hohe Spannung in einem Bereich von etwa 10V bis etwa 20V (zum Beispiel etwa 15V) sowohl an die erste als auch an die zweite Gateelektrode 55L und 55R angelegt, so dass Elektronen in den Kanälen 99a und 99c durch die Tunneloxidschicht 52a hindurch in die Ladungseinfangschichten 52b1 und 52br injiziert werden. Währenddessen wird eine Massespannung, d.h. 0V, an die Übergangsbereiche 57L und 57R und an das Substrat 51 angelegt. Als ein Ergebnis können die Elektronen in dem Kanal 99a und 99c die Tunneloxidschicht 52a durchdringen und können in die erste und die zweite Ladungseinfangschicht 52b1 und 52br injiziert werden, so dass die zwei Speicherzellen 56R und 56L im gleichen Vorgang beide programmiert werden. Die Speicherzellen im programmierten Zustand können zum Beispiel eine Schwellenspannung von etwa 3V aufweisen.
  • Außerdem können durch Ändern der Polarität der an die erste und die zweite Gateelektrode 55L und 55R angelegten Spannung, z.B. wenn eine Spannung in einem Bereich von etwa –20V bis etwa –10V, zum Beispiel etwa –15V, sowohl an die erste als auch an die zweite Gateelektrode 55L und 55R angelegt wird, die Löcher in dem Kanal 99a und 99c durch die Tunneloxidschicht 52a hindurch in die Ladungseinfangschichten 52b1 und 52br injiziert werden. Mit anderen Worten können Elektronen, die bereits in die Ladungseinfangschichten 52b1 und 52br injiziert sind, durch die Tunneloxidschicht 52a hindurch aus den Ladungseinfangschichten 52b1 und 52br in das Substrat emittiert werden. Löcherinjektion oder Elektronenemission können basierend auf der Auswahl der vorgegebenen Dicken der Speicherschichten 53L und 53R und/oder vorgegebenen Materialien vorherrschend auftreten. Wenn Löcher in die Ladungseinfangschichten 52b1 und 52br injiziert werden, d.h. wenn injizierte Elektronen von den Ladungseinfangschichten 52b1 und 52br emittiert werden, wird das Speicherbauelement gelöscht. Die Speicherzellen im gelöschten Zustand können eine Schwellenspannung von etwa –3V aufweisen.
  • Außerdem ist es durch geeignetes Einstellen der an die erste und die zweite Gateelektrode 55L und 55R angelegten Spannung eventuell möglich, Elektronen selektiv in lediglich eine der zwei Ladungseinfangschichten 52b1 und 52br zu injizieren. Spezieller veranschaulicht 10, dass Elektronen durch einen Tunneleffekt in die zweite Ladungseinfangschicht 52br injiziert werden können. Bezugnehmend auf 10 wird eine relativ hohe Spannung in einem Bereich von etwa 10V bis etwa 20V, zum Beispiel etwa 15V, an die zweite Gateelektrode 55R angelegt, so dass die Elektronen in einem Kanal 1009c durch die Tunneloxidschicht 52a hindurch in die Ladungseinfangschicht 52br injiziert werden. Eine Massespannung, d.h. 0V, wird an die Übergangsbereiche 57L und 57R und an das Substrat 51 angelegt. Währenddessen kann eine Programmierverhinderungsspannung in einem Bereich von etwa 0V bis etwa 8V, die niedriger als die an die zweite Gateelektrode 55R angelegte Spannung ist, an die erste Gateelektrode 55L angelegt werden. Demgemäß können die Elektronen des zweiten Kanals 1009c die Tunneloxidschicht 52a durchdringen und werden in die Ladungseinfangschicht 52br injiziert, so dass sich die zweite Speicherzelle 56R im programmierten Zustand befindet. Die programmierte Speicherzelle weist zum Beispiel eine Schwellenspannung von etwa 3V auf.
  • Währenddessen können durch Ändern der Polarität der an die zweite Gateelektrode 55R angelegten Spannung, z.B. durch Anlegen einer vorgegebenen Spannung in einem Bereich von etwa –20V bis etwa –10V, zum Beispiel etwa –15V, an die zweite Gateelektrode 55R, Anlegen von 0V an die Übergangsbereiche 57L und 57R und an das Substrat 51 sowie Anlegen einer vorgegebenen Spannung, z.B. einer Massespannung, d.h. 0V, an die erste Gateelektrode 56L, die zum Beispiel höher als die an die zweite Gateelektrode 55R angelegte Spannung ist, die Löcher in dem Substrat durch die Tunneloxidschicht 52a hindurch in die Ladungseinfangschicht 52br injiziert werden, oder die in der Ladungseinfangschicht 52br gespeicherten Elektronen können durch die Tunneloxidschicht 52a hindurch von der Ladungseinfangschicht 52br in das Substrat emittiert werden. Derart kann die zweite Speicherzelle 56R gelöscht werden.
  • Wenn eine Spannung in einem Bereich von etwa 10V bis etwa 20V, zum Beispiel etwa 15V, an die erste Gateelektrode 55L angelegt wird und eine Massespannung an die zweite Gateelektrode 55R angelegt wird, können außerdem in einer ähnlichen Weise Elektronen in die Ladungseinfangschicht 52b1 der ersten Speicherzelle 56L injiziert werden, so dass die erste Speicherzelle 56L selektiv programmiert wird.
  • 11 veranschaulicht, dass Ladungen durch Band-zu-Band-Tunneln in beide Ladungseinfangschichten 52b1 und 52br injiziert werden können. Bezugnehmend auf 11 wird eine Massespannung an das Substrat 51 angelegt, und eine positive Spannung in einem Bereich von etwa 3,5V bis etwa 5,5V, zum Beispiel etwa 4,5V, wird an die Übergangsbereiche 57L und 57R angelegt. Des Weiteren wird eine negative Spannung in einem Bereich von ungefähr –3V bis ungefähr –1V, zum Beispiel ungefähr –3V, an die erste und die zweite Gateelektrode 55L und 55R angelegt. Als ein Ergebnis können heiße Löcher, die um die Übergangs bereiche 57L und 57R herum erzeugt werden, die teilweise mit den Gateelektroden 55L und 55R überlappen, aufgrund des elektrischen Feldes von den Gateelektroden durch Band-zu-Band-Tunneln in die Ladungseinfangschichten 52b1 und 52br injiziert werden. Wenn Löcher in die Ladungseinfangschichten 52b1 und 52br injiziert werden, werden die Schwellenspannungen der entsprechenden Speicherzellen reduziert. Außerdem ist es durch geeignetes Einstellen der angelegten Spannungen eventuell möglich, die Löcher in die Ladungseinfangschicht von lediglich einer der zwei Speicherzellen zu injizieren. 12 veranschaulicht zum Beispiel, dass Löcher selektiv in die Ladungseinfangschicht 52br der zweiten Speicherzelle 56R injiziert werden können. Spezieller wird eine Massespannung an die erste Gateelektrode 55L, an den ersten Übergangsbereich 57L und an das Substrat 51 angelegt. Außerdem wird eine negative Spannung in einem Bereich von ungefähr –3V bis ungefähr –1V, zum Beispiel etwa –3V, an die zweite Gateelektrode 55R angelegt, und eine positive Spannung in einem Bereich von etwa 3,5V bis etwa 5,5 V, zum Beispiel etwa 4,5V, wird an den zweiten Übergangsbereich 57R angelegt. Als ein Ergebnis können heiße Löcher, die um den zweiten Übergangsbereich 57R herum erzeugt werden, der mit der zweiten Gateelektrode 55R überlappt, aufgrund des elektrischen Feldes von der zweiten Gateelektrode 55R durch Band-zu-Band-Tunneln in die zweite Ladungseinfangschicht 52br injiziert werden. Wenn Löchen in die zweite Ladungseinfangschicht 52br injiziert werden, wird die Schwellenspannung der zweiten Speicherzelle 56R reduziert.
  • 13 veranschaulicht eine weitere Technik, durch die Löcher aus dem Substrat 51 n die Ladungseinfangschichten 52b1 und 52br der ersten und der zweiten Speicherzelle 56L und 56R injiziert werden können. Bezugnehmend auf 13 wird eine Massespannung an die erste und die zweite Gateelektrode 55L und 55R angelegt, und jeder der Übergangsbereiche 57L und 57R wird in einem floatenden Zustand bereitgestellt. Außerdem wird eine relativ hohe Spannung in einem Bereich von etwa 10V bis etwa 20V, zum Beispiel etwa 15V, an das Substrat 51 angelegt. Als ein Ergebnis können Löcher durch die Tunneloxidschicht 52a hindurch von der gesamten Oberfläche des Substrats 51 aus in die Ladungseinfangschichten 52b1 und 52br injiziert werden. Die Schwellenspannungen der Speicherzellen, in welche die Löcher injiziert werden, werden verringert. Mit anderen Worten können Elektronen, die in den Ladungseinfangschichten 52b1 und 52br gespeichert waren, durch die Tunneloxidschicht 52a hindurch in das Substrat emittiert werden. Basierend auf der Auswahl von vorgegebenen Dicken der Speicherschichten 52L und 52R und/oder vorgegebenen Materialien kann entweder Löcherinjektion oder Elektronenemission vorherrschend auftreten.
  • Die 14 bis 19 veranschaulichen Lesevorgänge in Speicherbauelementen gemäß entsprechenden Ausführungsformen der Erfindung. In den Zeichnungen zeigt ein schattierter Bereich an, dass Elektronen oder Löcher in die Ladungseinfangschichten 52b1 und 52br injiziert, d.h. gespeichert, sind, und ein leitfähiger Zustand des Kanalbereichs, d.h. der Zustand, dass die Inversionsschicht gebildet ist, ist als schraffierte Linie dargestellt. Wenn die Elektronen in die Ladungseinfangschicht 52b1 injiziert sind, befindet sich die Speicherzelle in einem "Aus"-Zustand, so dass die Schwellenspannung etwa 3V beträgt. Wenn andererseits die Elektronen in den Ladungseinfangschichten 52b1 und 52br emittiert sind, befindet sich die Speicherzelle in einem "Ein"-Zustand, so dass die Schwellenspannung etwa –3V beträgt.
  • Nachstehend wird ein Lesevorgang in Speicherbauelementen gemäß entsprechenden Ausführungsformen der Erfindung dargelegt. Eine Massespannung, d.h. 0V, wird an einen Übergangsbereich angelegt, d.h. den Übergangsbereich benachbart zu der ausgewählten Speicherzelle, und eine Lesespannung Vread, die höher als die Massespannung ist, wird an den anderen Übergangsbereich angelegt, d.h. den Übergangsbereich benachbart zu der nicht ausgewählten Speicherzelle. Eine erste Steuerspannung, die höher als die Schwellenspannung des "Ein"-Zustands und niedriger als die Schwellenspannung des "Aus"-Zustands ist, wird an die Gateelektrode der ausgewählten Speicherzelle angelegt, d.h. die Speicherzelle benachbart zu dem Übergangsbereich, an den die Massespannung angelegt wird. Eine zweite Steuerspannung, die höher als die Schwellenspannung des "Aus"-Zustands ist, wird an die Gateelektrode der nicht ausgewählten Speicherzelle angelegt, d.h. die Speicherzelle benachbart zu dem Übergangsbereich, an den die Lesespannung Vread angelegt wird. Währenddessen wird eine Massespannung oder eine andere relativ niedrige Spannung, die höher als die Massespannung ist, an das Halbleitersubstrat angelegt. Als ein Ergebnis kann der entsprechende Teil des Kanalbereichs zwischen den zwei Übergangsbereichen basierend auf dem Zustand jeder Speicherzelle ein Zustand mit geringem Widerstand, so dass Strom gut fließt, oder ein Zustand mit hohem Widerstand werden, so dass kaum Strom fließt.
  • Die 14 und 15 veranschaulichen einen Lesevorgang für das in den 5A und 5B dargestellte nichtflüchtige Speicherbauelement. Insbesondere veranschaulicht 14 einen Lesevorgang für die erste Speicherzelle 56L, wenn sich die erste und die zweite Speicherzelle 56L und 56R im programmierten Zustand befinden, d.h. wenn Elektronen in beide Ladungseinfangschichten 52b1 und 52br der ersten und der zweiten Speicherzelle 56L und 56R injiziert bzw. gespeichert wurden 15 veranschaulicht demgegenüber einen Lesevorgang für die erste Speicherzelle 56L, wenn sich nur die zweite Speicherzelle 56R im programmierten Zustand befindet.
  • Nunmehr bezugnehmend auf 14 wird, um die erste Speicherzelle 56L zu lesen, unter der zweiten Speicherzelle 56R ein Kanal 1409c gebildet. Unter der ersten Speicherzelle 56L wird in ähnlicher Weise ein Kanal gebildet, um die zweite Speicherzelle 56R zu lesen. Zur Bildung des Inversionsschichtkanals 1409c unter der zweiten Speicherzelle 56R wird eine Spannung in einem Bereich von etwa 2V bis etwa 6V, zum Beispiel etwa 4V, an die zweite Gateelektrode 55R angelegt, und eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, wird an den zweiten Übergangsbereich 57R angelegt. Eine Massespannung wird an die erste Gateelektrode 55L der ersten Speicherzelle 56L und den ersten Übergangsbereich 57L angelegt, um die erste Speicherzelle 56L zu lesen. Außerdem wird eine Massespannung oder eine relativ niedrige positive Spannung in einem Bereich von etwa 0,3V bis etwa 0,6V, zum Beispiel eine Spannung von etwa 0,4V bis etwa 0,5V, an das Substrat 51 angelegt.
  • Da eine Spannung von etwa 4V an die zweite Gateelektrode 55R der zweiten Speicherzelle 56R angelegt wird, die eine Schwellenspannung von etwa 3V aufweist, wird ein Kanal 1409c unter der Speicherzelle 56R gebildet. Außerdem wird ein Kanal 1409b unter der separaten isolierenden Schicht 58 aufgrund des Kopplungseffekts des elektrischen Randfelds εy gebildet, das aus der an die zweite Gateelektrode 55R angelegten Spannung resultiert. Da jedoch eine Massespannung an die erste Gateelektrode 55L der ersten Speicherzelle 56L angelegt wird, die auch eine Schwellenspannung von etwa 3V aufweist, wird unter der ersten Speicherzelle 56L kein Kanal gebildet. Mit anderen Worten wird zwischen den zwei Übergangsbereichen 57L und 57R kein durchgehender Kanalbereich gebildet. Daher befindet sich der Kanalbereich zwischen den zwei Übergangsbereichen 57L und 57R in einem Zustand mit hohem Widerstand, so dass kaum ein Strom dazwischen fließen kann. Außerdem kann es wünschenswert sein, eine Massespannung, d.h. 0V, an den ersten Übergangsbereich 57L benachbart zu der ausgewählten Speicherzelle 56L und eine Spannung, die höher als die Massespannung ist, zum Beispiel 1V, an den zweiten Übergangsbereich 57R benachbart zu der nicht ausgewählten Speicherzelle 56R anzulegen. Dies kann wünschenswert sein, da draininduzierte Barrierenerniedrigungseffekte (DIBL-Effekte) durch Minimierung der an den Übergangsbereich des Speicherbauelements angelegten Spannung reduziert und/oder verhindert werden können und somit der Kurzkanaleffekt reduziert werde kann. Wenn eine relativ niedrige positive Spannung an das Substrat 51 angelegt wird, kann außerdem die Breite eines Verarmungsbereichs zwischen dem Substrat 51 und dem Übergangsbereich ebenfalls reduziert werden, was Kurzkanal-Charakteristika weiter verbessern kann.
  • Um die zweite Speicherzelle 56R zu lesen, können die an erste Gateelektrode 55L und den ersten Übergangsbereich 57L angelegten Spannungen in ähnlicher Weise mit der an die zweite Gateelektrode 55R und den zweiten Übergangsbereich 57R angelegten Spannung vertauscht werden. Das heißt, eine Massespannung wird an die zweite Gateelektrode 55R und den zweiten Übergangsbereich 57R angelegt, und eine Spannung in einem Bereich von etwa 2V bis etwa 6V, zum Beispiel etwa 4V, wird an die erste Gateelektrode 55L angelegt. Außerdem wird eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, an den zweiten Übergangsbereich 57L angelegt. In diesem Fall wird eine Inversionsschicht unter der ersten Speicherzelle 56L gebildet, es wird jedoch kein Kanal unter der zweiten Speicherzelle 56R gebildet.
  • 15 veranschaulicht einen Lesevorgang für die erste Speicherzelle 56L, wenn sich die zweite Speicherzelle 56R in einem programmierten Zustand befindet und sich die erste Speicherzelle 56L in einem gelöschten Zustand befindet. Bezugnehmend auf 15 wird zur Bildung eines Kanals 1509c unter der zweiten Speicherzelle 56R eine Spannung in einem Bereich von etwa 2V bis etwa 6V, zum Beispiel etwa 4V, an die zweite Gateelektrode 55R angelegt, und eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, wird an den zweiten Übergangsbereich 57R angelegt. Um die erste Speicherzelle 56L zu lesen, wird eine Massespannung an die Gateelektrode 55L der ersten Speicherzelle 56L und den ersten Übergangsbereich 57L ange legt. Außerdem wird eine Massespannung oder eine relativ niedrige positive Spannung, z.B. etwa 0,3V bis etwa 0,6V, zum Beispiel eine Spannung von etwa 0,4V bis etwa 0,5V, an das Substrat 51 angelegt. Da sich die erste Speicherzelle 56L im gelöschten Zustand befindet und eine Schwellenspannung von etwa –3V aufweist, wird ein Kanal 1509a unter der ersten Speicherzelle 56L gebildet. Außerdem wird, wie vorstehend beschrieben, ein Kanal 1509c unter der zweiten Speicherzelle gebildet. Außerdem wird ein Kanal 1509b aufgrund der Kopplungskapazität unter der separaten isolierenden Schicht 58 gebildet. Als ein Ergebnis wird ein Inversionsschichtkanal gebildet, der sich zwischen den zwei Übergangsbereichen 57L und 57R erstreckt, um einen niederohmigen Zustand bereitzustellen, so dass dazwischen ein Strom fließen kann.
  • Um die zweite Speicherzelle 56R zu lesen, können die an die erste Gateelektrode 55L und den ersten Übergangsbereich 57L angelegten Spannungen in ähnlicher Weise mit den an die zweite Gateelektrode 55R und den zweiten Übergangsbereich 57R angelegten Spannungen vertauscht werden. Spezieller wird eine Massespannung an die zweite Gateelektrode 55R und den zweiten Übergangsbereich 57R angelegt, und eine Spannung in einem Bereich von etwa 2V bis etwa 6V, zum Beispiel etwa 4V, wird an die erste Gateelektrode 55L angelegt, und eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, wird an den ersten Übergangsbereich 57L angelegt. In diesem Fall wird ein Inversionsschichtkanal unter der ersten Speicherzelle 56L, jedoch nicht unter der zweiten Speicherzelle 56R gebildet, da die Schwellenspannung der programmierten zweiten Speicherzelle 56R etwa 3V beträgt.
  • Die 16 und 17 veranschaulichen einen Lesevorgang für das nichtflüchtige Speicherbauelement der 6A und 6B. Insbesondere veranschaulicht 16 einen Lesevorgang für eine Speicherzelle im programmierten Zustand, in dem Elektronen in beide Ladungseinfang schichten 52b1 und 52br der ersten und der zweiten Speicherzelle 56L und 56R injiziert bzw. gespeichert wurden. Währenddessen veranschaulicht 17 einen Lesevorgang für die Speicherzelle, wenn sich lediglich die zweite Speicherzelle 56R im programmierten Zustand befindet.
  • Als erstes bezugnehmend auf 16 wird eine Spannung in einem Bereich von etwa 2V bis etwa 6V, zum Beispiel etwa 4V, an die zweite Gateelektrode 55R angelegt, und eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, wird an den zweiten Übergangsbereich 57R angelegt. Eine Massespannung wird an die erste Gateelektrode 55L der ersten Speicherzelle 56L und an den ersten Übergangsbereich 57L angelegt. Außerdem wird eine Massespannung oder eine relativ niedrige positive Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, an das Substrat 51 angelegt.
  • Die Dotierkonzentration der Störstellendiffusionsschicht 68 kann derart gewählt werden, dass kein Kanal unter der Speicherzelle gebildet wird, wenn eine Massespannung an die Gateelektrode der Speicherzelle im gelöschten Zustand angelegt wird. Währenddessen kann die an die zweite Gateelektrode 55R angelegte Spannung im Vergleich zu dem Speicherbauelement von 14 reduziert werden, da die Störstellendiffusionsschicht 68 schwach mit Störstellen dotiert ist und sich zwischen den zwei Übergangsbereichen 57L und 57R erstreckt.
  • Da die Störstellendiffusionsschicht 68 unter der zweiten Speicherzelle ausgebildet ist und eine Spannung, z.B. etwa 4V, die höher als die Schwellenspannung ist, an die zweite Gateelektrode 55R angelegt wird, wird ein Inversionsschichtkanal 1609bc in den Teilen des Kanalbereichs unter der separaten isolierenden Schicht 58 und unter der zweiten Gateelektrode 55R gebildet. Währenddessen wird unter der ersten Gateelektrode 55L kein Kanal gebildet, wenngleich sich die Störstellendiffusionsschicht 68 über den Teil des Kanalbereichs unter der ersten Gate elektrode 55L erstreckt, da eine Massespannung, die niedriger als die Schwellenspannung von 3V des programmierten Zustands ist, an die erste Gateelektrode 55L angelegt wird. Daher wird der Kanal 1609bc diskontinuierlich zwischen den Übergangsbereichen 57L und 57R gebildet, um einen Zustand mit hohem Widerstand bereitzustellen, so dass kaum Strom dazwischen fließt.
  • Es kann wünschenswert sein, die Massespannung, d.h. 0V, an den Übergangsbereich 57L benachbart zu der ausgewählten Speicherzelle 56L anzulegen und eine höhere Spannung an den Übergangsbereich 57R benachbart zu der nicht ausgewählten Speicherzelle 56R anzulegen, da DIBL-Effekte durch Minimieren der an den Übergangsbereich des Speicherbauelements angelegten Spannung reduziert und/oder verhindert werden können. So können Kurzkanaleffekte reduziert werden. Wenn außerdem eine relativ niedrige positive Spannung an das Substrat 51 angelegt wird, kann auch die Breite eines Verarmungsbereichs zwischen dem Substrat und dem Übergangsbereich reduziert werden, um so Kurzkanalcharakteristika weiter zu verbessern.
  • 17 veranschaulicht einen Lesevorgang, wenn sich die erste Speicherzelle, d.h. die linke Speicherzelle, in einem gelöschten Zustand befindet und sich die zweite Speicherzelle, d.h. die rechte Speicherzelle, in einem programmierten Zustand befindet. Bezugnehmend auf 17 wird eine Spannung in einem Bereich von etwa 2V bis etwa 6V, zum Beispiel etwa 4V, an die zweite Gateelektrode 55R angelegt, und eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, wird an den zweiten Übergangsbereich 57R angelegt. Eine Massespannung wird an die erste Gateelektrode 55L der ersten Speicherzelle 56L und an den ersten Übergangsbereich 57L angelegt. Außerdem wird eine Massespannung oder eine relativ niedrige positive Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, an das Substrat 51 angelegt. Da sich die erste Speicherzelle 56L in einem gelöschten Zustand befindet, so dass ihre Schwellenspannung etwa –3V beträgt, wird daher ein Inversionsschichtkanal 1709abc unter der ersten Speicherzelle 56L ebenso wie unter der zweiten Speicherzelle 56R und der separaten isolierenden Schicht 58 gebildet. Das heißt, der Kanal 1709abc wird sich über den Kanalbereich zwischen den zwei Übergangsbereichen 57L und 57R erstreckend gebildet. Demzufolge wird der Kanal kontinuierlich zwischen den Übergangsbereichen 57L und 57R gebildet, um einen Zustand mit niedrigem Widerstand bereitzustellen, so dass gut Strom dazwischen fließen kann.
  • Die 18 und 19 veranschaulichen einen Lesevorgang für das nichtflüchtige Speicherbauelement der 7A und 7B. Insbesondere veranschaulicht 18 einen Lesevorgang für die erste Speicherzelle, wenn sich die erste und die zweite Speicherzelle 56L und 56R beide im programmierten Zustand befinden, wobei Elektronen in beide Ladungseinfangschichten 52b1 und 52br der ersten und der zweiten Speicherzelle 56L und 56R injiziert bzw. gespeichert wurden. Währenddessen veranschaulicht 19 einen Lesevorgang für die erste Speicherzelle 56L, wenn sich lediglich die zweite Speicherzelle 56R im programmierten Zustand befindet.
  • Als erstes bezugnehmend auf 18 wird zur Bildung eines Inversionsschichtkanals 1809c unter der zweiten Speicherzelle 56R eine Spannung in einem Bereich von etwa 2V bis etwa 6V, zum Beispiel etwa 4V, an die zweite Gateelektrode 55R angelegt, und eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, wird an den zweiten Übergangsbereich 57R angelegt. Eine Massespannung wird an die Gateelektrode 55L der ersten Speicherzelle 56L und an den ersten Übergangsbereich 57L angelegt. Außerdem wird eine Massespannung oder eine relativ niedrige positive Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, an das Substrat 51 angelegt.
  • Da die Spannung von etwa 4V an die zweite Gateelektrode 55R der zweiten Speicherzelle 56R angelegt wird, die eine Schwellenspannung von etwa 3V aufweist, wird ein Kanal 1809c in dem Teil des Kanalbereichs unter der zweiten Speicherzelle 56R gebildet. Außerdem ist der Störstellendiffusionsbereich 78 unter der separaten isolierenden Schicht 58 ausgebildet. Da jedoch die Massespannung an die erste Gateelektrode 55L der ersten Speicherzelle 56L angelegt wird, die eine Schwellenspannung von etwa 3V aufweist, wird in dem Teil des Kanalbereichs unter der ersten Speicherzelle 56L kein Kanal gebildet. Mit anderen Worten wird ein Kanal diskontinuierlich zwischen den Übergangsbereichen 57L und 57R gebildet, um einen Zustand mit hohem Widerstand bereitzustellen, so dass kaum Strom dazwischen fließen kann. Es kann wünschenswert sein, dass eine Massespannung, d.h. 0V, an den Übergangsbereich 57L benachbart zu der ausgewählten Speicherzelle 56L angelegt wird und eine höhere Spannung an den Übergangsbereich 57R benachbart zu der nicht ausgewählten Speicherzelle 56R angelegt wird, da DIBL-Effekte durch Minimieren der an den Übergangsbereich des Speicherbauelements angelegten Spannung reduziert und/oder verhindert werden können. So können Kurzkanaleffekte reduziert werden. Wenn außerdem eine relativ niedrige positive Spannung an das Substrat 51 angelegt wird, kann die Breite des Verarmungsbereichs zwischen dem Substrat und dem Übergangsbereich reduziert werden, um so Kurzkanalcharakteristika weiter zu verbessern.
  • 19 veranschaulicht einen Lesevorgang auf der ersten Speicherzelle 56L, bei dem sich lediglich die zweite Speicherzelle in einem programmierten Zustand befindet, d.h. Ladungen in der Ladungseinfangschicht 52br eingefangen sind, und sich die erste Speicherzelle 56L in einem gelöschten Zustand befindet. Bezugnehmend auf 19 wird zur Bildung eines Inversionsschichtkanals 1909c unter der zweiten Speicherzelle 56R eine Spannung in einem Bereich von etwa 2V bis etwa 6V, zum Beispiel etwa 4V, an die zweite Gateelektrode 55R angelegt, und eine Spannung in einem Bereich von etwa 0,5V bis etwa 1,5V, zum Beispiel etwa 1V, wird an den zweiten Übergangsbereich 57R angelegt. Eine Massespannung wird an die erste Gateelektrode 55L der ersten Speicherzelle 56L und an den ersten Übergangsbereich 57L zum Lesen der ersten Speicherzelle 56L angelegt. Außerdem wird eine Massespannung oder eine relativ niedrige positive Spannung in einem Bereich von etwa 0,4V bis etwa 1,5V, zum Beispiel etwa 1V, an das Substrat 51 angelegt. Da sich die erste Speicherzelle 56L im gelöschten Zustand befindet, so dass ihre Schwellenspannung etwa –3V beträgt, wird daher ein Inversionsschichtkanal unter der ersten Speicherzelle 56L ebenso wie der zweiten Speicherzelle 56R und der separaten isolierenden Schicht 58 gebildet. Das heißt, die Kanäle 1909a und 1909c sind über den Störstellendiffusionsbereich 78 verbunden. Demzufolge wird ein Inversionsschichtkanal in dem Kanalbereich gebildet, der sich zwischen den Übergangsbereichen 57L und 57R erstreckt, um einen Zustand mit geringem Widerstand bereitzustellen, so dass ein Strom gut dazwischen fließen kann.
  • Im Folgenden werden Verfahren zur Herstellung eines n-Kanal-Speicherbauelements beschrieben, wie es in den 5 bis 7 dargestellt ist. Spezieller wird ein Verfahren zur Bildung des nichtflüchtigen Speicherbauelements der 5A und 5B unter Bezugnahme auf die 20 bis 26 beschrieben.
  • Nunmehr bezugnehmend auf 20 wird ein p-leitendes Substrat 101 bereitgestellt. Nach der Durchführung eines Bauelementisolationsprozesses gemäß irgendeinem einer Anzahl allgemein bekannter Verfahren wird eine Mehrlagen-Speicherschicht 109 mit einer Ladungseinfangschicht 105 darin auf dem Substrat 101 gebildet. Die Speicherschicht 109 beinhaltet eine Tunneloxidschicht 103, eine Ladungseinfangschicht 105 und eine blockierende isolierende Schicht 107, die aufeinanderfolgend gestapelt sind. Die Tunneloxidschicht 103 kann mit einer Dicke von etwa 3,5nm bis etwa 4nm unter Verwendung eines thermischen Oxidationsprozesses oder irgendeines allgemein bekannten Dünnfilm-Depositionsprozesses gebildet werden. Die Ladungseinfangschicht 105 kann aus einer Nitridschicht mit einer Dicke von etwa 7nm bis etwa 15nm unter Verwendung irgendeines allgemein bekannten Dünnfilm-Depositionsprozesses gebildet werden. Die blockierende isolierende Schicht 107 kann aus einer Oxidschicht mit einer Dicke von etwa 10nm bis etwa 20nm ebenso unter Verwendung eines allgemein bekannten Dünnfilm-Depositionsprozesses gebildet werden.
  • Anstatt der Nitridschicht kann ein leitfähiges oder isolierendes Material mit einem Ladungseinfangbereich darin als Ladungseinfangschicht 105 verwendet werden. Die Ladungseinfangschicht 105 kann zum Beispiel einen Isolator mit einer relativ hohen Ladungseinfangstellendichte verwenden, wie eine Aluminiumoxidschicht (Al2O3), eine Hafniumoxidschicht (HfO), eine Hafniumaluminiumoxidschicht (HfAlO), eine Hafniumsiliciumoxidschicht (HfSiO) oder dergleichen. Außerdem können dotiertes Polysilicium, Metall oder Nanokristalle derselben als Ladungseinfangschicht 105 verwendet werden.
  • Die blockierende isolierende Schicht 107 kann anstelle der Oxidschicht einen Isolator mit einer relativ hohen Dielektrizitätskonstante verwenden, wie eine Aluminiumoxidschicht (Al2O3), eine Hafniumoxidschicht (HfO), eine Hafniumaluminiumoxidschicht (HfAlO), eine Hafniumsiliciumoxidschicht (HfSiO) oder dergleichen.
  • Vor der Bildung der Speicherschicht 109 ist es ggf. möglich, die Störstellendiffusionsschicht des Speicherbauelements in den 6A und 6B durch Implantieren von Störstellenionen in das Substrat mit einem entgegengesetzten Leitfähigkeitstyp als jenem des Substrats 101 zu bilden. Bei der Bildung einer n-Kanal-Speicherzelle kann zum Beispiel die Störstellendiffusionsschicht durch Implantieren von Arsen- oder Phosphor ionen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 30keV bis etwa 50keV mit einer Dosis von etwa 1 × 1012 Atome/cm2 bis etwa 5 × 1013 Atome/cm2 gebildet werden. Währenddessen kann bei der Bildung einer p-Kanal-Speicherzelle die Störstellendiffusionsschicht durch Implantieren von Borionen unter ähnlichen Bedingungen wie vorstehend beschrieben gebildet werden.
  • Eine leitfähige Schicht 111, die zur Bildung einer Gateelektrode verwendet werden kann, wird auf der Speicherschicht 109 gebildet. Die leitfähige Schicht kann zum Beispiel aus mit Störstellen dotiertem Polysilicium gebildet werden. Um eine Speicherzelle mit einer negativen Schwellenspannung bereitzustellen, kann die leitfähige Schicht 111 aus einem Metallmaterial oder Polysilicium gebildet werden, in dem die Dotierkonzentration geeignet eingestellt ist, statt die Störstellenionen in das Substrat zu implantieren. Außerdem ist es ggf. möglich, die Schwellenspannung der Speicherzelle unter Verwendung einer Kombination einer Ionenimplantation für die Störstellendiffusionsschicht und einer Ionenimplantation zur Gatedotierung zu steuern.
  • Danach wird eine Hartmaskenschicht 113 auf der leitfähigen Schicht 111 gebildet. Die Hartmaskenschicht 113 kann zum Beispiel aus einer Siliciumnitridschicht oder einer Siliciumoxidschicht durch irgendeinen allgemein bekannten Dünnfilm-Depositionsprozess gebildet werden.
  • Bezugnehmend auf 21 wird ein Photolithographieprozess durchgeführt, um so Dummy-Strukturen 115a und 115b auf der Hartmaskenschicht 113 zu bilden. Die Dummy-Strukturen 115a und 115b können aus einer Photoresiststruktur oder einer Materialstruktur mit einer relativ hohen Ätzselektivität bezüglich der Hartmaskenschicht 113 gebildet werden, z.B. einer undotierten Polysiliciumstruktur.
  • Jede Dummy-Struktur 115a und 115b kann derart gebildet werden, dass ihre Linienbreite W eine minimale Linienbreite F sein kann, die durch den Photolithographieprozess erreicht werden kann. Außerdem werden die Dummy-Strukturen 115a und 115b derart gebildet, dass der Abstand X zwischen benachbarten Dummy-Strukturen 115a und 115b größer als die minimale Linienbreite ist, jedoch kleiner als das Doppelte der minimalen Linienbreite ist, d.h. F ≤ X ≤ 2·F. Der Abstand X zwischen den benachbarten Dummy-Strukturen kann gemäß einer endgültigen gewünschten Dicke der Zielgateelektrode und/oder einem gewünschten Abstand zwischen benachbarten Gateelektroden bestimmt werden.
  • Bezugnehmend auf 22 werden isolierende Abstandshalter 117a und 117b auf Seitenwänden jeder Dummy-Struktur 115a und 115b gebildet. Die isolierenden Abstandshalter 117a und 117b können durch Aufbringen eines isolierenden Materials und Durchführen eines Rückätzprozesses gebildet werden. Die isolierenden Abstandshalter 117a und 117b werden aus einem Material mit einer Ätzselektivität bezüglich der Hartmaskenschicht 113 gebildet. Bei Bildung der Hartmaskenschicht 113 als Siliciumoxidschicht können die Abstandshalter 117a und 117b zum Beispiel aus Siliciumnitrid gebildet werden. Alternativ können bei Bildung der Hartmaskenschicht 113 aus Siliciumnitrid die Abstandshalter 117a und 117b aus Siliciumoxid gebildet werden.
  • Die Breite L jedes Abstandshalters 117a und 117b ist geringer als die Hälfte des Abstands X zwischen den Dummy-Strukturen, d.h. L < X/2. Daher ist der Abstand D zwischen den auf den benachbarten Dummy-Strukturen ausgebildeten, benachbarten Abstandshaltern, z.B. der Abstand zwischen benachbarten Abstandshaltern der Dummy-Struktur 115a und der Dummy-Struktur 115b, geringer als die minimale Linienbreite F. Der Abstand zwischen den benachbarten Abstandshaltern bestimmt einen minimalen Abstand zwischen den Speicherzellen, was nachstehend vollständiger beschrieben wird. Daher ist es ggf. möglich, zwei Speicherzellen zu bilden, die durch einen Abstand von weniger als der minimalen Linienbreite separiert sind, die durch gegenwärtige Photolithographieprozesse erreichbar ist.
  • Bezugnehmend auf 23 wird nach der Entfernung der Dummy-Strukturen 115a und 115b die freigelegte Hartmaskenschicht 113 unter Verwendung der Abstandshalter 117a und 117b als Ätzmaske geätzt, um Hartmaskenschichtstrukturen 113a und 113b zu bilden. Die Hartmaskenschichtstrukturen 113a und 113b können Breiten aufweisen, die im Wesentlichen identisch mit der Breite L der Abstandshalter sind.
  • Bezugnehmend auf 24 werden nach Entfernung der Abstandshalter 117a und 117b die leitfähige Schicht 111 und die Speicherschicht 109 unter Verwendung der Hartmaskenschichtstrukturen 113a und 113b als Ätzmaske geätzt, um dadurch Speicherzellen 118a und 118b mit Gateelektroden 111a und 111b aus der leitfähigen Schicht und Speicherschichtstrukturen 109a und 109b zu bilden. Zwei benachbarte Speicherzellen 118a und 118b können eine Einheitsspeicherzelle bilden. Der Abstand zwischen den benachbarten Speicherzellen 118a und 118b ist geringer als die Dicke der Speicherschichtstrukturen 109a oder 109b. Außerdem ist der Abstand zwischen den benachbarten Speicherzellen 118a und 118b geringer als die minimale Linienbreite, die durch gegenwärtige Photolithographieprozesse erreichbar ist.
  • Bezugnehmend auf 25 wird ein isolierendes Material, das keine Ladungseinfangschicht beinhaltet, aufgebracht und zurückgeätzt, um so Abstandshalter 119a und 119b auf Seitenwänden jeder Speicherzelle 118a und 118b zu bilden. Zu diesem Zeitpunkt können, da der Abstand D zwischen den zwei benachbarten Speicherzellen 118a und 118b relativ gering ist, die benachbarten isolierenden Abstandshalter 119a und 119b den Zwischenraum zwischen den zwei benachbarten Speicherzel len 118a und 118b füllen, um eine separate isolierende Schicht 119 zu bilden.
  • Bezugnehmend auf 26 wird ein Störstellenionenimplantationsprozess zur Bildung von Übergangsbereichen 121a und 121b durchgeführt, die als Source- und Drainelektrode in dem Substrat wirken und auf entgegengesetzten Seiten der zwei Speicherzellen 118a und 118b angeordnet sind, die durch die separate isolierende Schicht 119 elektrisch voneinander isoliert sind. Die Übergangsbereiche 121a und 121b können durch Implantieren von Phosphorionen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 30keV bis etwa 50keV mit einer Dosis von etwa 1 × 1015 Atome/cm2 bis etwa 5 ×1015 Atome/cm2 gebildet werden. Bei der Bildung einer p-Kanal-Speicherzelle können Borionen unter ähnlichen Bedingungen implantiert werden. Danach können Prozesse zur Bildung einer isolierenden Zwischenschicht, von Zwischenverbindungen und so weiter durchgeführt werden.
  • In einigen Ausführungsformen kann vor der Bildung der Speicherschicht 109 die Störstellendiffusionsschicht des Speicherbauelements der 6A und 6B durch Implantieren von Störstellenionen in das Substrat 101 gebildet werden, die von einem entgegengesetzten Leitfähigkeitstyp als jenem des Substrats 101 sind, um eine n-Kanal-Speicherzelle mit einer negativen Schwellenspannung bereitzustellen. Bei der Bildung der n-Kanal-Speicherzelle kann die Störstellendiffusionsschicht zum Beispiel durch Implantieren von Arsen- oder Phosphorionen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 30keV bis etwa 50keV mit einer Dosis von etwa 1 × 1012 Atome/cm2 bis etwa 1 × 1013 Atome/cm2 gebildet werden. Bei der Bildung einer p-Kanal-Speicherzelle können Borionen unter ähnlichen Bedingungen implantiert werden.
  • Alternativ kann die leitfähige Gateschicht 111 aus einer Metallschicht, einer dotierten Polysiliciumschicht, bei der eine Dotierkonzentration ge eignet eingestellt ist, und/oder aus Mehrfachschichten gebildet werden, die das Metall und/oder das Polysilicium beinhalten.
  • Nunmehr wird unter Bezugnahme auf die 27 und 28 ein Verfahren zur Herstellung des Speicherbauelements der 7A und 7B beschrieben.
  • Bezugnehmend auf 27 wird nach Durchführung der vorstehend in den 20 bis 24 beschriebenen Prozesse ein Prozess zum Implantieren einer relativ geringen Konzentration von Störstellenionen durchgeführt. Demgemäß wird in dem Substrat zwischen benachbarten Speicherzellen 118a und 118b ein Störstellendiffusionsbereich 120 mit geringer Konzentration gebildet. Der Störstellendiffusionsbereich 120 mit geringer Konzentration wird zwischen benachbarten Seitenwänden der Speicherzellen 118a und 118b gebildet. Der Störstellendiffusionsbereich 120 mit geringer Konzentration kann durch Implantieren von Arsenionen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 10keV bis etwa 30keV mit einer Dosis von etwa 5 × 1014 Atome/cm2 bis etwa 1 × 1015 Atome/cm2 gebildet werden. Bei der Bildung einer p-Kanal-Speicherzelle können Borionen unter den ähnlichen Bedingungen implantiert werden.
  • Bezugnehmend auf 28 wird ein isolierendes Material, das keine Ladungseinfangschicht beinhaltet, aufgebracht und zurückgeätzt, um so Abstandshalter 119a und 119b auf Seitenwänden jeder Speicherzelle 118a und 118b zu bilden. Da der Abstand D zwischen den zwei benachbarten Speicherzellen 118a und 118b relativ gering ist, füllen hierbei die benachbarten isolierenden Abstandshalter 119a und 119b den Zwischenraum zwischen den zwei benachbarten Speicherzellen 118a und 118b, um eine separate isolierende Schicht 119 zu bilden. Dann wird ein Störstellenionenimplantationsprozess mit hoher Konzentration zur Bildung von Source-/Drainbereichen durchgeführt, um Übergangsbereiche 121a und 121b, die als Source- und Drainelektrode in dem Substrat wirken, auf entgegengesetzten Seiten der zwei Speicherzellen 118a und 118b zu bilden, die durch die separate isolierende Schicht voneinander isoliert sind. Die Übergangsbereiche 121a und 121b können durch Implantieren von Phosphorionen bei einem vorgegebenen Energiepegel in einem Bereich von etwa 30keV bis etwa 50keV mit einer Dosis von etwa 1 × 1015 Atome/cm2 bis etwa 5 × 1015 Atome/cm2 gebildet werden. Bei der Bildung einer p-Kanal-Speicherzelle können Borionen unter ähnlichen Bedingungen wie vorstehend implantiert werden.
  • Demgemäß beinhaltet ein Speicherbauelement gemäß entsprechenden Ausführungsformen der Erfindung zwei Steuergateelektroden zwischen der Drain- und der Sourceelektrode, die durch eine isolierende Schicht physikalisch isoliert sind, die keine Ladungseinfangstelle beinhaltet, und eine Speicherschicht, die eine Ladungseinfangschicht darin zwischen jeder Steuergateelektrode und dem Kanalbereich des Substrats beinhaltet. Daher ist es ggf. möglich, die Schwellenspannung des Speicherbauelements derart zu variieren, dass durch Anlegen einer vorgegebenen Spannung an die Drain- und die Sourceelektrode, das Substrat und/oder jede Gateelektrode Elektronen oder Löcher selektiv in jede Ladungseinfangschicht injiziert bzw. aus dieser emittiert werden können. Außerdem sind die zwei Speicherzellen durch eine relativ dünne separate isolierende Schicht elektrisch voneinander isoliert, so dass es möglich ist, hochintegrierte Speicherbauelemente auszuführen.

Claims (31)

  1. Nichtflüchtiges Speicherbauelement, insbesondere nichtflüchtiges integriertes Speicherschaltkreisbauelement im Verarmungsmodus, das beinhaltet: – ein Substrat (51) mit einem ersten und einem zweiten Source-/Drainbereich (57L, 57R) darin und einem Kanalbereich (LS1, LS2, LC) dazwischen, – eine erste Speicherzelle (56L) auf dem Kanalbereich benachbart zu dem ersten Source-/Drainbereich, wobei die erste Speicherzelle eine erste leitfähige Gateelektrode (55L) auf dem Kanalbereich und eine erste Ladungsspeicherstruktur (53L) dazwischen beinhaltet, – eine zweite Speicherzelle (56R) auf dem Kanalbereich benachbart zu dem zweiten Source-/Drainbereich, wobei die zweite Speicherzelle eine zweite leitfähige Gateelektrode (55R) auf dem Kanalbereich und eine zweite Ladungsspeicherstruktur (53R) dazwischen beinhaltet, und – eine isolierende Schicht (58) auf dem Kanalbereich, die zwischen der ersten und der zweiten Speicherzelle entlang von Seitenwänden derselben vorgesehen ist und sich lateral von einer Seitenwand der ersten zu einer Seitenwand der zweiten Speicherzelle erstreckt.
  2. Bauelement nach Anspruch 1, wobei die isolierende Schicht eine Einzelschicht ist und/oder die erste und die zweite Gateelektrode um einen Abstand von weniger als einer Dicke der ersten Mehrschicht-Ladungsspeicherstruktur trennt.
  3. Bauelement nach Anspruch 1 oder 2, wobei ein Teil der isolierenden Schicht zwischen der ersten und der zweiten Ladungsspei cherstruktur eine dielektrische Stärke aufweist, die größer als ein Teil derselben zwischen der ersten und der zweiten leitfähigen Gateelektrode ist.
  4. Bauelement nach einem der Ansprüche 1 bis 3, wobei die isolierende Schicht frei von einer Ladungseinfangschicht ist.
  5. Bauelement nach einem der Ansprüche 1 bis 4, wobei der Kanalbereich einen ersten Teil benachbart zu der ersten Ladungsspeicherstruktur, der so konfiguriert ist, dass er von der ersten leitfähigen Gateelektrode gesteuert wird, einen zweiten Teil benachbart zu der zweiten Ladungsspeicherstruktur, der so konfiguriert ist, dass er von der zweiten leitfähigen Gateelektrode gesteuert wird, und einen dritten Teil zwischen dem ersten und dem zweiten Teil beinhaltet, der so konfiguriert ist, dass er von der ersten leitfähigen Gateelektrode und/oder von der zweiten leitfähigen Gateelektrode gesteuert wird.
  6. Bauelement nach einem der Ansprüche 1 bis 5, wobei der Kanalbereich einen Störstellendiffusionsbereich beinhaltet, der sich entlang einer Oberfläche desselben benachbart zu der isolierenden Schicht zwischen einem ersten Teil des Kanalbereichs, der so konfiguriert ist, dass er von der ersten leitfähigen Gateelektrode gesteuert wird, und einem zweiten Teil des Kanalbereichs erstreckt, der so konfiguriert ist, dass er von der zweiten leitfähigen Gateelektrode gesteuert wird, und/oder sich entlang einer Oberfläche des Kanalbereichs von dem ersten Source-/Drainbereich zu dem zweiten Source-/Drainbereich erstreckt.
  7. Bauelement nach Anspruch 6, wobei der Störstellendiffusionsbereich den gleichen Leitfähigkeitstyp wie der erste und der zweite Source-/Drainbereich beinhaltet.
  8. Bauelement nach Anspruch 6 oder 7, wobei eine Störstellenkonzentration des Störstellendiffusionsbereichs kleiner als jene des ersten und des zweiten Source-/Drainbereichs ist.
  9. Bauelement nach Anspruch 8, wobei die Störstellenkonzentration des Störstellendiffusionsbereichs in einem Bereich von etwa 5 × 1014 Atome pro Quadratzentimeter bis etwa 1 × 1015 Atome pro Quadratzentimeter oder in einem Bereich von etwa 1 × 1012 Atome pro Quadratzentimeter bis etwa 1 × 1013 Atome pro Quadratzentimeter liegt und/oder wobei die Störstellenkonzentration des ersten und des zweiten Source-/Drainbereichs in einem Bereich von etwa 1 × 1015 Atome pro Quadratzentimeter bis etwa 5 × 1015 Atome pro Quadratzentimeter liegt.
  10. Bauelement nach einem der Ansprüche 6 bis 9, wobei sich der erste und der zweite Source-/Drainbereich bis zu einer Tiefe, die größer als diejenige des Störstellendiffusionsbereichs ist, relativ zu der Oberfläche des Substrats in das Substrat erstreckt.
  11. Bauelement nach einem der Ansprüche 1 bis 10, wobei die erste und/oder die zweite Ladungsspeicherstruktur eine Mehrschicht-Ladungsspeicherstruktur ist und/oder wobei die erste und die zweite Ladungsspeicherstruktur jeweils eine erste und eine zweite Oxid-Nitrid-Oxid(ONO)-Schicht beinhalten, die eine Tunneloxidschicht auf dem Kanalbereich, eine Nitrid-Ladungseinfangschicht auf der Tunneloxidschicht und eine blockierende isolierende Schicht auf der Nitrid-Ladungseinfangschicht beinhaltet.
  12. Bauelement nach Anspruch 11, wobei eine Dicke der Tunneloxidschicht etwa 3,5nm bis etwa 4nm beträgt, wobei eine Dicke der Ladungseinfangschicht etwa 7nm bis etwa 15nm beträgt und wo bei eine Dicke der blockierenden isolierenden Schicht etwa 10nm bis etwa 20nm beträgt.
  13. Bauelement nach einem der Ansprüche 1 bis 12, wobei die isolierende Schicht ein anderes Material als die erste und die zweite Ladungsspeicherstruktur beinhaltet.
  14. Bauelement nach einem der Ansprüche 1 bis 13, wobei die isolierende Schicht Siliciumoxid beinhaltet.
  15. Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements, das die folgenden Schritte umfasst: – Bilden einer Ladungsspeicherschicht (109) auf einem Substrat (101), – Bilden einer leitfähigen Schicht (111) auf der Ladungsspeicherschicht, – Strukturieren der leitfähigen Schicht und der Ladungsspeicherschicht, um eine erste Speicherzelle (118a) mit einer ersten leitfähigen Gateelektrode (111a) auf einer ersten Ladungsspeicherstruktur (109a) zu definieren und eine zweite Speicherzelle (118b) mit einer zweiten leitfähigen Gateelektrode (111b) auf einer zweiten Ladungsspeicherstruktur (109b) zu definieren, und – Bilden einer isolierenden Schicht (119) auf dem Substrat zwischen der ersten und der zweiten Speicherzelle, die sich entlang von Seitenwänden derselben erstreckt und sich lateral von einer Seitenwand der ersten zu einer Seitenwand der zweiten Speicherzelle erstreckt.
  16. Verfahren nach Anspruch 15, wobei das Strukturieren der leitfähigen Schicht und der Ladungsspeicherschicht umfasst: – Bilden einer ersten und einer zweiten Dummy-Struktur auf der leitfähigen Schicht, – Bilden von Abstandshaltern auf benachbarten Seitenwänden der ersten und der zweiten Dummy-Struktur, wobei die Abstandshalter eine Breite von weniger als der Hälfte eines Abstands zwischen der ersten und der zweiten Dummy-Struktur aufweisen, und – Strukturieren der leitfähigen Schicht und der Ladungsspeicherschicht unter Verwendung der Abstandshalter als Maske, um die erste Speicherzelle und die zweite Speicherzelle zu bilden.
  17. Verfahren nach Anspruch 16, wobei das Bilden der ersten und der zweiten Dummy-Struktur umfasst: – Bilden einer Dummy-Schicht auf der leitfähigen Schicht und – photolithographisches Strukturieren der Dummy-Schicht, um die erste und die zweite Dummy-Struktur zu bilden, – wobei der Abstand zwischen der ersten und der zweiten Dummy-Struktur größer als eine minimale photolithographische Strukturierungsbreite ist, jedoch kleiner als das Doppelte der minimalen Breite ist.
  18. Verfahren nach Anspruch 17, das des Weiteren umfasst: – Bilden einer Hartmaskenschicht auf der leitfähigen Schicht vor der Bildung der Dummy-Schicht darauf und – Entfernen der ersten und der zweiten Dummy-Struktur nach der Bildung der Abstandshalter auf den benachbarten Seitenwänden derselben, – wobei die Strukturierung der leitfähigen Schicht und der Ladungsspeicherschicht eine Strukturierung der Hartmaskenschicht unter Verwendung der Abstandshalter als Maske, um eine erste und eine zweite Hartmaskenstruktur zu bilden, sowie eine Strukturierung der leitfähigen Schicht und der Ladungs speicherschicht unter Verwendung der ersten und der zweiten Hartmaskenstruktur als Maske beinhaltet, um die erste und die zweite Speicherzelle zu bilden, die um einen Abstand von weniger als der minimalen Breite separiert sind, die durch die photolithographische Strukturierung erreicht werden kann.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das Bilden der Ladungsspeicherschicht umfasst: – Bilden einer Tunneloxidschicht auf dem Substrat, – Bilden einer Nitrid-Ladungseinfangschicht auf der Tunneloxidschicht und – Bilden einer blockierenden isolierenden Schicht auf der Nitrid-Ladungseinfangschicht.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei das Bilden der isolierenden Schicht das Bilden einer Einzelschicht aus Siliciumoxid beinhaltet.
  21. Verfahren nach einem der Ansprüche 15 bis 20, das des Weiteren umfasst: – jeweiliges Bilden eines ersten und eines zweiten Source-/Drainbereichs in dem Substrat auf entgegengesetzten Seiten der ersten und der zweiten Ladungsspeicherschicht, um dazwischen einen Kanalbereich zu definieren, – wobei die erste leitfähige Gateelektrode einen ersten Teil des Kanalbereichs benachbart zu der ersten Ladungsspeicherstruktur steuert, wobei die zweite leitfähige Gateelektrode einen zweiten Teil des Kanalbereichs benachbart zu der zweiten Ladungsspeicherstruktur steuert und wobei die erste und/oder die zweite leitfähige Gateelektrode einen dritten Teil des Kanalbereichs zwischen dem ersten und dem zweiten Teil steuert.
  22. Verfahren nach einem der Ansprüche 15 bis 21, das des Weiteren vor der Bildung der isolierenden Schicht Folgendes umfasst: – Implantieren von Störstellen eines ersten Leitfähigkeitstyps in das Substrat zwischen die erste und die zweite Speicherzelle unter Verwendung der ersten und der zweiten leitfähigen Gateelektrode als Maske, um einen Störstellendiffusionsbereich dazwischen zu bilden.
  23. Verfahren nach einem der Ansprüche 15 bis 20 und 22, das des Weiteren nach der Bildung der isolierenden Schicht zwischen der ersten und der zweiten Speicherzelle Folgendes umfasst: – Implantieren von Störstellen des ersten Leitfähigkeitstyps in das Substrat auf entgegengesetzten Seiten der ersten und der zweiten Gateelektrode unter Verwendung der ersten und der zweiten leitfähigen Gateelektrode und der isolierenden Schicht als Maske, um einen ersten und einen zweiten Source-/Drainbereich zu bilden.
  24. Verfahren nach Anspruch 22 oder 23, wobei sich der erste und der zweite Source-/Drainbereich mit einer Tiefe, die größer als jene des Störstellendiffusionsbereichs ist, relativ zu einer Oberfläche des Substrats in das Substrat erstreckt.
  25. Verfahren nach einem der Ansprüche 22 bis 24, wobei eine Störstellenkonzentration des Störstellendiffusionsbereichs geringer als jene des ersten und des zweiten Source-/Drainbereichs ist.
  26. Verfahren nach einem der Ansprüche 15 bis 25, das des Weiteren vor der Bildung der Ladungsspeicherschicht Folgendes umfasst: – Implantieren von Störstellen eines ersten Leitfähigkeitstyps in das Substrat, um eine Störstellendiffusionsschicht zu bilden, die sich entlang einer Oberfläche des Substrats erstreckt.
  27. Verfahren nach Anspruch 26, wobei das Bilden der Ladungsspeicherschicht das Bilden der Ladungsspeicherschicht auf der Störstellendiffusionsschicht beinhaltet und des Weiteren vor der Bildung der isolierenden Schicht Folgendes umfasst: – Implantieren von Störstellen des ersten Leitfähigkeitstyps in das Substrat auf entgegengesetzten Seiten der ersten und der zweiten Speicherzelle unter Verwendung der ersten und der zweiten Gateelektrode und der isolierenden Einzelschicht als Maske, um jeweils den ersten und den zweiten Source-/Drainbereich zu bilden, welche die Störstellendiffusionsschicht auf entgegengesetzten Seiten derselben kontaktieren und sich über die Störstellendiffusionsschicht hinaus in das Substrat erstrecken.
  28. Verfahren nach einem der Ansprüche 15 bis 27, wobei die isolierende Schicht als eine isolierende Einzelschicht aus einem anderen Material als jenem der ersten und der zweiten Ladungsspeicherstruktur gebildet wird.
  29. Verfahren nach einem der Ansprüche 15 bis 28, wobei das Bilden der isolierenden Schicht umfasst: – Bilden der isolierenden Schicht mit einem ersten Teil einer ersten dielektrischen Stärke zwischen der ersten und der zweiten leitfähigen Gateelektrode und einem zweiten Teil einer zweiten dielektrischen Stärke zwischen der ersten und der zweiten Mehrschicht-Ladungsspeicherstruktur, wobei der zweite Teil der isolierenden Einzelschicht eine größere dielektrische Stärke aufweist als der erste Teil derselben.
  30. Verfahren nach einem der Ansprüche 15 bis 29, wobei die isolierende Schicht frei von einer Ladungseinfangschicht ist.
  31. Verfahren nach einem der Ansprüche 15 bis 30, wobei das Bilden der isolierenden Schicht umfasst: – Bilden der isolierenden Schicht zwischen der ersten und der zweiten Speicherzelle, um die erste und die zweite leitfähige Gateelektrode um einen Abstand von weniger als einer Dicke der Ladungsspeicherschicht zu separieren.
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