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Bei
Charge-trapping-Speicherzellen, das sind nichtflüchtige Speicherzellen, die
auf Ladungsspeicherung beruhen, ist zwischen dem Kanalbereich und/oder
den Source-/Drain-Bereichen
und der Gate-Elektrode als Teil des Gate-Dielektrikums eine nichtleitende Speicherschicht
zwischen Begrenzungsschichten für
den Einfang von Ladungsträgern und
damit zur Veränderung
des Programmierzustandes der Speicherzelle vorhanden. Das sind zum
Beispiel SONOS-Speicherzellen
(Semiconductor-Oxide-Nitride-Oxide-Semiconductor;
US 5,768,192 ,
US 6,011,725 , WO 99/60631), bei denen
jede Begrenzungsschicht ein Oxid und die Speicherschicht ein Nitrid
des Halbleitermaterials, üblicherweise
Silizium, ist. Charge-trapping-Speicherzellen werden vorzugsweise
durch Channel-hot-Electrons (CHE) programmiert und können mit
Hot-Holes aus dem Kanalbereich oder durch Fowler-Nordheim-Tunneln
gelöscht werden.
Eine für
eine spezielle Betriebsweise mit einer zum Programmiervorgang gegensinnig
angelegten Lesespannung (Reverse-read) vorgesehene SONOS-Speicherzelle
mit einer an diese Betriebsweise angepassten Dicke der Begrenzungsschichten
wurde als NROM-Speicherzelle bezeichnet (Boaz Eitan et al.: "NROM: A Novel Localized
Trapping, 2-Bit Nonvolatile Memory Cell" in IEEE Electron Device Letters 21,
543–545
(2000)).
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Die
Skalierbarkeit von Charge-trapping-Speicherzellen wird dadurch begrenzt,
dass aufgrund der für
die Datenhaltung benötigten
Dicken der dielektrischen Schichten, d. h. der Speicherschicht zwischen
Begrenzungsschichten, und wegen der erforderlichen hohen elektrischen
Spannungen die Kanallänge nicht
entsprechend der möglichen
minimalen Strukturgröße verringert
werden kann. Ein Ansatz, dieses Problem zu beseitigen, besteht in
der Verwendung eines Speicherbauelementes, bei dem der Kanalbereich
vertikal zur Oberseite des Siliziumkörpers ausgerichtet ist und
die Kanallänge
somit nicht die lateralen Dimensionen der Speicherzelle und damit
die benötigte
Fläche
der Oberseite des Halbleiterkörpers
limitiert. Für
eine derartige Anordnung des Kanalbereiches muss die Oberseite des Halbleiterkörpers geeignet
strukturiert werden. Das kann dadurch geschehen, dass die Strukturelemente der
Speicherzelle in auf der Oberseite aufgebrachten erhabenen Strukturen
oder in Gräben
in dem Halbleiterkörper
angeordnet werden.
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Insbesondere
für Multi-Bit-Charge-Trapping-Speicherzellen,
bei denen mindestens zwei Bits gespeichert werden, ist die Variante
mit Grabentransistor eine vielversprechende Option zur Verringerung
der beanspruchten Bauelementfläche.
Bei einer solchen Speicherzelle befindet sich die Gate-Elektrode
in einem Graben des Halbleiterkörpers,
an dessen Oberseite die Source-/Drain-Bereiche durch Einbringen
von Dotierstoff ausgebildet sind. Zwischen der Gate-Elektrode und
dem Halbleitermaterial befindet sich das Gate-Dielektrikum, in dem
die Speicherschichtfolge, zum Beispiel eine ONO-Speicherschichtfolge, vorhanden ist.
Der Kanalbereich erstreckt sich von den Grenzflächen der Source-/Drain-Bereiche (Junctions)
ausgehend um den Grabenboden herum, so dass eine wesentlich größere Kanallänge als
bei einem planaren Bauelement erreicht wird. Hierbei ergibt sich
jedoch das Problem, dass aufgrund des nicht geradlinigen Stromflusses das
Maximum des elektrischen Feldes nicht an der Grenzfläche (Junction)
des Drain-Bereiches auftritt und daher ein gezieltes Programmieren
eines Bits im Bereich des Drains nicht gewährleistet ist. Die hohen Feldstärken, die
zum Programmieren und Löschen der
Speicherzellen erforderlich sind, können bei bisherigen Grabentransistoren
zu einer vollständigen Verarmung
der Bereiche zwischen zwei benachbarten Speicherzellen führen. In
diesen Zwischenbereichen ist dann eine Richtungssteuerung der heißen Ladungsträger nicht
mehr möglich.
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Die
Speicherschicht einer Charge-trapping-Speicherzelle befindet sich
zwischen Begrenzungsschichten aus einem Material einer höheren Energiebandlücke als
der Energiebandlücke
der Speicherschicht, so dass die Ladungsträger, die in der Speicherschicht
eingefangen werden, dort lokalisiert bleiben. Als Material für die Speicherschicht kommt
vorzugsweise ein Nitrid in Frage; als umgebendes Material ist vorrangig
ein Oxid geeignet. In dem Beispiel einer solchen Oxid-Nitrid-Oxid-(ONO-)Speicherschichtfolge
im Materialsystem von Silizium ist die Speicherschicht Siliziumnitrid mit
einer Energiebandlücke
von etwa 5 eV; die umgebenden Begrenzungsschichten sind Siliziumoxid
mit einer Energiebandlücke
von etwa 9 eV. Die Speicherschicht kann ein anderes Material sein,
dessen Energiebandlücke
kleiner als die Energiebandlücke
der Begrenzungsschichten ist, wobei die Differenz der Energiebandlücken für einen
guten elektrischen Einschluss der Ladungsträger (confinement) möglichst groß sein soll.
In Verbindung mit Siliziumoxid als Begrenzungsschichten kann z.
B. Tantaloxid, Hafniumsilicat, Titanoxid (im Fall stöchiometrischer
Zusammensetzung TiO2), Zirkonoxid (im Fall
stöchiometrischer
Zusammensetzung ZrO2), Aluminiumoxid (im Fall
stöchiometrischer
Zusammensetzung Al2O3) oder
intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht
eingesetzt werden.
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Aus
der Literatur ist bekannt, Speicherzellen mit dem so genannten Verfahren
der Source-Side-Injection zu programmieren. Dazu werden zwei Gate-Elektroden
benötigt,
die voneinander elektrisch isoliert sind. Dadurch, dass die beiden
Gate-Elektroden mit deutlich voneinander verschiedenen elektrischen
Spannungen angesteuert werden, kann das Maximum des elektrischen
Feldes auf den Übergangsbereich
zwischen den beiden Gate-Elektroden lokalisiert werden, so dass
hiermit eine gezielte Injektion von Ladungsträgern in diesem Bereich erreicht werden
kann. Als Literatur hierzu seien angegeben die Veröffentlichungen
von G. Groeseneken et al., Basics of Nonvolatile Semiconductor Memory
Devices, in W. Brown und J. Brewer, Nonvolatile Semiconductor Memory
Technology, IEEE Press, New York, 1998, Seiten 21 bis 22, sowie
H. Tomiye et al., A novel 2-bit/cell MONOS memory device with a wrappedcontrol-gate
structure that applies source-side hot-electron injection.
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Aufgabe
der vorliegenden Erfindung ist es, eine Charge-Trapping-Speicherzelle, die bei geringem
Flächenbedarf
verbesserte Programmier- und Löscheigenschaften
aufweist, und ein zugehöriges Herstellungsverfahren
anzugeben.
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Diese
Aufgabe wird mit der Charge-Trapping-Speicherzelle mit den Merkmalen
des Anspruches 1 bzw. mit dem Herstellungsverfahren mit den Merkmalen
des Anspruches 4 gelöst.
Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
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Bei
der erfindungsgemäßen Speicherzelle
ist eine Charge-Trapping-Speicherzelle
mit der Struktur eines Grabentransistors ausgebildet, wobei zwei voneinander elektrisch
isolierte Gate-Elektroden in dem Graben vorgesehen sind, um eine
Programmierung durch Source-Side-Injection zu ermöglichen. Dieser
Programmiermechanismus kommt mit schwächeren elektrischen Feldern
aus, wobei insbesondere im Bereich der Krümmung des Kanales am Boden des
Grabens geringere elektrische Feldstärken auftreten. Außerdem ist
das Speichermedium bei bevorzugten Ausgestaltungen auf einen eng
begrenzten Bereich beschränkt.
Damit wird erreicht, dass störende
Effekte, wie zum Beispiel die Beeinflussung eines in derselben Zelle
gespeicherten zweiten Bits, deutlich reduziert sind. Durch die Anordnung
im Graben wird ein geringer Flächenbedarf
der Speicherzelle sichergestellt. Die hohen Feldstärken werden
durch den Programmiermechanismus der Source-Side-Injection auf den
eigentlichen Speicherbereich begrenzt. Die beiden in dem Graben
angeordneten Gate-Elektroden
sind durch eine zur Oberseite des Halbleiterkörpers coplanare Schicht aus
dielektrischem Material voneinander elektrisch isoliert. Die jeweils
in einem betreffenden Graben vorhandenen unteren Gate-Elektroden
sind fortlaufend untereinander elektrisch verbunden und am Rand
des Speicherzellenfeldes oberseitig kontaktiert. Die oberen Gate-Elektroden
sind in an sich bekannter Weise mittels quer zu den Gräben verlaufender
Wortleitungen angeschlossen. Die zwischen den Gräben an der Oberseite des Halbleiterkörpers durch
Implantation von Dotierstoff ausgebildeten Source-/Drain-Bereiche
sind in der Längsrichtung
der Gräben
durch in dem Halbleitermaterial ausgebildete vergrabene Bitleitungen
untereinander verbunden.
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Es
folgt eine genauere Beschreibung von Beispielen der Charge-Trapping-Speicherzelle
und bevorzugter Herstellungsverfahren anhand der beigefügten 1 bis 8.
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Die 1 zeigt
eine Anordnung von Charge-Trapping-Speicherzellen eines bevorzugten Ausführungsbeispieles
im Querschnitt.
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Die 2 zeigt
ein Schaltungsschema für ein
mit den Charge-Trapping-Speicherzellen gebildetes Speicherzellenfeld.
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Die 3 zeigt
einen Querschnitt entsprechend der 1 für ein weiteres
Ausführungsbeispiel.
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Die 4 zeigt
einen Querschnitt durch einen Rand eines Speicherzellenfeldes, mit
Anschlusskontakten der unteren Gate-Elektroden.
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Die 5 zeigt
einen Querschnitt durch ein Zwischenprodukt eines bevorzugten Herstellungsverfahrens.
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Die 6 zeigt
den Querschnitt der 5 nach einem späteren Verfahrensschritt.
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Die 7 zeigt
den Querschnitt der 6 nach einem späteren Verfahrensschritt.
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Die 8 zeigt
einen Querschnitt durch ein Zwischenprodukt eines alternativen Herstellungsverfahrens.
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Die 1 zeigt
einen Ausschnitt eines Querschnitts durch ein mit den Charge-Trapping-Speicherzellen
gebildetes Speicherzellenfeld. In einem Halbleiterkörper 1 oder
Substrat oder einer auf einem Substrat aufgewachsenen Halbleiterschicht
ist eine dotiere Wanne 2, vorzugsweise p-leitend, hergestellt. Darin
befinden sich Gräben,
in denen die Transistorstrukturen der Speicherzellen ausgebildet
sind.
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An
der Oberseite des Halbleiterkörpers 1 befinden
sich entgegengesetzt zu dem Leitfähigkeitstyp der Wanne 2 dotierte
Source-/Drain-Bereiche 3 zwischen den Gräben und
daran angrenzend. Im unteren Bereich der Gräben befinden sich erste Gate-Elektroden 4,
die von dem Halbleitermaterial der dotierten Wanne 2 jeweils
durch ein Gate-Dielektrikum 9 isoliert sind. Die Gräben sind
mit gekrümmten
Böden ausgebildet,
und der gesamte gekrümmte Bereich
ist von den ersten Gate-Elektroden 4 überdeckt. Über den ersten Gate-Elektrode 4 befinden sich
in den Gräben
zweite Gate-Elektroden 5.
Die ersten Gate-Elektroden und die zweiten Gate-Elektroden sind
voneinander durch eine Zwischenschicht aus dielektrischem Material
isoliert.
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In
dem in der 1 dargestelltem Beispiel ist eine
Speicherschichtfolge 10 zwischen dem Halbleitermaterial
der dotierten Wanne 2 und einer jeweiligen zweiten Gate-Elektrode 5 unterhalb
der Source-/Drain-Bereiche 3 vorhanden. Diese Speicherschichtfolge 10 befindet
sich auch zwischen der ersten Gate-Elektrode 4 und der
zweiten Gate-Elektrode 5 und bewirkt deren elektrische
Isolation voneinander. Die Speicherschichtfolge 10 ist
für Charge-Trapping
vorgesehen, und umfasst eine eigentliche Speicherschicht 12 zwischen
Begrenzungsschichten 11, 13. Die Speicherschicht 12 ist
zum Beispiel Siliziumnitrid, während
die Begrenzungsschichten Oxid sind. Für die Speicherschichtfolge 10 kommen
aber auch die in der Einleitung als für Charge-Trapping-Speicherzellen
geeignet angegebenen Materialien in Frage. Die zweiten Gate-Elektroden 5 sind
oberseitig an Wortleitungen 6 angeschlossen, die zur Verminderung
des Bahnwiderstandes mit Leiterstreifen 7 aus Metall oder
einem Metallsilizid versehen sein können. Die Gate-Elektroden und
Wortleitungen 6 können
Polysilizium sein. Zwischen dem Halbleitermaterial und den zweiten
Gate-Elektroden 5 sowie den Wortleitungen 6 befindet
sich ein weiteres Dielektrikum 8 zur elektrischen Isolation.
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In
der Richtung senkrecht zur Zeichenebene der 1 folgen
streifenförmig
parallel zueinander strukturierte Wortleitungen in Abständen aufeinander.
Entsprechend der Breite der Wortleitungen 6 sind auch die
zweiten Gate-Elektroden 5 strukturiert. Im
Unterschied dazu sind die ersten Gate-Elektroden 4 in der
Längsrichtung
der Gräben
miteinander elektrisch leitend verbunden und am Rand des Zellenfeldes
kontaktiert. Die ersten Gate-Elektroden 4 und deren Verbindungen
bilden Kontroll-Gate-Leitungen. Diese Kontroll-Gate-Leitungen können in
allen zu dem Querschnitt der 1 coplanaren
Schnittflächen
mit Ausnahme der Peripherie des Zellenfeldes dieselbe Form ihrer
Querschnittsfläche
aufweisen wie die ersten Gate-Elektroden 4 in der 1.
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Die 2 zeigt
das Anschlussschema für
ein derartiges Speicherzellenfeld. Der Bereich einer Speicherzelle
ist in der 2 mit einem Oval markiert. Die
Source-/Drain-Bereiche
der Speicherzellen werden spaltenweise über Source-/Drain-Leitungen S/Dn miteinander
verbunden. Parallel dazu verlaufen die Kontroll-Gate-Leitungen CLn, die die ersten Gate-Elektroden 4,
die als Kontroll-Gate-Elektroden vorgesehen sind, miteinander verbinden.
Quer dazu verlaufen die Wortleitungen WLn und
verbinden die für
die eigentliche Ansteuerung der Zellen vorgesehenen zweiten Gate-Elektroden 5 zeilenweise
miteinander. Aus dem Anschlussschema der 2 geht auch
hervor, dass diese Zellen grundsätzlich
für das Programmieren
zweier Bits, sourceseitig und drainseitig, vorgesehen sind.
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Das
Programmieren der Zellen erfolgt vorzugsweise durch Injektion heißer Elektronen
(CHE, channel hot electrons) aus dem Kanalbereich durch Source-Side-Injection.
Dazu wird die betreffende erste Gate-Elektrode als Hilfsgate mit
einer Spannung beaufschlagt, die knapp über der Einsatzspannung des
Transistors liegt. An die betreffende Wortleitung wird eine hohe
positive Spannung angelegt, um einerseits das benötigte Maximum
der elektrischen Feldstärke
zwischen der ersten Gate-Elektrode
und der Wortleitung einzustellen und andererseits heiße Elektronen,
das heißt
Elektronen mit hoher kinetischer Energie, im Kanalbereich zu erzeugen,
die in die Speicherschicht 12 gelangen und dort gefangen bleiben.
Typische Spannungswerte beim Programmieren sind zum Beispiel 0 Volt
an Source, 4 bis 6 Volt an Drain, 1 bis 2 Volt an der ersten Gate-Elektrode
und 9 Volt an der zweiten Gate-Elektrode,
wobei die Wortleitungen der nicht adressierten Zellen auf schwebendem
(floating) Potenzial, auf 0 Volt oder auf einer negativen Spannung
bleiben, während
die Bitleitungen der nicht adressierten Zellen auf schwebendem Potenzial
und die ersten Gate-Elektroden der nicht adressierten Zellen sowie
die dotierte Wanne auf 0 Volt gehalten werden.
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Das
Löschen
kann mit heißen
Löchern
aus dem Kanal oder durch Fowler-Nordheim-Tunneln erfolgen. Beim
Löschen
mit heißen
Löchern
werden zum Beispiel die folgenden Spannungen an die zu löschende
Zelle angelegt: 0 Volt an Source, 4 bis 6 Volt an Drain und –9 bis –5 Volt
an die zweite Gate-Elektrode, während
die betreffende erste Gate-Elektrode auf schwebendem Potenzial bleibt
oder auf 0 Volt oder einer negativen Spannung gehalten wird. Die Wortleitungen
der nicht adressierten Zellen werden auf 0 Volt oder eine positive
Spannung gelegt, während
die übrigen
Anschlüsse
der nicht adressierten Zellen und der Wanne auf die auch beim Programmieren
angelegten Potenziale gebracht werden. Beim Löschen durch Fowler-Nordheim-Tunneln
wird an die Wortleitung der zu löschenden
Zelle eine Spannung von –8
bis 0 Volt angelegt und an die dotierte Wanne eine Spannung von
6 bis 12 Volt. Statt dessen kann das Löschen auch dadurch bewirkt
werden, dass die Elektronen durch Anlegen einer ausreichend hohen
Spannung (abhängig
von der Dicke der Speicherschichtfolge im Bereich oberhalb von 10 Volt)
zwischen die dotierte Wanne und die Wortleitung, die zu der zu löschenden
Speicherzelle führt, aus
der Speicherschicht in die Wanne gedrängt werden. Dafür ist ebenfalls
ein Tunnelmechanismus verantwortlich. Wenn diese Art des Löschens gewählt wird,
ist eine geringere Dicke der unteren Begrenzungsschicht 11 von
typisch 2 nm bis 3 nm von Vorteil.
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Beim
Lesen müssen
sowohl die erste Gate-Elektrode als auch die zweite Gate-Elektrode mit
einer ausreichend hohen Spannung beaufschlagt werden, typisch zum
Beispiel 2 Volt, um den Kanal durchgängig zu öffnen. Um die beiden Bits an
den Kanalenden, das heißt
sourceseitig und drainseitig, trennen zu können, wird beim Lesen eine
ausreichend hohe Spannung über
die betreffende Bitleitung an Source angelegt, zum Beispiel 1 bis
2 Volt, während
Drain auf 0 Volt liegt, so dass die Source- und Drain-Anschlüsse im Vergleich
zum Programmieren umgepolt sind (reverse read). Die Bitleitungen
der nicht adressierten Zellen liegen auf schwebendem Potenzial und
die übrigen
Anschlüsse
der nicht adressierten Zellen auf 0 Volt.
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Die 3 zeigt
einen Querschnitt entsprechend dem Querschnitt der 1 für ein weiteres Ausführungsbeispiel.
Die Bezugszeichen entsprechen den Bezugszeichen der 1.
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Bei
dem Ausführungsbeispiel
der 3 befindet sich die Speicherschichtfolge 10 an
den Grabenwänden
oberhalb der ersten Gate-Elektroden 4. Die elektrische
Isolation zwischen der ersten Gate-Elektrode 4 und der
zweiten Gate-Elektrode 5 erfolgt in diesem Beispiel durch
die Schicht des weiteren Dielektrikums 8, das hier auch
zwischen den Gate-Elektroden vorhanden ist. Die Anteile der Speicherschichtfolge 10 sind
nach Art von Seitenwandspacern ausgebildet.
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Die 4 zeigt
einen dem Querschnitt der 3 entsprechenden
Querschnitt für
den Rand des Speicherzellenfeldes. Die ersten Gate-Elektroden 4 bilden
hier die Endstücke
der Kontroll-Gate-Leitungen, die im Bereich der Peripherie mit Anschlusskontakten 14 versehen
sind. Bei dem Ausführungsbeispiel
der 4 sind diese Anschlusskontakte als Kontaktstöpsel ausgebildet,
die in Kontakten 15 mit der Kontroll-Gate-Leitung elektrisch
leitend verbunden sind. Die 4 zeigt
im Übrigen
das Ausführungsbeispiel
gemäß der 3.
Anschlusskontakte gemäß dem Querschnitt
der 4 können
auch bei dem Ausführungsbeispiel
der 1 in entsprechender Weise vorgesehen sein.
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Bevorzugte
Herstellungsverfahren der Charge-Trapping-Speicherzelle und damit aufgebauter Speicherzellenfelder
werden im Folgenden anhand der 5 bis 8 beschrieben.
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Die 5 zeigt
einen Querschnitt durch einen Halbleiterkörper 1 oder eine Halbleiterschicht
mit einer darin ausgebildeten dotierten Wanne 2. Die Wanne 2 ist
vorzugsweise p-leitend dotiert. An der betreffenden Oberseite des
Halbleiterkörpers 1 sind die
Source-/Drain-Bereiche 3 ausgebildet, die für elektrische
Leitfähigkeit
des zu der Wanne 2 entgegengesetzten Vorzeichens dotiert
sind, in dem Beispiel also für
n-Leitung. An dieser Oberseite werden dann die Gräben 16 im
Abstand parallel zueinander geätzt.
Diese Gräben
sind für
die Anordnung der die Speicherzellen bildenden Transistorstruktur
vorgesehen. Parallel zu den hier beschriebenen Verfahrensschritten
erfolgen an sich bekannte Prozessschritte zur Herstellung der Ansteuerperipherie
des Speicherzellenfeldes.
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Wie
in der 6 dargestellt, wird in einem nächsten Verfahrensschritt die
Halbleiteroberfläche mit
einer dünnen
Schicht aus einem Dielektrikum versehen, das als Gate-Dielektrikum 9 vorgesehen
ist. Diese Schicht kann ein Oxid sein, das durch eine Oxidation
des Halbleitermateriales hergestellt werden kann, das aber auch
durch eine Oxidabscheidung aufgebracht werden kann. Es ist auch
eine Kombination einer zunächst
dünnen
Oxidation mit einer anschließenden
Oxidabscheidung möglich.
Dann wird das für
die ersten Gate-Elektroden 4 vorgesehene elektrisch leitfähige Material 17 abgeschieden,
vorzugsweise Polysilizium. Die für
die ersten Gate-Elektroden 4 vorgesehene Abmessung ist
in der 6 mit der gestrichelten waagrechten Linie markiert.
Das elektrisch leitfähige
Material 17 wird dann bis auf die Höhe dieser Markierung entfernt.
Das geschieht durch eine Rückätzung des
Materials, wobei zuvor die Oberseite durch CMP (chemical mechanical
polishing) abgetragen und planarisiert werden kann. Es verbleiben
dann restliche Anteile des elektrisch leitfähigen Materials 17 im
Bereich der Grabenböden
als erste Gate-Elektroden 4 und als dazwischen vorhandene
Kontroll-Gate-Leitungen.
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Oberhalb
der ersten Gate-Elektroden 4 wird dann die Speicherschichtfolge
hergestellt. Als untere Begrenzungsschicht der Speicherschichtfolge
kann die für
das Gate-Dielektrikum 9 vorgesehene Schicht aus Dielektrikum
verwendet werden, insbesondere wenn es sich dabei um ein Oxid handelt.
In diesem Fall wird die Oberseite des elektrisch leitfähigen Materiales
gesondert mit einer dielektrischen Schicht versehen. Falls dieses
Material der ersten Gate-Elektroden
Polysilizium ist, wird das Polysilizium vorzugsweise zu einer dünnen Oxidschicht
thermisch oxidiert. Statt dessen kann aber auch das Dielektrikum oberhalb
der ersten Gate-Elektroden 4 entfernt werden, vorzugsweise
nasschemisch, so dass die gesamte Speicherschichtfolge auf das Halbleitermaterial
aufgebracht wird. Dazu kann als erste Begrenzungsschicht zum Beispiel
eine Oxidschicht abgeschieden oder thermisch erzeugt werden. Es
kann auch eine Schicht aus einem anderen der in der Einleitung erwähnten und
für die
Speicherschichtfolge geeigneten Materialien hier aufgebracht werden.
Der Vorteil einer separaten Abscheidung einer entsprechenden Schicht
mit hoher relativer Dielektrizitätszahl
liegt zum einen in der freien Wahlmöglichkeit dieses Materiales
und zum anderen darin, dass die Dicke der unteren Begrenzungsschicht 11 unabhängig von
der Dicke des Gate-Dielektrikums 9 im Bereich der ersten
Gate-Elektroden 4 eingestellt werden kann. Der Prozessablauf
wird dadurch allerdings geringfügig
aufwendiger.
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In
dem Querschnitt der 7 ist das Zwischenprodukt nach
der Herstellung der Speicherschichtfolge 10 mit der eigentlichen
Speicherschicht 12 zwischen den Begrenzungsschichten 11, 13 dargestellt.
Die Speicherschichtfolge 10 bedeckt auch die Oberseite
der ersten Gate-Elektrode 4. Die Speicherschicht 12 ist
zum Beispiel Siliziumnitrid, Aluminiumoxid oder ein anderes der
in der Einleitung erwähnten
und für
Charge-Trapping geeigneten Materialien. Als obere Begrenzungsschicht 13 kann
zum Beispiel eine Oxidschicht abgeschieden werden oder eine Oxidschicht
durch thermische Oxidation des Nitrids der Speicherschicht 12 hergestellt
werden. Die Speicherschichtfolge 10 kann dann strukturiert
werden, wozu mehrere Ausführungsbeispiele
beschrieben werden.
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Wenn
eine möglichst
einfache Prozessführung
angestrebt wird, kann die Speicherschichtfolge 10 ganzflächig auf
der Oberseite verbleiben. Die Speicherschichtfolge kann statt dessen
im oberen Bereich der Gräben
jeweils entfernt werden. Das geschieht unter Verwendung einer geeigneten
Hilfsschicht.
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Die 8 zeigt
einen Querschnitt entsprechend dem Querschnitt der 7,
in dem eine Hilfsschicht 18 dargestellt ist, die in die
Gräben
eingebracht worden ist. Diese Hilfsschicht ist ein Material, bezüglich dessen
sich die Materialien der Speicherschichtfolge selektiv entfernen
lassen. In der 8 ist dargestellt, dass das
Material der Speicherschichtfolge 10 oberhalb der Hilfsschicht 18 bereits entfernt
wurde. Anschließend
wird die Hilfsschicht 18 entfernt. Mit diesem Ausführungsbeispiel
des Verfahrens wird die Ausführungsform
des Speicherzellenfeldes gemäß der 1 hergestellt.
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Eine
andere Möglichkeit
besteht darin, ausgehend von dem Zwischenprodukt gemäß der 7, mittels
eines anisotropen Ätzschrittes
eine Spacerätzung
durchzuführen,
mit der die Speicherschichtfolge 10 auf der Oberseite des
Halbleiterkörpers 1 und
auf der Oberseite der ersten Gate-Elektrode 4 beziehungsweise
der Kontroll-Gate-Leitungen innerhalb der Gräben entfernt wird und dabei
an den seitlichen Grabenwänden
restliche Anteile nach Art von Seitenwandspacern stehen bleiben.
Mit dieser Variante des Herstellungsverfahrens wird das Ausführungsbeispiel
gemäß der 3 hergestellt.
Zur Isolation der ersten Gate-Elektrode von der zweiten Gate-Elektrode
wird dann eine weitere Schicht aus einem Dielektrikum 8 aufgebracht,
mit der auch die Source-/Drain-Bereiche 3 von den nachfolgend aufzubringenden
Wortleitungen elektrisch isoliert werden. Dieses Dielektrikum 8 kann
wieder ein Oxid sein.
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Nachdem
so die Speicherschichtfolge 10 hergestellt und gegebenenfalls
strukturiert worden ist, wird ein weiteres elektrisch leitfähiges Material
in die Gräben
eingebracht, das für
die Ausbildung der Wortleitungen 6 vorgesehen ist. Dieses
Material ist vorzugsweise Polysilizium. Es wird vorzugsweise auf der
Oberseite mit einer Metallschicht oder einer Metall/Metallsilizidschicht
ergänzt.
Das Material wird dann zu den Wortleitungen 6 und gegebenenfalls
den darauf vorhandenen Leiterstreifen 7 strukturiert. Der in
die Gräben
eingebrachte Anteil des Materiales der Wortleitungen bildet so die
zweiten Gate-Elektroden 5. Für die zweiten Gate-Elektroden 5 kann
aber auch ein gesondertes Material eingebracht werden. Dieses Material
wird dann oberseitig planarisiert, so dass das Material der Wortleitung 6 zunächst ganzflächig aufgebracht
und anschließend
strukturiert werden kann. Zwischen den zweiten Gate-Elektroden 5,
die in der Längsrichtung
der Gräben
aufeinander folgen, wird ein elektrisch isolierendes Material zur
Trennung benachbarter Speicherzellen eingebracht. Mit diesem elektrisch
isolierenden Material kann auch die Oberseite planarisiert werden.
An den Grabenböden
bildet das Material der ersten Gate-Elektroden 4 in der
Längsrichtung
der Gräben durchgehend
verlaufende Kontroll-Gate-Leitungen. Die dotierten Bereiche, die
die Source-/Drain-Bereiche bilden, sind entlang der Gräben nicht
unterbrochen und bilden auf diese Weise die Bitleitungen oder Source-/Drain-Leitungen
S/Dn.
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Zur
Herstellung der in der 4 dargestellten Anschlusskontakte 14 auf
den Kontroll-Gate-Leitungen wird am Rand des Speicherzellenfeldes
elektrisch leitfähiges
Material in die Gräben
abgeschieden, das einen elektrischen Kontakt 15 mit dem
Material der Kontroll-Gate-Leitungen bildet. Dazu kann zunächst unter
Verwendung einer Maske das in die Gräben abgeschiedene elektrisch
leitfähige
Material, das für
die zweiten Gate-Elektroden 5 vorgesehen ist, am Rand des
Speicherzellenfeldes aus den Gräben
entfernt werden. Das geschieht zum Beispiel mittels einer isotropen Ätzung. Anschließend wird
die dielektrische Schicht (Anteil der Speicherschichtfolge 10 oder
weiteres Dielektrikum 8) auf der Oberseite des Materiales
der Kontroll-Gate-Leitungen entfernt. Das geschieht mittels eines
anisotropen Ätzschrittes. Es
wird ein Dielektrikum eingefüllt,
in dem im Bereich der herzustellenden Kontakte 15 Kontaktlöcher hergestellt
werden. Diese Kontaktlöcher
werden mit elektrisch leitfähigem
Material, vorzugsweise mit Polysilizium oder einem geeigneten Metall,
gefüllt
und oberseitig zu den Anschlusskontakten strukturiert. Damit ergeben
sich die in der 4 dargestellten Kontaktstöpsel.
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Wenn
im Verlauf des Herstellungsverfahrens ausgehend von dem Zwischenprodukt
gemäß der 7 eine
Spacerätzung
zur Strukturierung der Speicherschichtfolge 10 erfolgt,
so dass also die Oberseite der ersten Gate-Elektroden 4 bzw.
der Kontroll-Gate-Leitungen frei liegt, wird das Dielektrikum 8 am
Rand des Speicherzellenfeldes vorzugsweise nicht erst auf die Oberseite
der Kontroll-Gate-Leitungen aufgebracht oder zumindest dort wieder
entfernt. Mit dem Einbringen des für die zweiten Gate-Elektroden 5 vorgesehenen
Materiales werden daher am Rand des Speicherzellenfeldes direkt Kontakte 15 hergestellt.
Das eingebrachte elektrisch leitfähige Material braucht daher
zur Ausbildung der Kontaktstöpsel
nur geeignet strukturiert zu werden. Eine entsprechende Spacerätzung kann
auch auf den Rand des Speicherzellenfeldes beschränkt bleiben.
Die Speicherzellen selbst können
dann mit einer ganzflächigen
Speicherschichtfolge versehen bleiben, oder die Ausführungsform
gemäß der 1 wird
im Bereich des Speicherzellenfeldes hergestellt. Die Spacerätzung dient
dann nur zur Freilegung der Oberseite der Kontroll-Gate-Leitungen
im Bereich des Randes des Speicherzellenfeldes. Grundsätzlich sind
aber auch andere Anschlussmöglichkeiten,
insbesondere statt auf der Oberseite des Bauelementes im Halbleitermaterial
integriert, möglich,
mit denen die Kontroll-Gate-Leitungen mit den zugeordneten Anschlüssen der
Ansteuerperipherie elektrisch leitend verbunden werden. Der betreffende
Anschluss kann bei einer in dem Halbleitermaterial integrierten Ansteuerschaltung
innerhalb des Halbleiterkörpers ausgebildet
sein.
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Die
Vorteile der Erfindung sind die Erzeugung eines sehr hohen lateralen
elektrischen Feldes, an der bezüglich
des Speicherbereiches wichtigen Position, und zwar aufgrund der
Struktur der Speicherzellen selbstjustiert; ferner ein deutlich
reduzierter Programmierstrom (Reduktion bis zu einem Faktor 40)
sowie ein höherer
Lesestrom als bei herkömmlichen
Speicherzellen mit Grabentransistor, da im Bereich unterhalb der
ersten Gate-Elektroden ein besonders dünnes Gate-Dielektrikum verwendet werden kann;
und die Möglichkeit
der Speicherung von zwei getrennten Bits pro Speicherzelle auch
bei sehr kleinen lateralen Abmessungen der einzelnen Zelle.
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- 1
- Halbleiterkörper
- 2
- Wanne
- 3
- Source-/Drain-Bereich
- 4
- erste
Gate-Elektrode
- 5
- zweite
Gate-Elektrode
- 6
- Wortleitung
- 7
- Leiterstreifen
- 8
- Dielektrikum
- 9
- Gate-Dielektrikum
- 10
- Speicherschichtfolge
- 11
- Begrenzungsschicht
- 12
- Speicherschicht
- 13
- Begrenzungsschicht
- 14
- Anschlusskontakt
- 15
- Kontakt
- 16
- Graben
- 17
- elektrisch
leitfähiges
Material
- 18
- Hilfsschicht
- CL
- Kontroll-Gate-Leitung
- S/D
- Source-/Drain-Leitung
- WL
- Wortleitung