DE10324550B4 - Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung - Google Patents
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Abstract
Herstellungsverfahren
für eine NROM-Halbleiterspeichervorrichtung
mit den Schritten:
Bilden einer Mehrzahl von voneinander beabstandeten u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') mit einem zum Ladungseinfang geeigneten Mehrschicht-Dielektrikum entlang von Reihen in einer ersten Richtung (x) und entlang von Spalten in einer zweiten Richtung (y) in Gräben (2) in einem Halbleitersubstrat (1), wobei folgende Schritte durchgeführt werden:
Bilden der Gräben (2) als Längsgräben entsprechend jeweiliger Spalten von u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') mittels einer Hartmaske (10);
Bilden des Mehrschicht-Dielektrikums an den Grabenwänden;
teilweises Füllen der Gräben (2) mit einem Gateelektrodenmaterial (6);
Verschließen der Gräben (2) mit einem Isolationsdeckel (8), der bündig mit der Oberfläche der Hartmaske (10) verläuft;
Bilden von Öffnungen (3) in der Hartmaske (10) in den Zwischenräumen zum Freilegen des Halbleitersubstrats (1), wobei Seitenwandspacer (10') als Maske über dem Halbleitersubstrat (1) neben den Gräben (2) verbleiben;
Implantieren von Ionen...
Bilden einer Mehrzahl von voneinander beabstandeten u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') mit einem zum Ladungseinfang geeigneten Mehrschicht-Dielektrikum entlang von Reihen in einer ersten Richtung (x) und entlang von Spalten in einer zweiten Richtung (y) in Gräben (2) in einem Halbleitersubstrat (1), wobei folgende Schritte durchgeführt werden:
Bilden der Gräben (2) als Längsgräben entsprechend jeweiliger Spalten von u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') mittels einer Hartmaske (10);
Bilden des Mehrschicht-Dielektrikums an den Grabenwänden;
teilweises Füllen der Gräben (2) mit einem Gateelektrodenmaterial (6);
Verschließen der Gräben (2) mit einem Isolationsdeckel (8), der bündig mit der Oberfläche der Hartmaske (10) verläuft;
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Implantieren von Ionen...
Description
- Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung.
- Aus der
U.S. 6,548,861 B2 ist ein Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung bekannt, welches folgende Schritte aufweist:
Vorsehen einer Mehrzahl von voneinander beabstandeten U-förmigen MOSFETS mit einem zum Ladungseinfang geeigneten Mehrschicht-Dielektrikum, insbesondere einem ONO-Dielektrikum, entlang von Reihen in einer ersten Richtung und entlang von Spalten in einer zweiten Richtung in Gräben in einem Halbleitersubstrat;
Vorsehen von Source/Drainbereichen zwischen den U-förmigen MOSFETS in Zwischenräumen zwischen den Reihen, welche parallel zu den Spalten verlaufen;
Vorsehen von Isolationsgräben;
Auffüllen der Isolationsgräben mit einem Isolationsmaterial; und
Vorsehen von Wortleitungen zum Anschließen jeweiliger Reihen von U-förmigen MOSFETS. - Die
U.S. 6,239,465 B1 offenbart ein Herstellungsverfahren für eine Floating-Gate-Halbleiterspeichervorrichtung, wobei eine Anordnung der Isolationsgräben in den Source/Drainbereichen zwischen den U-förmigen MOSFETS benachbarter Spalten bis zu einer bestimmten Tiefe im Halbleitersubstrat reicht, welche die Source/Drainbereiche in jeweilige Bitleitungen aufschneidet. - Weitere NROM-Halbleiterspeichervorrichtungen bzw. entsprechende Herstellungsverfahren sind aus der U.S. 2002/0024092 A1, der
DE 102 04 873 C1 und derU.S. 6,448,607 B1 bekannt. - NROM-Halbleiterspeichervorrichtungen (NROM = Nitride Read Only Memory) nutzen inhärente physikalische Eigenschaften des Gate-Dielektrikums Oxid-Nitrid-Oxid (ONO) und bekannte Programmierungs-, Lese- und Löschmechanismen, um Speicherzellen bereitzustellen, welche zwei Bit pro Zelle aufweisen. Somit ist die Speicherdichte in NROM-Halbleiterspeichervorrichtungen doppelt so groß wie in herkömmlichen EEPROM-Halbleiterspeichervorrichtungen.
-
4 zeigt eine bekannte NROM-Halbleiterspeichervorrichtung. - In
4 bezeichnet Bezugszeichen1 ein p–-Halbleitersubstrat, S einen n+-Source-Bereich, D einen n+-Drain-Bereich, FO Feldoxidbereiche, DD ein ONO-Dreifach-Dielektrikum, WL eine Wortleitung als Gate-Anschluß, B1 bzw. B2 ein erstes und ein zweites Bit sowie LC lokale Ladungsansammlungsbereiche entsprechend den Bits B1 bzw. B2. - Eine derartige NROM-Halbleiterspeichervorrichtung ist beispielsweise in B. Eitan, IEEE Electronic Device Letters 21, Seite 543 ff., 2000, beschrieben.
- Die gezeigte Speicherzelle ist ein n-Kanal-MOSFET, bei dem das Gate-Dielektrikum ein ONO-Dreifach-Dielektrikum DD ist. Zur Bildung der Bits B1 bzw. B2 lassen sich eng verteilte Ladungsansammlungen in den zwei Ladungsansammlungsbereichen LC im Nitrid programmieren, lesen und löschen. Die lokalisierten Ladungsverteilungen werden dabei selbst ausgerichtet an den Rändern des Kanals erzeugt. Die NROM-Speicherzelle wird durch Injektion heißer Elektronen programmiert. Typische Programmierungsspannungen sind VDS = 5 V zwischen Drain und Source und VG = 9 V am Gate.
- Ein Herstellungsverfahren für eine derartige NROM-Halbleiterspeichervorrichtung ist beispielsweise in der
EP 1 073 120 A2 offenbart. - Als nachteilhaft bei diesen bekannten NROM-Speicherzellen hat sich die Tatsache herausgestellt, daß bei zu hohen Spannungen am Drain ein Punch-Through, d.h. ein elektrischer Durchgriff, zwischen Drain D und Source S des jeweiligen MOSFETs auftreten kann, insbesondere wenn der Transistor eine kurze Kanallänge von typischerweise kleiner als 250 nm aufweist.
-
5 zeigt eine weitere bekannte eine NROM-Halbleiterspeichervorrichtung. - Diese NROM-Halbleiterspeichervorrichtung ist in der älteren deutschen Anmeldung
DE 102 04 873.C1 beschrieben. Im Gegensatz zur NROM-Halbleiterspeichervorrichtung nach4 sind hier die MOSFETs u-förmig, wodurch sich die ungewünschte Neigung zum Punchthrough reduzieren läßt, da die Kanallänge bei gleichem Flächenverbrauch größer als im planaren Transistor ist. - Insbesondere bezeichnet in
5 T1'', T2'', T3'' einen ersten, zweiten und dritten u-förmigen MOSFET. I bezeichnet TEOS-Isolationsbereiche, G ein Polysilizium-Gate, das mit einer Wortleitung WL aus Wolfram verbunden ist. - Erste Messungen an derartigen NROM-Halbleiterspeichervorrichtungen haben jedoch ergeben, daß hier das Problem eines Punchthrough von einem Transistor zu einem benachbarten Transistor auftreten kann, wie in
5 durch den Pfeil PT zwi schen den Transistor T1'' und T2'' angedeutet. Dieser Punchthrough tritt insbesondere dann auf, wenn der Abstand zwischen den benachbarten Transistoren immer kleiner wird. Der Punchthrough rührt daher, daß durch die gemeinsame Wortleitung beide Transistoren auf dem gleichen Potential liegen. Zusätzlich kann es zu einem Punchthrough zwischen den Kanälen kommen, wodurch die Erzeugung von heißen Kanalelektronen reduziert wird. - Daher ist es Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung zu schaffen, die die erwähnten Punchthrough-Probleme trotz weiterer Miniaturisierung nicht aufweisen.
- Erfindungsgemäss wird dieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahren gelöst.
- Die der vorliegenden Erfindung zugrunde liegende Idee besteht in der Einführung eines gefüllten Isolationsgrabens zwischen zwei benachbarten u-MOSFETs. Mit Hilfe eines speziellen Prozeßablaufs läßt sich der Isolationsgraben selbstjustiert erzeugen. Der Isolationsgraben verhindert den Punchthrough zwischen den Nachbartransistoren und kann durch die Tiefe des Grabens entsprechend den Verhältnissen eingestellt werden. Zudem verhindert der Isolationsgraben eine unerwünschte Injektion von heißen Elektronen in den Nachbartransistoren.
- Prinzipiell könnte der Punchthrough durch eine höhere Dotierung des Siliziums zwischen den u-MOSFETs reduziert werden. Doch hierbei wird die Einsatzspannung der u-MOSFETs stark erhöht. Im Gegensatz dazu kann mit Hilfe der Isolationsgräben die Einsatzspannung der u-MOSFETs unabhängig von der Lösung des Punch-Through-Problems eingestellt werden.
- Erfindungsgemäß werden folgende Schritte durchgeführt: Bilden der Gräben als Längsgräben entsprechend jeweiliger Spalten von von u-förmigen MOSFETS mittels einer Hartmaske; Bilden des Mehrschicht-Dielektrikums an den Grabenwänden; teilweises Füllen der Gräben mit einem Gateelektrodenmaterial; Verschliessen der Gräben mit einem Isolationsdeckel, der bündig mit der Oberfläche der Hartmaske verläuft; Entfernen des Isolationsdeckels, des Gateelektrodenmaterials und des Mehrschicht-Dielektrikums an den Grabenwänden und Bilden von Isolationsbereichen zum Separieren der einzelnen u-förmigen MOS-FETS entlang der Spalten; Bilden von Öffnungen in der Hartmaske in den Zwischenräumen zum Freilegen des Halbleitersubstrats, wobei Seitenwandspacer als Maske über dem Halbleitersubstrat neben den Gräben verbleiben; Implantieren von Ionen durch die Öffnungen und anschließendes Diffundieren zum Bilden der Source/Drainbereiche; Ätzen der Isolationsgräben durch die Öffnungen.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
- Gemäss einer weiteren bevorzugten Weiterbildung werden die Bitleitungen benachbarter MOSFETS paarweise durch Vorsehen leitender Brücken in den Isolationsgräben elektrisch verbunden. Bei Isolationsgräben ohne diese leitende Brücke könnte sich unter Umständen der Widerstand der Bitleitungen derart erhöhen, dass eine Programmierung mit heißen Kanalelektronen stark behindert oder gar unmöglich wird.
- Gemäss einer weiteren bevorzugten Weiterbildung werden die Gräben vor dem Bilden des Mehrschicht-Dielektrikums an den Grabenwänden im unteren Grabenbereich verrundet.
- Gemäss einer weiteren bevorzugten Weiterbildung werden die Gräben im unteren Grabenbereich eckig gestaltet werden und vor dem Bilden des Mehrschicht-Dielektrikums werden an den Grabenwänden eine Implantation von Ionen in die Gräben unter Verwendung der Hartmaske und eine anschließende Implantation durchgeführt, um Kanalsperrbereiche im Halbleitersubstrat unter den Gräben zu bilden. Bei dieser weiteren bevorzugten Weiterbildung bewirken die Kanalsperrbereiche, dass keine unerwünschten Feldstärkeeffekte an den Ecken dieser eckigen u-MOSFETs auftreten.
- Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
-
1a –f zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer NROM-Halbleiterspeichervorrichtung als erste Ausführungsform der vorliegenden Erfindung; -
2 zeigt eine Draufsicht auf ein Zellenfeld mit einer NROM-Halbleiterspeichervorrichtung gemäss der ersten Ausführungsform der vorliegenden Erfindung; -
3 zeigt eine NROM-Halbleiterspeichervorrichtung als zweite Ausführungsform der vorliegenden Erfindung; -
4 zeigt eine bekannte NROM-Halbleiterspeichervorrichtung; und -
5 zeigt eine weitere bekannte eine NROM-Halbleiterspeichervorrichtung. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
-
1a –f zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer NROM-Halbleiterspeichervorrichtung als erste Ausführungsform der vorliegenden Erfindung, und2 zeigt eine Draufsicht auf ein Zellenfeld mit einer NROM-Halbleiterspeichervorrichtung gemäss der ersten Ausführungsform der vorliegenden Erfindung. - In
1a bezeichnet1 ein p–-Silizium-Halbleitersubstrat, auf dem sich eine Hartmaske10 aus Siliziumoxid befindet, mittels der Transistorgräben2 im Substrat1 mit einem verrundeten unteren Grabenbereich hergestellt worden sind. Bezugszeichen5 bezeichnet das auf den Grabenwänden und dem Grabenboden befindliche ONO-Dreifach-Dielektrikum,6 eine teilweise Polysilizium-Füllung als Gate, welche durch Abscheiden, chemisch-mechanisches Polieren und Rückätzen erzeugt worden ist, und8 Deckel aus Siliziumnitrid, welche ebenfalls durch Abscheiden und nachfolgendes chemisch-mechanisches Polieren erzeugt worden sind. T1, T2, T3 bezeichnen in1a einen ersten, zweiten und dritten u-MOSFET, welche allerdings erst später in y-Richtung separiert werden. - Wie in der Draufsicht auf die Zellstruktur gemäß
2 dargestellt, sind die Transistorgräben in x-Richtung zueinander benachbart und verlaufen in y-Richtung parallel über das Substrat1 . - Mit Bezug auf
1b findet als nächstes ein photolithographischer Prozess statt, um aus den Hartmaskenbereichen10 aus Siliziumoxid Seitenwandspacer-Bereiche10' aus Siliziumoxid zu bilden, welche Öffnungen3 aufweisen, die in der Mitte zwischen jeweils zwei benachbarten u-MOSFETs liegen. - Mit Hilfe einer Fototechnik wird im Array das Oxid
10 entfernt. Danach wird der Fotolack entfernt. Nun wird ein Oxid oder Nitrid der Dicke „Breite von10' ", wobei der Abstand der u-Gräben mit „3xBreite von10' " gegeben ist, abgeschieden. Als nächster Schritt erfolgt eine Spacerätzung Oxids bzw. Nitrids, wobei nun der Spacer10' aus Oxid bzw. Nitrid entsteht. - In einem darauffolgenden Prozessschritt findet mit Hilfe dieser Oxid-Spacer
10' als Maske eine n+-Implantation und eine anschließende Diffusion statt, um die Source-/Drain-Bereiche15 zwischen den u-MOSFETs auszubilden. - Wie in
1c dargestellt, erfolgt dann eine Silizium-Ätzung unter Verwendung der Oxid-Spacer10' und der Nitriddeckel8 als Hartmaske, um Isolationsgräben20 zwischen den benachbarten u-MOSFETs auszubilden. Das Vorsehen von den Isolationsgräben20 in den Source/Drainbereichen15 zwischen den u-förmigen MOSFETS benachbarter Spalten bis zu einer bestimmten Tiefe im Halbleitersubstrat1 schneidet die Source/Drainbereiche15 in jeweilige Bitleitungen BL1–BL4 auf, wie2 entnehmbar. - In einem darauffolgenden Prozessschritt werden die Oxid-Spacer
10' bzw. Nitridspacer entfernt. Anschließend wird an den Wänden der Isolationsgräben20 optionell ein (nicht gezeigtes) dünnes Seitenwand-Oxid vorgesehen, welches etwaige Leckströme dort verhindern soll. - Danach erfolgt eine Abscheidung eines TEOS-Oxides über der gesamten Struktur mit der Dicke der Oxidspacer
10' und ein Rückätzen des Oxids, wobei das Oxid als Füllung10'' in den Isolationsgräben20 eingesenkt wird und gleichzeitig erneut Oxid-Spacer10'' beiderseits der u-MOSFETs T1, T2, T3 gebildet werden, was schließlich zum in1d gezeigten Prozesszustand führt. - Mit Bezug auf
1e wird dann leitfähiges Polysilizium über der gesamten Struktur abgeschieden und in den Isolationsgräben20 bis zur Oberseite der Source-/Drain-Bereiche15 zurückgeätzt, nachdem es vorher bis zur Oberseite der Oxid-Spacer10'' chemisch-mechanisch zurückpoliert worden ist. - Daran anschließend erfolgt eine Abscheidung eines Übergangsmetalls, wie z.B. Ti, Co oder Ni, und anschließend eine Silizidierung zur Herstellung von leitenden niederohmigen Brückenbereichen
30 oberhalb der Grabenfüllung10'' , welche die Source-/Drain-Bereiche15 , die zuvor durch die Isolationsgräben20 aufgeschnitten worden sind, wieder elektrisch miteinander verbinden. - Abschließend erfolgt eine erneute Abscheidung eines TEOS-Oxids und ein Rückpolieren bis zur Oberseite der Nitrid-Bereiche
8 , die die Isolationsgräben20 mit Deckeln10''' nach oben hin verschließen. - Mit Bezug auf
2 sei erwähnt, dass in einem anschließenden (nicht gezeigten) Prozessschritt die in Y-Richtung verlaufenden Transistoren aufgeschnitten werden, d.h. zwischen in Y-Richtung benachbarten Transistoren in einem photolithographischen Schritt zunächst der Nitrideckel8 die Polysilizium-Füllung6 und dann das ONO-Dreifach-Dielektrikum5 entfernt wird, so dass mit Bezug auf2 die in Y-Richtung benachbarten Transistoren T2 und T2a hinsichtlich der Gate-Ansteuerung durch voneinander getrennt sind. Die durch das Entfernen der Polysilizium-Füllung6 und des ONO-Dreifach-Dielektrikums5 erzeugten Hohlräume werden durch eine TEOS-Oxid-Auffüllung und einen anschließenden CMP-Schritt wieder verschlossen, um Isolationsbereiche IT zu bilden. - Mit Bezug auf
1f wird dann das Oxid auf der Oberfläche durch eine Abscheidung verdickt, wonach ein Photoschritt zur Definition der Wortleitungen erfolgt (vgl. WL1, WL2 in2 ). Zum Vorsehen dieser Wortleitungen wird an den entsprechenden u-MOSFETs T1, T2, T3 zunächst der Oxid-Deckel, dann der Nitrid-Deckel8 entfernt und anschließend der Photolack für die betreffende Photomaske gestrippt. - Anschließend wird Wolfram ganzflächig über der Struktur abgeschieden und chemisch-mechanisch poliert, um die in das Oxid eingebetteten Wortleitungen WL1, WL2, usw. zu erzeugen.
- Dies führt zur in
1f gezeigten fertigen NROM-Halbleiterspeichervorrichtung. -
3 zeigt eine NROM-Halbleiterspeichervorrichtung als zweite Ausführungsform der vorliegenden Erfindung. - Bei der in
3 gezeigten zweiten Ausführungsform bezeichnen T1', T2', T3' modifizierte u-MOSFETs, deren Gräben keine verrundete Struktur wie bei der ersten Ausführungsform, sondern eine eckige Struktur aufweisen. - Um unerwünschte Feldstärkeeffekte an den unteren Ecken der Transistorgräben zu vermeiden, wird nach Herstellung der Transistorgräben (vgl.
1a ) eine Implantation mit anschließender Diffusion von n+-Ionen durchgeführt, um Kanalsperrbereiche50 im Halbleitersubstrat1 unmittelbar unterhalb der u-MOSFETs auszubilden. - Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
- Insbesondere ist die Auswahl der Schichtmaterialien bzw. Füllmaterialien nur beispielhaft und kann in vielerlei Art variiert werden.
- Auch ist als Dielektrikum jegliches zum Ladungseinfang geeignete Mehrschicht-Dielektrikum verwendbar und nicht nur das beispielhafte ONO-Dielektrikum.
-
- 1
- Silizium-Halbleitersubstrat (p–)
- 2
- Transistorgräben
- 5
- ONO-Dreifachdielektrikum
- 6
- Polysilizium-Gate
- 8
- Nitriddeckel
- 10
- Hartmaske aus Siliziumoxid
- T1, T2, T3; T2a;
- T1', T2', T3'
- T1'', T2'', T3''
- u-MOSFET
- 15
- Source/Drainbereiche (n+)
- 10', 10''
- Seitenwandspacer aus Siliziumoxid bzw. -nitrid
- 3
- Öffnungen
- 20
- Isolationsgräben
- 10''
- Isolationsgrabenfüllung aus Siliziumoxid
- 30
- leitende Brücke aus Silizid
- 10'''
- Isolationsgrabendeckel aus Siliziumoxid
- WL1, WL2; WL
- Wortleitungen
- IT
- Isolationsbereich
- BL1–BL4
- Bitleitungen
- 50
- Kanalsperrbereich (n+)
- S, D
- Source, Drain (n+)
- LC
- Ladungsansammlungsbereich
- DD
- ONO-Dreifachdielektrikum
- B1, B2
- Bits
- FO
- Feldoxid
- I
- Isolationsbereich
- PT
- Punchthrough
- G
- Polysilizium-Gate
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- Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung mit den Schritten: Bilden einer Mehrzahl von voneinander beabstandeten u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') mit einem zum Ladungseinfang geeigneten Mehrschicht-Dielektrikum entlang von Reihen in einer ersten Richtung (x) und entlang von Spalten in einer zweiten Richtung (y) in Gräben (
2 ) in einem Halbleitersubstrat (1 ), wobei folgende Schritte durchgeführt werden: Bilden der Gräben (2 ) als Längsgräben entsprechend jeweiliger Spalten von u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') mittels einer Hartmaske (10 ); Bilden des Mehrschicht-Dielektrikums an den Grabenwänden; teilweises Füllen der Gräben (2 ) mit einem Gateelektrodenmaterial (6 ); Verschließen der Gräben (2 ) mit einem Isolationsdeckel (8 ), der bündig mit der Oberfläche der Hartmaske (10 ) verläuft; Bilden von Öffnungen (3 ) in der Hartmaske (10 ) in den Zwischenräumen zum Freilegen des Halbleitersubstrats (1 ), wobei Seitenwandspacer (10' ) als Maske über dem Halbleitersubstrat (1 ) neben den Gräben (2 ) verbleiben; Implantieren von Ionen durch die Öffnungen (3 ) und anschließendes Diffundieren zum Bilden von Source-/Drainbereichen (15 ); Ätzen der Isolationsgräben (20 ) durch die Öffnungen (3 ) bis zu einer bestimmten Tiefe im Halbleitersubstrat (1 ), welche die Source-/Drainbereiche (15 ) in jeweilige Bitleitungen (BL1-BL4) aufschneiden; Auffüllen der Isolationsgräben (20 ) mit einem Isolationsmaterial (10'' ;10''' ); Entfernen des Isolationsdeckels (8 ), des Gateelektrodenmaterials (6 ) und des Mehrschicht-Dielektrikums an den Grabenwänden innerhalb der zu bildenden Isolationsbereiche (IT) zum Separieren der einzelnen u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3') entlang der Spalten; und Bilden von Wortleitungen (WL1, WL2) in einer ersten Richtung (x) zum Anschließen jeweiliger Reihen von u-förmigen MOSFETS (T1, T2, T3; T1', T2', T3'); - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitleitungen (BL1–BL4) benachbarter MOSFETS (T1, T2, T3; T1', T2', T3') paarweise durch Bilden leitender Brücken (
30 ) in den Isolationsgräben (20 ) elektrisch verbunden werden. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Gräben (
2 ) vor dem Bilden des Mehrschicht-Dielektrikums an den Grabenwänden im unteren Grabenbereich verrundet werden. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Gräben (
2 ) im unteren Grabenbereich eckig gestaltet werden und vor dem Bilden des Mehrschicht-Dielektrikums an den Grabenwänden eine Implantation von Ionen in die Gräben (2 ) unter Verwendung der Hartmaske (10 ) und eine anschließende Implantation durchgeführt werden, um Kanalsperrbereiche (50 ) im Halbleitersubstrat (1 ) unter den Gräben (2 ) zu bilden.
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| CN100536168C (zh) * | 2007-06-05 | 2009-09-02 | 北京大学 | 一种分裂槽栅快闪存储器及其制备方法 |
| JP2009004510A (ja) * | 2007-06-20 | 2009-01-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5301123B2 (ja) * | 2007-07-25 | 2013-09-25 | スパンション エルエルシー | 半導体装置及びその製造方法 |
| CN101609815B (zh) * | 2008-06-18 | 2011-08-24 | 和舰科技(苏州)有限公司 | 半导体元件及其制造方法 |
| US7800170B1 (en) * | 2009-07-31 | 2010-09-21 | Alpha & Omega Semiconductor, Inc. | Power MOSFET device with tungsten spacer in contact hole and method |
| KR20110085502A (ko) * | 2010-01-20 | 2011-07-27 | 삼성전자주식회사 | 노어형 플래시 메모리 소자의 제조 방법 |
| US9024377B2 (en) * | 2011-12-14 | 2015-05-05 | Nanya Technology Corp. | Semiconductor device capable of reducing influences of adjacent word lines or adjacent transistors and fabricating method thereof |
| US8648407B2 (en) * | 2012-01-14 | 2014-02-11 | Nanya Technology Corporation | Semiconductor device and method for fabricating thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1073120A2 (de) * | 1999-07-30 | 2001-01-31 | Saifun Semiconductors Ltd | Herstellungsverfahren eines NROM-Speichers |
| US6239465B1 (en) * | 1999-01-27 | 2001-05-29 | Fujitsu, Ltd. | Non-volatile semiconductor memory device having vertical transistors with the floating and control gates in a trench and fabrication method therefor |
| US20020024092A1 (en) * | 2000-08-11 | 2002-02-28 | Herbert Palm | Memory cell, memory cell arrangement and fabrication method |
| US6448607B1 (en) * | 2000-12-08 | 2002-09-10 | Ememory Technology Inc. | Nonvolatile memory having embedded word lines |
| US6548861B2 (en) * | 2001-06-21 | 2003-04-15 | Infineon Technologies Ag | Memory cell, memory cell arrangement and fabrication method |
| DE10204873C1 (de) * | 2002-02-06 | 2003-10-09 | Infineon Technologies Ag | Herstellungsverfahren für Speicherzelle |
Family Cites Families (8)
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|---|---|---|---|---|
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| US5851881A (en) * | 1997-10-06 | 1998-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making monos flash memory for multi-level logic |
| JP2003007872A (ja) * | 2001-06-27 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN100438037C (zh) * | 2001-11-07 | 2008-11-26 | 旺宏电子股份有限公司 | 多阶nrom的存储单元及其操作方法 |
| DE10240893A1 (de) * | 2002-09-04 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung von SONOS-Speicherzellen, SONOS-Speicherzelle und Speicherzellenfeld |
| US6621119B1 (en) * | 2003-02-04 | 2003-09-16 | Ching-Yuan Wu | Isolated stack-gate flash cell structure and its contactless flash memory arrays |
| US6989562B2 (en) * | 2003-04-04 | 2006-01-24 | Catalyst Semiconductor, Inc. | Non-volatile memory integrated circuit |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239465B1 (en) * | 1999-01-27 | 2001-05-29 | Fujitsu, Ltd. | Non-volatile semiconductor memory device having vertical transistors with the floating and control gates in a trench and fabrication method therefor |
| EP1073120A2 (de) * | 1999-07-30 | 2001-01-31 | Saifun Semiconductors Ltd | Herstellungsverfahren eines NROM-Speichers |
| US20020024092A1 (en) * | 2000-08-11 | 2002-02-28 | Herbert Palm | Memory cell, memory cell arrangement and fabrication method |
| US6448607B1 (en) * | 2000-12-08 | 2002-09-10 | Ememory Technology Inc. | Nonvolatile memory having embedded word lines |
| US6548861B2 (en) * | 2001-06-21 | 2003-04-15 | Infineon Technologies Ag | Memory cell, memory cell arrangement and fabrication method |
| DE10204873C1 (de) * | 2002-02-06 | 2003-10-09 | Infineon Technologies Ag | Herstellungsverfahren für Speicherzelle |
Non-Patent Citations (1)
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| EITAN, B. et al.: NROM: A Novel Localized Trapping, 2Bit Nonvolatile Memory Cell, IEEE Electron Device Letters, Vol. 21, No. 11, Nov. 2000, S. 543-545 * |
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