DE10228565B4

DE10228565B4 - Nicht-flüchtige Speichervorrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE10228565B4
Application number: DE10228565A
Authority: DE
Inventors: Jung Dal Choi; Jong Woo Park; Seong Soon Cho; Chang Hyun Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-06-28
Filing date: 2002-06-26
Publication date: 2011-04-14
Anticipated expiration: 2022-06-27
Also published as: KR100395755B1; DE10228565A1; KR20030001088A; US7081651B2; JP2003060096A; US20060216891A1; US20030001196A1

Abstract

Nicht-flüchtige Speichervorrichtung, die aufweist:
einen aktiven Bereich (103; 103'), der in einer vorbestimmten Fläche eines Halbleitersubstrats (100) definiert ist;
eine Gate-Elektrode (140; 183), die über dem aktiven Bereich (103; 103') kreuzt;
eine Tunneloxidschicht (152; 162), eine Ladungsspeicherschicht (154; 194) und eine Sperrisolationsschicht (156a; 196a), welche aufeinanderfolgend zwischen der Gate-Elektrode (140; 183) und zumindest dem aktiven Bereich (103; 103') gestapelt sind; und
eine Gate-Abdeckoxidschicht (142'; 182'),
wobei die Ladungsspeicherschicht (154; 194) ein Vorsprungsteil (151a; 191a) aufweist, welches aus der Seitenwand der Gate-Elektrode (140; 183) herausragt,
wobei die Sperrisolationsschicht (156a; 196a) selbstausgerichtet mit der Gate-Elektrode (140; 183) ist, um die gleiche Breite wie eine Breite der Gate-Elektrode (140; 183) aufzuweisen,
wobei die nicht-flüchtige Speichervorrichtung ferner einen ersten Seitenwand-Spacer (146; 186) aufweist, welcher die Seitenwand der Gate-Elektrode (140; 183) und eine Seitenwand der Sperrisolationsschicht (156a; 196a) bedeckt, und der auf dem Vorsprungsteil (151a; 191a) der Ladungsspeicherschicht...

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft im Allgemeinen ein Verfahren zur Herstellung einer Halbleitervorrichtung. Insbesondere ist die vorliegende Erfindung auf eine nicht-flüchtige Speichervorrichtung des „Floating Trap”-Typs gerichtet, die Daten in einer Ladungsspeicherschicht einschließlich einer Isolationsschicht durch Injizieren von Ladungen speichert, und auf ein Verfahren zur Herstellung derselben.
Hintergrund der Erfindung
Aus der JP 2001-094076 A ist eine nicht-flüchtige Speichervorrichtung bekannt, bei der auf einem Halbleitersubstrat eine Tunneloxidschicht, eine Ladungsspeicherschicht aus Siliziumnitrid, eine Sperrisolationsschicht aus Siliziumoxid und eine Gateelektrode übereinander gestapelt sind. Dabei sind die Ladungsspeicherschicht und die Sperrisolationsschicht jeweils an Seitenwand-Abstandshaltern der Gateelektrode ausgerichtet, so dass sie breiter als die Gateelektrode sind.
Aus der US 5 789 776 A ist die Verwendung eines zweiten Seitenwandspacers bei einer ONO-Speicherzelle bekannt.
Aus der WO 98/50960 A1 ist eine Floatinggate-Speicherzelle mit einer Gate-Abdeckoxidschicht und einem Seitenwand-Abstandshalter bekannt.
Nicht-flüchtige Speichervorrichtungen behalten Daten ununterbrochen auch dann, wenn eine externe Leistung abgeschaltet wird. Da die Integrationsdichte von Speichervorrichtungen sich erhöht, besteht ein Bedarf an einem Verringern der Fläche und der vertikalen Höhe der Speicherzelle. Da eine herkömmliche nicht-flüchtige Speichervorrichtung vom Floating-Gate-Typ ein Floating-Gate aufweist, ist die Verringerung einer vertikalen Höhe einer Speicherzelle beschränkt. Aus diesem Grund ist die nicht-flüchtige Speichervorrichtung vom Floating-Trap-Typ als Kandidat zum Überwinden des vorhergehenden Nachteil dadurch attraktiv, daß Ladungen in zumindest einer Isolationsschicht ohne einem Floating-Gate gespeichert werden können.
1 zeigt eine Draufsicht auf eine herkömmliche nicht-flüchtige Speichervorrichtung vom Floating-Trap-Typ. Eine Vorrichtungsisolationsschicht 11 wird in einem vorbestimmten Bereich eines Halbleitersubstrats zum Definieren eines aktiven Bereichs 13 ausgebildet. Eine Vielzahl von Gate-Elektroden 30 kreuzen den aktiven Bereich und eine Ladungsspeicherschicht 24 ist zwischen der Gate-Elektrode 30 und dem aktiven Bereich 13 dazwischen gelegt bzw. angeordnet. Ein Seitenwand-Spacer 36 ist auf einer Seitenwand der Gate-Elektrode 30 ausgebildet.
2 bis 5 sind Querschnittsflußdiagramme, die die Schritte der Herstellung einer herkömmlichen nicht-flüchtigen Speichervorrichtung entlang einer Linie I–I' der 1 zeigt.
Gemäß 2 ist eine Vorrichtungsisolationsschicht 11 in einer vorbestimmten Fläche eines Halbleiterssubstrats zum Bestimmen von aktiven Bereichen 13 ausgebildet. Eine Stapelisolationsschicht 18 und eine Gate-Leitungsschicht 20 werden auf einem Halbleitersubstrat dort ausgebildet, wo die Vorrichtungsisolationsschicht 11 ausgebildet worden ist. Im Allgemeinen enthält die Stapelisolationsschicht 18 erste, zweite und dritte Isolationsschichten 12, 14 und 16, welche herkömmlicherweise aus einem dünnen thermischen Oxid, Siliciumnitrid bzw. CVD-Oxid hergestellt sind.
Gemäß 3 werden die Gate-Leitungsschicht 20 und die Stapelisolationsschicht 18 aufeinanderfolgend gemustert, um eine Vielzahl von Gate-Elektroden 30 auszubilden, die die Vorrichtungsisolationsschicht 11 kreuzen. Eine Tunneloxidschicht 22, eine Ladungsspeicherschicht 24 und eine Sperrisolationsschicht 26 werden zwischen der Gate-Elektrode 30 und dem aktiven Bereich 13 aufeinanderfolgend gestapelt. Für den Fall, daß die Seitenwände der Tunneloxidschicht 22, der Ladungsspeicherschicht 24 und der Sperrisolationsschicht 26 durch ein Ätzen beschädigt werden, steigt eine Defektdichte mit zunehmender Trap-Dichte um die Kanten bzw. Ränder der Tunneloxidschicht 22 und der Sperrisolationsschicht 26 herum an. Folglich ist es wahrscheinlich, einen Trap-unterstützten Strom zu der Gate-Elektrode 30 und dem Halbleitersubstrat 10 durch die hochdichten Trap zu erzeugen.
Gemäß 4 wird ein thermisches Oxidationsverfahren für das Halbleitersubstrat ausgeführt, um die Beschädigung der Seitenwände der Sperrisolationsschicht 26 und der Gate-Elektrode 30 zu milder. Folglich wird eine Abdeckisolationsschicht 32 auf einer Seitenwand und einer oberen Oberfläche der Gate-Elektrode 30 ausgebildet.
Gemäß 5 werden unter Verwendung der Gate-Elektrode 30 und der Abdeckisolationsschicht 32 als eine Ionenimplantationsmaske Störstellen in das Halbleitersubstrat implantiert, um eine Störstellendiffusionsschicht 34 auszubilden. Ein Seitenwand-Spacer 36 wird anschließend an den Seitenwänden der Ladungsspeicherschicht 24, der Sperrisolationsschicht 26 und der Abdeckisolationsschicht 32, die aufeinanderfolgend gestapelt sind, ausgebildet. Wie in 4 und 5 dargestellt, werden Sauerstoffatome durch eine Schnittstelle zwischen dem Halbleitersubstrat 10 und der Tunneloxidschicht 22 während des thermischen Oxidationsverfahrens diffundiert. Zu diesem Zeitpunkt wird die Kante bzw. der Rand der Tunneloxidschicht 22 dick (d. h. ein „bird's beak”-Effekt tritt auf), da sie durch die diffundierten Sauerstoffatome oxidiert wird. Dies führt zu einem Abfall bei der Vorrichtungsbetriebsgeschwindigkeit. Überdies wird die Trap-Dichte an der relativ dickeren Kante der Tunneloxidschicht 22 hoch, wodurch der Trap-unterstützte Leckstrom durch die Kante vergrößert wird. Da der Bird's-Beak-Effekt eine Dickenabweichung einer Tunneloxidschicht verursacht, die in einem Zellarray groß wird, werden die Vorrichtungseigenschaften nicht gleichförmig. Je mehr sich die Gate-Leitungsbreite verringert, desto mehr erhöht sich die Dicke der Tunneloxidschicht 22.
Was daher benötigt wird, ist eine nicht-flüchtige Speichervorrichtung mit einer Struktur, die die Vorrichtungsbetriebseigenschaftsdefekte überwindet, die aus einer Tunneloxidschicht mit einer hohen Trap-Dichte und von dem Bird's-Beak-Effekt resultieren.
Kurzfassung der Erfindung
Es ist Aufgabe der vorliegenden Erfindung, eine nicht-flüchtige Speichervorrichtung mit einer konformen Tunneloxidschicht ohne einem Bird's-Beak-Effekt vorzusehen und ein Verfahren zur Herstellung derselben vorzusehen. Außerdem ist es Aufgabe der vorliegenden Erfindung, eine nicht-flüchtige Speichervorrichtung vorzusehen, die den Einfluß eines Trap-unterstützten Tunnelns minimiert, und ein Verfahren zur Herstellung dafür vorzusehen.
Die Aufgabe wird gelöst durch eine nicht-flüchtige Speichervorrichtung nach einem der Ansprüche 1, 4 oder 11 bzw. durch ein Verfahren nach einem der Ansprüche 15, 17, 22 oder 31. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Kurze Beschreibung der Zeichnung
1 ist eine Draufsicht auf eine herkömmliche nicht-flüchtige Speichervorrichtung.
2 bis 5 sind Querschnittsflußdiagramme, die die Schritte der Herstellung der herkömmlichen nicht-flüchtigen Speichervorrichtung entlang einer Linie I-I' in 1 zeigen.
6 ist eine Draufsicht auf eine nicht-flüchtige Speichervorrichtung gemäß der ersten und zweiten Ausführungsformen der vorliegenden Erfindung.
7 ist eine Querschnittsansicht der nicht-fllüchtigen Speichervorrichtung gemäß der ersten Ausführungsform entlang einer Linie II-II der 6.
8 bis 11 sind Querschnittsflußdiagramme, die die Schritte einer Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der ersten Ausführungsform entlang der Linie II-II' in 6 zeigen.
12 bis 14 sind Querschnittsflußdiagramme, die die Schritte einer Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der zweiten Ausführungsform entlang der Line II-II' der 6 zeigen.
15 ist eine Draufsicht auf eine nicht erfindungsgemäße nicht-flüchtige Speichervorrichtung
16 ist eine Querschnittsansicht einer nicht erfindungsgemäßen nicht-flüchtigen Speichervorrichtung einer Linie III-III' der 15.
17 bis 19 sind Querschnittsflußdiagramme, die die Schritte einer Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der dritten Ausführungsform entlang der Linie III-III' der 15 zeigen.
20 ist eine Querschnittsansicht einer Struktur gemäß der vierten Ausführungsform entlang der Linie III-III' der 15.
Beschreibung der bevorzugten Ausführungsform
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitende Zeichnung, in welcher bevorzugte Ausführungsformen der Erfindung gezeigt sind, eingehender beschrieben. Bei der Zeichnung ist die Dicke der Schichten und der Bereiche zur Klarheit vergrößert. Ebenso ist es offensichtlich, daß wenn eine Schicht als „auf” einer anderen Schicht oder Substrat bezeichnet ist, diese direkt auf der anderen Schicht oder dem Substrat sein kann oder ebenso daß zwischenliegende Schichten vorhanden sein können. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente.
6 zeigt eine Draufsicht, die eine nicht-flüchtige Speichervorrichtung gemäß der ersten und zweiten Ausführungsformen der vorliegenden Erfindung darstellt, in welcher ein Bereich ”a” ein Zellarraybereich ist und ein Bereich ”b” ein peripherer Schaltungsbereich ist. 7 ist eine Querschnittsansicht, die die nicht-flüchtige Speichervorrichtung gemäß der ersten Ausführungsform entlang einer Linie II-II' in 6 darstellt.
Gemäß 6 und 7 wird eine Vorrichtungsisolationsschicht 101 in einem vorbestimmten Bereich eines Halbleitersubstrats 100 ausgebildet. Die Vorrichtungsisolationsschicht 101 definiert eine Vielzahl von ersten aktiven Bereichen 103 in dem Zellarraybereich ”a” und einem zweiten aktiven Bereich 203 in dem peripheren Schaltungsbereich ”b”. Eine Vielzahl von Wortleitungen 140, die über den ersten aktiven Bereich 103 kreuzen, und die Vorrichtungsisolationsschicht 101 werden in dem Zellarraybereich ”a” ausgebildet. Eine Stapelisolationsschicht ist zwischen den Wortleitungen 140 und den ersten aktiven Bereichen 103 angeordnet und enthält eine Tunneloxidschicht 152, eine Ladungsspeicherschicht 154 und eine Sperrisolationsschicht 156, die aufeinanderfolgend gestapelt sind. Es wird bevorzugt, daß die Tunneloxidschicht 152, die Ladungsspeicherschicht 154 und die Sperrisolationsschicht 156 aus einem thermischen Oxid, einem Siliciumnitrid bzw. einem CVD-Oxid hergestellt sind. Ebenso überlappt die Sperrisolationsschicht 156 und die Ladungsspeicherschicht 154 mit der Wortleitung 140, um über den ersten aktiven Bereich 103 und die Vorrichtungsisolationsschicht 101 zu kreuzen. Eine Seitenwand der Wortleitung 140 ist mit einem ersten Seitenwand-Spacer bedeckt.
Überdies kann eine Gate-Abdeckoxidschicht 142 zwischen der Wortleitung 140 und dem ersten Seitenwand-Spacer 146 angeordnet sein. Eine Breite der Ladungsspeicherschicht 154 ist zumindest größer als die der Wortleitung 140, so daß die Sperrisolationsschicht 156 ein Vorsprungsteil 151 aufweist, das aus einer Seitenwand der Wortleitung 140 hervorragt. Obgleich ein starkes elektrisches Feld zwischen der Wortleitung 140 und dem ersten aktiven Bereich 103 durch eine Programmierungsspannung oder eine Löschspannung angelegt wird, ist daher ein elektrisches Feld, das an dem Vorsprung 151 anliegt, relativ schwach. Dies bewirkt eine deutliche Verringerung bei einem Leckstrom, der durch eine Sperrisolationsschicht 156 und eine Tunneloxidschicht 152 fließt, die über und unter dem Vorsprungsteil 151 angeordnet sind. Folglich kann eine weiche Programmmierungscharakteristik oder eine Datenrückgewinnungscharakteristik verbessert werden.
Der erste Seitenwand-Spacer 146 bedeckt nicht nur die Seitenwand der Wortleitung 140 sondern ebenso eine Oberseite des Vorsprungsteils 151. Der zweite Seitenwand-Spacer 146 kann eine äußere Seitenwand des ersten Seitenwand-Spacers 146 und eine Seitenwand der Ladungsspeicherschicht 154 bedecken. Eine erste Störstellendiffusionsschicht 150 wird in dem ersten aktiven Bereich 103 zwischen den Wortleitungen 140 ausgebildet. Daher wird ein erster Zelltransistor an einer Kreuzung der Wortleitung 140 und des ersten aktiven Bereichs 103 ausgebildet. In diesem Fall weist die Tunneloxidschicht 152 unterhalb der Wortleitung 140 eine gleichförmige Dicke auf. Das heißt, es wird zumindest unter einer Kante bzw. dem Rand der Wortleitung 140 keine Dicke Tunneloxidschicht aufgrund eines Bird's-Beak-Effekts ausgebildet. Somit weist eine Vielzahl von ersten Transistoren in dem Zellarraybereich ”a” die gleiche Schwellwertspannung auf.
Eine Gate-Elektrode 240, die über dem zweiten aktiven Bereich 203 kreuzt, wird in dem peripheren Schaltungsbereich ”b” ausgebildet. Der erste Seitenwand-Spacer 146 bedeckt die Gate-Isolationsschicht 202 zwischen der Gate-Elektrode 240 und dem zweiten aktiven Bereich 203, und eine Seitenwand der Gate-Elektrode 240. Der zweite Seitenwand-Spacer kann eine äußere Seitenwand des ersten Seitenwand-Spacer 146 bedecken. Eine Gate-Abdeckschicht 142 kann zwischen dem ersten Seitenwand-Spacer 146 und der Gate-Elektrode 240 angeordnet sein. Eine dual aufgebaute Störstellendiffusionsschicht 254 wird in dem zweiten aktiven Bereich 203 zu beiden Seiten der Gate-Elektrode 240 ausgebildet. Die dual aufgebaute Störstellendiffusionsschicht 254 enthält eine zweite Störstellendiffusionsschicht 250 und eine dritte Störstellendiffusionsschicht 252, die einer leicht dotierten Störstellendiffusionsschicht bzw. einer stark dotierten Störstellendiffusionsschicht entsprechen.
8 bis 11 zeigen Querschnittsflußdiagramme, die Schritte einer Herstellung einer nicht-flüchtigen Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung entlang einer Linie II-II' in 6 zeigen.
Gemäß 8 ist eine Vorrichtungsisolationsschicht 101 auf einem Halbleitersubstrat 100 ausgebildet, um einen ersten aktiven Bereich 103 und einen zweiten aktiven Bereich 203 in einen Zellarraybereich ”a” bzw. einen peripheren Schaltungsbereich ”b” zu definieren. Eine Stapelisolationsschicht 108 und eine Gate-Leitungsschicht 120 werden in einem Zellarraybereich ”a” eines Halbleitersubstrats 100 aufeinanderfolgend ausgebildet, wo die Vorrichtungsisolationsschicht 101 ausgebildet ist. Zu der gleichen Zeit werden eine Gate-Isolationsschicht 202 und eine Gate-Leitungsschicht 120 in einem peripheren Bereich ”b” des Halbleitersubstrats dort ausgebildet, wo die Vorrichtungsisolationsschicht 101 ausgebildet ist. Vorzugsweise wird die Stapelisolationsschicht 108 durch ein aufeinanderfolgendes Stapeln von ersten, zweiten und dritten Isolationsschichten 102, 104 und 106 ausgebildet. Vorzugsweise ist die erste Isolationsschicht 102 aus einem thermischen Oxid hergestellt. Vorzugsweise weist die erste Isolationsschicht eine Dicke von näherungsweise 1,5 nm–3,5 nm auf, um eine Programmierungs- und Löschspannung zu erniedrigen. Bei dieser Ausführungsform wird es bevorzugt, daß die zweite Isolationsschicht 204 eine Dicke von näherungsweise 4 nm–10 nm aufweist und die dritte Isolationsschicht eine Dicke von näherungsweise 4 nm–12 nm aufweist. Die Gate-Leitungsschicht 120 kann aus einem Polysilicium oder einem Polyzid hergestellt sein, das durch ein aufeinanderfolgendes Stapeln von Polysilicium und einem Metallsilicid ausgebildet wird.
Gemäß 9 wird die Gate-Leitungsschicht 120 gemustert, um eine Vielzahl von Wortleitungen 140, die die ersten aktiven Bereiche 103 kreuzen, im Zellarraybereich ”a” auszubilden und um eine Gate-Elektrode 240 zumindest auf dem zweiten aktiven Bereich 203 in dem peripheren Schaltungsbereich ”b” auszubilden. Die dritte Isolationsschicht 106, die zwischen den Wortleitungen 140 freigelegt ist, wird überätzt oder durch Plasma während eines Ätzens der Gate-Leitungsschicht 120 attackiert. Daher kann eine Defektstelle in der dritten Isolationsschicht um die Kante bzw. den Rand der Wortleitung 140 herum erzeugt werden. Darauffolgend kann ein Trap-zu-Trap-Tunneln durch die Defektstelle auftreten. Ladungen, die in einer später ausgebildeten Ladungsspeicherschicht gespeichert sind, entladen sich anschließend zu einer Gate-Elektrode, was einen unerwünschten Einfluß auf den Vorrichtungsbetrieb hat. Um die vorhergehenden Nachteile zu überwinden, wird ein thermisches Oxidationsverfahren für ein Halbleitersubstrat dort bevorzugt, wo die Wortleitung 140 und die Gate-Elektrode 240 ausgebildet sind. Somit kann die Beschädigung der dritten Isolationsschicht 106 gemindert werden. Folglich wird eine Gate-Abdeckoxidschicht 142 auf Seitenwänden und oberen Oberflächen der Wortleitung 140 und der Gate-Elektrode 240 ausgebildet.
Gemäß 10 werden Störstellen in den ersten aktiven Bereich 103 zwischen den Wortleitungen 140 implantiert, um eine erste Störstellendiffusionsschicht 150 auszubilden. Ebenso werden Störstellen in den zweiten aktiven Bereichen 203 zu beiden Seiten der Gate-Elektrode 240 implantiert, um eine zweite Störstellendiffusionsschicht 250 auszubilden. Alternativ können die ersten und zweiten Diffusionsschichten 150 und 250 zur gleichen Zeit oder vor der Ausbildung der Gate-Abdeckschicht 142 ausgebildet werden. Danach wird eine Spacer-Isolationsschicht 144 auf einer gesamten Oberfläche der resultierenden Struktur, bei welcher die ersten und zweiten Störstellendiffusionsschichten 150 und 250 ausgebildet sind, konform ausgebildet. Vorzugsweise wird die Spacer-Isolationsschicht 144 aus Siliciumnitrid oder Oxid hergestellt.
Gemäß 11 wird die Spacer-Isolationsschicht 144 anisotrop geätzt, um einen ersten Seitenwand-Spacer 146 auf Seitenwänden der Wortleitung 140 und der Gate-Elektrode 240 auszubilden. Falls die Spacer-Isolationsschicht 144 aus einem Oxid hergestellt ist, wird die dritte Isolationsschicht 106 ebenso während des anisotropen Ätzens zum Freilegen der zweiten Isolationsschicht 104 geätzt. Falls die Spacer-Isolationsschicht 144 aus Siliciumnitrid hergestellt ist, wird die dritte Isolationsschicht 106 unter Verwendung der Wortleitung 140 und des ersten Seitenwand-Spacers 146 als eine Ätzmaske nachfolgend der Ausbildung des ersten Seitenwand-Spacers 146 geätzt.
Unter Verwendung des ersten Seitenwand-Spacers 146 und der Gate-Elektrode 140 als eine Ätzmaske wird anschließend zumindest die zweite Isolationsschicht 108 zum Ausbilden von zumindest zweiten und dritten Isolationsschichtmustern 154 und 156 zwischen der Wortleitung 140 und dem ersten aktiven Bereich 103 geätzt. Die Kanten bzw. Ränder der zweiten und dritten Isolationsschichtmuster 154 und 156 erstrecken sich, um ein Vorsprungsteil 151 auszubilden, das aus beiden Seiten der Wortleitung 140 hervorragt. Die zweiten Isolationsschichtmuster 154 entsprechen einer Ladungsspeicherschicht und das dritte Isolationsschichtmuster 156 die zwischen der Wortleitung 140 und der zweiten Isolationsschicht 154 angeordnet ist, entspricht einer Sperrisolationsschicht. Die erste Isolationsschicht 152 unter der Wortleitung 140 entspricht einer Tunneloxidschicht.
Im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 146 werden Störstellen in den zweiten aktiven Bereich, der zu beiden Seiten der Gate-Elektrode 240 in dem peripheren Schaltungsbereich ”b” freigelegt ist, implantiert, um eine dritte Störstellendiffusionsschicht 252 auszubilden. Darauffolgend wird eine dual aufgebaute Störstellendiffusionsschicht 254 in den zweiten aktiven Bereich zu beiden Seiten der Gate-Elektrode 240 ausgebildet. Die dritte Störstellendiffusionsschicht 252 kann vor oder nach einer Ausbildung des zweiten Isolationsschichtmusters 154 ausgebildet werden.
Im Anschluß an die Ausbildung der dritten und zweiten Isolationsschichtmuster 156 und 154 kann ferner ein zweiter Seitenwand-Spacer 148 (siehe 7) in dem Zellarraybereich ”a” und dem peripheren Schaltungsbereich ”b” ausgebildet werden. In dem Zellarraybereich ”b” bedeckt der zweite Seitenwand-Spacer 148 den ersten Seitenwand-Spacer 146, das dritte Isolationsschichtmuster 156 und das zweite Isolationsschichtmuster 154. In dem peripheren Schaltungsbereich ”b” bedeckt der zweite Seitenwand-Spacer 148 den ersten Seitenwand-Spacer 146. Falls der zweite Seitenwand-Spacer 148 ferner ausgebildet wird, kann die dritte Störstellendiffusionsschicht 252 in den zweiten aktiven Bereich 203 ausgebildet werden, der zwischen den beiden Seiten der Gate-Elektrode 240 freigelegt ist, im Anschluß an die Ausbildung des zweiten Seitenwand-Spacers 148. Alternativ können die ersten und zweiten Störstellendiffusionsschichten 150 und 250 im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 146 ausgebildet werden, und die dritte Störstellendiffusionsschicht 252 kann in Anschluß an die Ausbildung des zweiten Seitenwand-Spacers 148 ausgebildet werden.
Folglich ist eine Breite der Ladungsspeicherschicht 154 gleich der Summe der Breite der Gate-Elektrode 140 und der Breiten der Seitenwand-Spacer 146. Mit anderen Worten, die nicht-flüchtige Speichervorrichtung der Erfindung weist ein Vorsprungsteil auf, das durch ein Erstrecken einer Kante bzw. eines Randes der Ladungsspeicherschicht 158 ausgebildet ist, um aus der Seitenwand der Gate-Elektrode 140 herauszuragen. Auch falls Defektstellen in Isolationsschichten über/unter dem Vorsprungsteil erzeugt werden, werden daher die Vorrichtungsbetriebseigenschaften durch die Defektstellen im Vergleich mit dem Stand der Technik kaum beeinflußt. Da eine Kante bzw. ein Rand der Tunneloxidschicht 152 ebenso auf der Gate-Elektrode 140 hervorragt, wobei ein Bird's-Beak-Effekt im darauffolgenden Temperverfahren auftreten kann, weist die nicht-flüchtige Hauptspeichervorrichtung der Erfindung eine verglichen mit dem Stand der Technik exzellente Datenrückgewinnungscharakteristik auf.
12 bis 14 sind Querschnittsflußdiagramme zum Erläutern der Schritte einer Herstellung einer nicht-flüchtigen Speichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Gemäß 12 sind die Schritte bis zum Ausbilden einer Gate-Leitungsschicht 120 (siehe 8) bei der zweiten Ausführungsform identisch zu denen bei der ersten Ausführungsform, wie in 8 beschrieben. Die Gate-Leitungsschicht 120 und die dritte Isolationsschicht 106 (siehe 8) werden aufeinanderfolgend gemustert, um eine Wortleitung und eine dritte Isolationsschicht 156a auf der zweiten Isolationsschicht 104 in den Zellarraybereich ”a” auszubilden und um eine Gate-Elektrode 240 in dem peripheren Schaltungsbereich ”b” auszubilden. Das dritte Isolationsschichtmuster 156 entspricht einer Sperrisolationsschicht. Überdies wird ein thermisches Oxidationsverfahren für das Halbleitersubstrat ausgeführt, um eine Gate-Abdeckoxidschicht 142' auf einer Seitenwand und auf einer oberen Oberfläche der Wortleitung 140 und der Gate-Elektrode 240 auszubilden.
Gemäß 13 werden in dem Zellarraybereich ”a” Störstellen in einen ersten aktiven Bereich 103 zwischen den Wortleitungen implantiert, um eine erste Störstellendiffusionsschicht 150 auszubilden. In dem peripheren Schaltungsbereich ”b” werden Störstellen in einen zweiten aktiven Bereich 203, der zu beiden Seiten der Gate-Elektrode 240 freigelegt ist, implantiert, um eine zweite Störstellendiffusionsschicht 250 auszubilden. Eine Spacer-Isolationsschicht 144 wird auf einer gesamten Oberfläche eines Halbleitersubstrats 100 dort konform ausgebildet, wo die Wortleitung 140 und die Gate-Elektrode 240 ausgebildet sind. Die Spacer-Isolationsschicht 144 ist aus einem Siliciumnitrid oder Oxid hergestellt.
Gemäß 14 wird die Spacer-Isolationsschicht 144 anisotrop geätzt, um einen ersten Seitenwand-Spacer 146 auf Seitenwänden der Wortleitung 140 und der Gate-Elektrode 240 auszubilden. Falls die Spacer-Isolationsschicht aus Siliciumnitrid hergestellt ist, wird die zweite Isolationsschicht ebenso geätzt, um den ersten Seitenwand-Spacer 146 und ein zweites Isolationsschichtmuster 154 mit einem vorstehenden Teil 151a, das aus der Seitenwand der Wortleitung 140 hervorragt, während des anisotropen Ätzens der Spacer-Isolationsschicht 144 auszubilden.
Falls die Spacer-Isolationsschicht 144 aus Oxid hergestellt ist, wird sie anisotrop geätzt, um einen ersten Seitenwand-Spacer 146 auf der Seitenwand der Wortleitung 140 auszubilden. Unter Verwendung des ersten Seitenwand-Spacers 146 und der Gate-Elektrode 140 als eine Ätzmaske, wird anschließend die zweite Isolationsschicht 104 geätzt, um ein zweites Isolationsschichtmuster 154 mit einem Vorsprungsteil 151a, daß aus der Seitenwand der Gate-Elektrode 140 herausragt, auszubilden. Das zweite Isolationsschichtmuster 154 entspricht einer Ladungsspeicherschicht. Im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 146 werden Störstellen in den zweiten aktiven Bereich 203 zu beiden Seiten der Gate-Elektrode implantiert, um eine dritte Störstellendiffusionsschicht 252 auszubilden. Folglich wird eine dual aufgebaute Störstellendiffusionsschicht 254 in dem zweiten aktiven Bereich 203 zu beiden Seiten der Gate-Elektrode 240 ausgebildet. Die dritte Störstellendiffusionsschicht 252 kann nach oder vor einer Ausbildung eines zweiten Isolationsschichtmusters 154 ausgebildet werden.
Im Anschluß an die Ausbildung des zweiten Isolationsschichtmusters 154 kann ferner ein zweiter Seitenwand-Spacer 148 (siehe 7) in dem Zellarraybereich ”a” und dem peripheren Schaltungsbereich ”b” ausgebildet werden. In dem Zellarraybereich ”a” bedeckt der zweite Seitenwand-Spacer 148 der 7 den ersten Seitenwand-Spacer 146 und die Seitenwände der dritten und zweiten Isolationsschichtmuster 156a und 154. In dem peripheren Schaltungsbereich ”b” bedeckt der zweite Seitenwand-Spacer 148 der 7 den ersten Seitenwand-Spacer 146. In diesem Fall kann die dritte Störstellendiffusionsschicht 252 in dem zweiten aktiven Bereich 203 zu beiden Seiten der Gate-Elektrode 240 im Anschluß an die Ausbildung des zweiten Seitenwand-Spacers ausgebildet werden. Alternativ können die ersten und zweiten Störstellendiffusionsschichten 150 und 250 im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 146 ausgebildet werden und die dritte Störstellendiffusionsschicht 252 kann im Anschluß an die Ausbildung des zweiten Seitenwand-Spacers 148 ausgebildet werden.
Wie in der Zeichnung dargestellt, sind die Konstruktionen der nicht-flüchtigen Speichervorrichtungen gemäß der ersten und zweiten Ausführungsformen sehr ähnlich zueinander. Ein Unterschied zwischen Ihnen besteht darin, daß das dritte Isolationsschichtmuster 156a mit der Wortleitung 140 selbstausgerichtet ist, und somit eine Breite des dritten Isolationsschichtmusters 156a identisch mit einer Breite der Wortleitung 140 ist. Daher bedeckt der erste Seitenwand-Spacer 146 eine Seitenwand der Gate-Elektrode 140, eine Seitenwand der dritten Isolationsschicht 156a und eine obere Oberfläche des Vorsprungteils 151a.
15 ist eine Draufsicht, die eine nicht erfindungsgemäße nicht-flüchtige Speichervorrichtung darstellt, bei welcher die Bezugszeichen ”a” und ”b” einen Zellarraybereich bzw. einen peripheren Schaltungsbereich bezeichnen. 16 ist eine Querschnittsansicht, die eine nicht erfindungsgemäße nicht flüchtige Speichervorrichtung entlang einer Linie III-III' der 15 darstellt.
Gemäß 15 und 16 wird eine Vorrichtungsisolationsschicht 101' in einer vorbestimmten Fläche eines Halbleitersubstrats 100 ausgebildet, um eine Vielzahl von ersten aktiven Bereichen 103' in diesem Zellarraybereich ”a” zu definieren, und um einen zweiten aktiven Bereich 203' in dem peripheren Schaltungsbereich ”b” zu definieren. Eine Vielzahl von Wortleitungen 183, die über den ersten aktiven Bereichen 103' und der Vorrichtungsisolationsschicht 101' kreuzen, werden in dem Zellarraybereich ”a” ausgebildet. Eine Stapelisolationsschicht, ist zwischen den Wortleitungen 183 und den ersten aktiven Bereichen 103' angeordnet, und enthält eine Tunneloxidschicht 162, eine Ladungsspeicherschicht 194 und eine Sperrisolationsschicht 196, die aufeinander folgend gestapelt sind. Es wird bevorzugt, daß die Tunneloxidschicht 162, die Ladungsspeicherschicht 194 und die Sperrisolationsschicht 196 aus einem thermisehen Oxid, einem Siliciumnitrid bzw. einem CVD-Oxid hergestellt sind. Eine Seitenwand der Wortleitung 183 ist mit einem ersten Seitenwand-Spacer 186 bedeckt.
Überdies kann eine Gate-Abdeckoxidschicht 182 zwischen der Wortleitung 183 und dem ersten Seitenwand-Spacer 186 angeordnet sein. Da die Ladungsspeicherschicht 194 und die Sperrisolationsschicht 196 größere Breiten als die Wortleitung 183 aufweisen, weisen sie ein Vorsprungsteil 191 auf, das aus der Seitenwand der Wortleitung 183 herausragt. Obwohl ein starkes elektrisches Feld zwischen der Wortleitung 183 und dem ersten aktiven Bereich 103' durch eine Programmierungsspannung oder eine Löschspannung angelegt wird, ist ein elektrisches Feld, das an dem Vorsprungsteil 191 angelegt ist, schwach. Folglich ist ein Leckstrom, der durch die Sperrisolationsschicht 196 und die Tunneloxidschicht 162 fließt, die beide über und unter dem Vorsprungsteil 191 ausgebildet sind, beträchtlich verringert, um eine weiche bzw. sanfte Programmierungscharakteristik oder eine Datenwiedergewinnungscharakteristik zu verbessern.
Der erste Seitenwand-Spacer 186 bedeckt nicht nur die Seitenwand der Wortleitung 183, sondern ebenso eine obere Oberfläche des Vorsprungteils 191. Überdies kann ein zweiter Seitenwand-Spacer 188 (siehe 19) eine äußere Seitenwand des ersten Seitenwand-Spacers 186, eine Seitenwand der Sperrisolationsschicht 196 und eine Seitenwand der Ladungsspeicherschicht bedecken. Eine erste Störstellendiffusionsschicht 190 wird in dem ersten aktiven Bereich 103' zwischen den Wortleitungen 183 ausgebildet. Daher wird ein erster Zelltransistor an einer Kreuzung der Wortleitung 183 und des ersten aktiven Bereichs 103' ausgebildet. In diesem Fall weist die Tunneloxidschicht 152 unter der Wortleitung 140 eine gleichförmige Dicke auf. Das heißt, eine dicke Tunneloxidschicht, die durch einen Bird's-Beak-Effekt verursacht ist, wird zumindest unter einer Kante bzw. einem Rand der Wortleitung 183 nicht ausgebildet. Daher weist eine Vielzahl von ersten Transistoren in dem Zellarraybereich ”a” die gleichwertige Schwellwert-Spannung auf.
In den peripheren Schaltungsbereich ”b” wird eine Gate-Elektrode in der Art ausgebildet, dass sie über dem zweiten aktiven Bereich 203 kreuzt. Eine Gate-Isolationsschicht 262 ist zwischen der Gate-Elektrode 283 und dem zweiten aktiven Bereich 203 angeordnet. Eine Seitenwand der Gate-Elektrode 283 wird von dem ersten Seitenwand-Spacer 186 bedeckt. Überdies wird eine äußere Seitenwand des ersten Seitenwand-Spacers 186 durch einen zweiten Seitenwand-Spacer bedeckt, wie vorangehend beschrieben. Die Gate-Abdeckoxidschicht 182 kann zwischen dem ersten Seitenwand-Spacer 186 und der Gate-Elektrode 283 angeordnet sein. Dual aufgebaute Störstellendiffusionsschichten 294 werden in dem zweiten aktiven Bereich 203' zu beiden Seiten der Gate-Elektrode 283 ausgebildet. Die dual aufgebaute Störstellendiffusionsschicht 294 enthält zweite und dritte Störstellendiffusionsschichten 290 und 292. Folglich entspricht die Störstellendiffusionsschicht 294 einem Source/Drain-Bereich vom LDD-Typ und die zweite Störstellendiffusionsschicht 290 und die dritte Störstellendiffusionsschicht 292 entspricht einer leicht dotierten Diffusionsschicht bzw. einer stark dotierten Störstellendiffusionsschicht.
Ein Unterschied zwischen den ersten und zweiten Ausführungsformen besteht darin, dass die Vorrichtungsisolationsschicht 101' unter Verwendung einer selbstausgerichteten schmalen Grabentechnologie (S. A. STI) ausgebildet ist. Dem entsprechend enthält die Wortleitung 183 eine obere Wortleitung 180, die den ersten aktiven Bereich 103' kreuzt, und eine untere Wortleitung 181, die zwischen der oberen Wortleitung 180 und dem ersten aktiven Bereich 103' angeordnet ist. Wie in 16 gezeigt kann die Gate-Elektrode 283 eine untere Gate-Elektrode 281 und eine obere Gate-Elektrode 280 enthalten.
17 bis 19 sind Querschnittflußdiagramme zum Erläutern der Schritte der Herstellung der nicht flüchtigen Speichervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung entlang einer Linie III-III' der 15.
Gemäß 17 wird eine starke Isolationsschicht 168 auf einem Halbleitersubstrat 100 ausgebildet. Nachdem die starke Isolationsschicht 168, die in einem peripheren Schaltungsbereich ”b” ausgebildet worden ist, entfernt worden ist, und eine Gate-Isolationsschicht 262 ausgebildet worden ist, wird eine untere Gate-Leitungsschicht 169 und eine Hardmaskenschicht auf einer gesamten Oberfläche des Substrats 100 ausgebildet. Die Hartmaskenschicht, die untere Gate-Leitungsschicht 169, die Stapelisolationsschicht 168, und das Substrat 100 in einem Zellarraybereich ”a” und die Hartmaskenschicht, die untere Gate-Elektrode 169 und das Substrat 100 werden aufeinander folgend gemustert, um einen Graben in einer vorbestimmten Fläche des Substrats 100 auszubilden. Vorzugsweise wird die erste Isolationsschicht 162 bis zu einer Dicke von 1,5 nm–3,5 nm ausgebildet, um ein Tunneln von Ladungen auch bei niedrigen Programmierung- und Löschspannungen zu ermöglichen. Wie bei der ersten Ausführungsform zuvor erwähnt, wird die zweite Isolationsschicht 164 aus Siliziumnitrid bis zu einer Dicke von 4 nm–10 nm, und die dritte Isolationsschicht 166 vorzugsweise aus einem CVD-Oxid bis zu einer Dicke von 4 nm–12 nm hergestellt. Danach wird die Grabenfläche mit einer Isolationsschicht aufgefüllt, um eine Vorrichtungsisolationsschicht 101' auszubilden, und die Hartmaskenschicht wird entfernt.
Gemäß 18 wird die obere Gate-Leitungsschicht 170 auf einer gesamten Oberfläche eines Halbleitersubstrats 100 dort ausgebildet, wo die Vorrichtungsisolationsschicht 101' ausgebildet ist. Die obere Gate-Leitungsschicht 170 wird vorzugsweise aus Polysilizium oder Polyzid hergestellt, da durch ein aufeinander folgendes Stapeln von Polysilizium und einem Metallsilizid ausgebildet wird.
Gemäß 19 werden die obere Gate-Leitungsschicht 170 und die untere Gate-Leitungsschicht 169 aufeinander folgend gemustert, um eine Vielzahl von Wortleitungen 183 auszubilden, die den ersten aktiven Bereich 103' in dem Zellarraybereich ”a” kreuzen, und um eine Gate-Elektrode 283 auszubilden, die den zweiten aktiven Bereich 203' in dem peripheren Schaltungsbereich ”b” kreuzt. In der gleichen Art und Weise wie bei der ersten Ausführungsform wird eine erste Störstellendiffusionsschicht 190 in dem ersten aktiven Bereich 103' zwischen den Wortleitungen 183 ausgebildet, und wird eine zweite Störstellendiffusionsschicht in dem zweiten aktiven Bereich 203' zu beiden Seiten der Gate-Elektrode 283 ausgebildet. Ein erster Seitenwand-Spacer 186 wird auf den Seitenwänden einer Wortleitung 183 und einer Gate-Elektrode 283 ausgebildet. Die Wortleitung 183 enthält untere und obere Wortleitungen 181 und 180, die aufeinander folgend gestapelt sind, und die Gate-Elektrode 283 enthält obere und untere Gate-Elektroden 281 und 280. Unter Verwendung des Seitenwand-Spacers 186 und der Gate-Elektrode 183 in den Zellarraybereich ”a” als eine Ätzmaske werden zumindest die dritten und zweiten Isolationsschichten 166 und 164 geätzt, um dritte und zweite Isolationsschichtmuster 196 und 194 zwischen der Gate-Elektrode 183 und jedem der aktiven Bereiche 103' auszubilden.
Eine Kante bzw. ein Rand des zweiten Isolationsschichtmuster 194 erstreckt sich derart, dass es ein Vorsprungsteil 191 aufweist, das aus einer Seitenwand der Gate-Elektrode 183 hervorragt. Das zweite Isolationsschichtmuster 194 entspricht einer Ladungsspeicherschicht, und das dritte Isolationsschichtmuster 196, das zwischen der Wortleitung 183 und dem zweiten Isolationsschichtmuster 194 angeordnet ist, entspricht einer Sperrisolationsschicht. Die erste Isolationsschicht 162, die zwischen dem zweiten Isolationsschichtmuster 194 und dem ersten aktiven Bereich 103' angeordnet ist, entspricht einer Tunneloxidschicht. Im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 186 werden Störstellen in dem zweiten aktiven Bereich 203' zu beiden Seiten der Gate-Elektrode 283 in dem peripheren Schaltungsbereich ”b” implantiert, um eine dritte Störstellendiffusionsschicht 292 auszubilden. Somit wird eine dual aufgebaute Störstellendiffusionsschicht 294 in dem zweiten aktiven Bereich 203' auf jeder Seite (beiden Seiten) der Gate-Elektrode 283 ausgebildet. Die dritte Störstellendiffusionsschicht 292 kann vor oder nach einem Ausbilden des zweiten Isolationsschichtmusters 194 ausgebildet werden.
Überdies kann ein zweiter Seitenwand-Spacer 188 in dem Zellarraybereich ”a” und dem peripheren Schaltbereich ”b” ausgebildet werden. Der zweite Seitenwand-Spacer 188 bedeckt nicht nur die Seitenwände der ersten und zweiten Isolationsschicht 196 und 194 in dem Zellarraybereich ”a”, sondern eben so den ersten Seitenwand-Spacer 186 in dem peripheren Schaltungsbereich ”b”. In diesem Fall können die ersten und zweiten Störstellen Diffusionsschichten 190 und 290 im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 186 ausgebildet werden. Ebenso kann die dritte Störstellendiffusionsschicht 292 in dem zweiten aktiven Bereich 203' auf jeder Seite (beiden Seiten) der Gate-Elektrode 283 im Anschluß an die Ausbildung des zweiten Seitenwand-Spacers 148 ausgebildet werden.
20 ist eine Querschnittsansicht, die eine nicht flüchtige Speichervorrichtung gemäß einer modifizierten Version der zweiten Ausführungsform entlang einer Linie III-III' der 15 darstellt.
Gemäß 20 wird bei einer vierten Ausführungsform der Erfindung eine Vorrichtungsisolationsschicht unter Verwendung einer selbstausgerichteten schmalen Grabentechnologie (S. A. STI) ausgebildet, ähnlich der dritten Ausführungsform. Die Schritte bis zur Ausbildung der Gate-Leitungsschicht sind identisch mit denen in der vorhergehenden modifizierten Version der ersten Ausführungsform. Darauffolgende Schritte werden in der gleichen Art und Weise wie bei der zweiten Ausführungsform durchgeführt. Ausbilden einer Wortleitung 183, die einen ersten aktiven Bereich 103' kreuzt, in einem Zellarraybereich ”a” des Halbleitersubstrats 100 und einer Gate-Elektrode 283, die sich zu einem oberen Teil der Vorrichtungsisolationsschicht 101' in dem zweiten aktiven Bereich 203' in dem peripheren Schaltungsbereich ”b” erstreckt. Eine Gate-Abdeckoxidschicht 182' kann ferner auf Seitenwänden und oberen Oberflächen der Wortleitung 183 und der Gate-Elektrode 283 ausgebildet werden. Eine Tunneloxidschicht 162, eine Ladungsspeicherschicht 194 und eine Sperrisolationsschicht 196a werden auf dem ersten aktiven Bereich 103' zwischen Vorrichtungsisolationsschichten 101a aufeinanderfolgend gestapelt und sind zwischen der Wortleitung 183 und dem ersten aktiven Bereich 103' angeordnet. Die Sperrisolationsschicht 196a ist selbstausgerichtet mit der Wortleitung 183, so dass deren Breiten identisch zu einander sind.
Eine Seitenwand der Ladungsspeicherschicht 194 weist ein Vorsprungsteil 191a auf, der aus einer Seitenwand einer Gate-Elektrode herausragt. Ein erster Seitenwand-Spacer 186 ist auf der Seitenwand der Wortleitung 183 und dem Vorsprungsteil 191a der Ladungsspeicherschicht 194 in dem Zellarraybereich ”a” ausgebildet, und auf der Seitenwand der Gate-Elektrode 283 in dem peripheren Schaltungsbereich ”b”. Überdies kann der zweite Spacer 188 zum Bedecken des ersten Seitenwand-Spacer 186 und einer Seitenwand der Ladungsspeicherschicht 194 in dem Zellarraybereich ”a”, und des ersten Seitenwand-Spacer 186 in dem peripheren Schaltungsbereich ”b” ausgebildet sein. Eine erste Störstellendiffusionsschicht 190 ist in dem ersten aktiven Bereich 103' zwischen der Wortleitungen 183 ausgebildet, und eine dual aufgebaute Störstellendiffusionsschicht 294 ist in einem zweiten aktiven Bereich 203' auf jeder Seite (beiden Seiten) der Gate-Elektrode 283 ausgebildet. Die dual aufgebaute Störstellendiffusionsschicht 294 enthält die zweite und dritte Störstellendiffusionsschicht 290 und 292.
Gemäß der vorliegenden Erfindung erstreckt sich eine Kante bzw. ein Rand der Ladungsspeicherschicht derart, dass sie ein Vorsprungsteil aufweist, das aus einer Seitenwand einer Gate-Elektrode herausragt. Bei einer hohen Defektdichte ragen ebenso Kanten bzw. Ränder einer Sperrisolationsschicht und einer Tunneloxidschicht aus der Seitenwand der Gate-Elektrode hervor, was zu einer deutlichen Verringerung bei einem Leckstrom führt, der durch die Defektstellen in den Kanten bzw. Rändern der Sperrisolationsschicht und Tunneloxidschicht fließt. Somit kann verglichen mit dem Stand der Technik eine Datenwiedergewinnungscharakteristik verbessert werden.
Überdies macht es die Erfindung möglich, die Verschlechterung der Eigenschaften von wiederholten Betriebszyklen zu verringern, und eine Tunneloxidschicht ohne einem Bird's-Beak unter der Gate-Elektrode auszubilden. Somit kann der Schwellwert-Spannungs-Verteilungsbereich der Speicherzellen verringert werden.

Claims

Nicht-flüchtige Speichervorrichtung, die aufweist: einen aktiven Bereich (103; 103'), der in einer vorbestimmten Fläche eines Halbleitersubstrats (100) definiert ist; eine Gate-Elektrode (140; 183), die über dem aktiven Bereich (103; 103') kreuzt; eine Tunneloxidschicht (152; 162), eine Ladungsspeicherschicht (154; 194) und eine Sperrisolationsschicht (156a; 196a), welche aufeinanderfolgend zwischen der Gate-Elektrode (140; 183) und zumindest dem aktiven Bereich (103; 103') gestapelt sind; und eine Gate-Abdeckoxidschicht (142'; 182'), wobei die Ladungsspeicherschicht (154; 194) ein Vorsprungsteil (151a; 191a) aufweist, welches aus der Seitenwand der Gate-Elektrode (140; 183) herausragt, wobei die Sperrisolationsschicht (156a; 196a) selbstausgerichtet mit der Gate-Elektrode (140; 183) ist, um die gleiche Breite wie eine Breite der Gate-Elektrode (140; 183) aufzuweisen, wobei die nicht-flüchtige Speichervorrichtung ferner einen ersten Seitenwand-Spacer (146; 186) aufweist, welcher die Seitenwand der Gate-Elektrode (140; 183) und eine Seitenwand der Sperrisolationsschicht (156a; 196a) bedeckt, und der auf dem Vorsprungsteil (151a; 191a) der Ladungsspeicherschicht (154; 194) positioniert ist, wobei die Gate-Abdeckoxidschicht (142'; 182') zwischen dem ersten Seitenwand-Spacer (146; 186) und der Gate-Elektrode (140; 183) angeordnet ist, und wobei die nicht-flüchtige Speichervorrichtung ferner einen zweiten Seitenwand-Spacer (146; 188) aufweist, welcher eine äußere Seitenwand des ersten Seitenwand-Spacers (146; 188) und eine Seitenwand der Ladungsspeicherschicht (154; 194) bedeckt.
Nicht-flüchtige Speichervorrichtung nach Anspruch 1, wobei die Tunneloxidschicht (152; 162) und die Sperrisolationsschicht (156a; 196a) aus Siliziumoxid hergestellt sind, und die Ladungsspeicherschicht (154; 194) aus Siliziumnitrid hergestellt ist.
Nicht-flüchtige Speichervorrichtung nach Anspruch 1, wobei eine Breite der Ladungsspeicherschicht (154; 194) gleich der Summe der Breite der Gate-Elektrode (140; 183) und der Breiten der ersten Seitenwand-Spacer (146; 186) ist, die die beiden Seitenwände der Gate-Elektrode (140; 183) bedecken.
Nicht-flüchtige Speichervorrichtung, die aufweist: einen aktiven Bereich (103; 103'), der in einer vorbestimmten Fläche eines Halbleitersubstrats (100) definiert ist; eine Gate-Elektrode (140; 183), die über dem aktiven Bereich (103; 103') kreuzt; eine Tunneloxidschicht (152; 162), eine Ladungsspeicherschicht (154; 194) und eine Sperrisolationsschicht (156; 196), welche aufeinanderfolgend zwischen der Gate-Elektrode (140; 183) und zumindest dem aktiven Bereich (103; 103') gestapelt sind; und eine Gate-Abdeckoxidschicht, (142; 182) wobei die Ladungsspeicherschicht (154; 194) cm Vorsprungsteil (151; 191) aufweist, welches aus der Seitenwand der Gate-Elektrode (140; 183) herausragt, wobei die Sperrisolationsschicht (156; 196) ein Vorsprungsteil (151; 191) aufweist, welches aus der Seitenwand der Gate-Elektrode (140; 183) herausragt, und welche die gleiche Breite wie die Breite der Ladungsspeicherschicht (154; 194) aufweist, wobei die nicht-flüchtige Speichervorrichtung ferner einen ersten Seitenwand-Spacer (146; 186) aufweist, welcher die Seitenwand der Gate-Elektrode (140; 183) bedeckt, und der auf dem Vorsprungsteil (151; 191) der Sperrisolationsschicht (156; 196) positioniert ist, wobei die Gate-Abdeckoxidschicht (142; 182) zwischen der Gate-Elektrode (140; 183) und dem ersten Seitenwand-Spacer (146; 186) angeordnet ist, und wobei die nicht-flüchtige Speichervorrichtung ferner einen zweiten Seitenwand-Spacer (148; 188) aufweist, der eine äußere Seitenwand des ersten Seitenwand-Spacers (146; 186), die Seitenwand der Sperrisolationsschicht (156; 196) und die Seitenwand der Ladungsspeicherschicht (154; 194) bedeckt.
Nicht-flüchtige Speichervorrichtung nach Anspruch 4, wobei die Breite der Ladungsspeicherschicht (154; 194) gleich der Summe der Breite der Gate-Elektrode (140; 183) und der Breiten der ersten Seitenwand-Spacer (146; 186) ist, die die beiden Seitenwände der Gate-Elektrode (140; 183) bedecken.
Nicht-flüchtige Speichervorrichtung nach einem der Ansprüche 1 bis 5, weiter mit: einer Vielzahl von parallelen Vorrichtungsisolationsschichten (101; 101'), die in einer vorbestimmten Fläche des Halbleitersubstrats (100) zum Bestimmen des aktiven Bereichs (103; 103') ausgebildet sind, wobei die Gate-Elektrode (140; 183) die Vorrichtungsisolationsschichten (101; 101'), die benachbart zu beiden Seiten des aktiven Bereichs (103; 103') sind, kreuzt, und die Ladungsspeicherschicht (154; 194) sich parallel zu der Vorrichtungsisolationsschicht (101; 101') erstreckt.
Nicht-flüchtige Speichervorrichtung nach Anspruch 6, wobei die Gate-Elektrode (183) enthält: eine obere Gate-Elektrode (180), die den aktiven Bereich (103') und die Vorrichtungsisolationsschicht (101') kreuzt; und eine untere Gate-Elektrode (181), die zwischen der oberen Gate-Elektrode (180) und dem aktiven Bereich (103') angeordnet ist, wobei die Tunneloxidschicht (162), die Ladungsspeicherschicht (194), die Sperrisolationschicht (196; 196a) und die untere Gate-Elektrode (181) auf dem aktiven Bereich (103') zwischen benachbarten Vorrichtungsisolationsschichten (101') aufeinanderfolgend gestapelt sind.
Nicht-flüchtige Speichervorrichtung nach Anspruch 6, wobei die Ladungsspeicherschicht (154; 194) und die Sperrisolationsschicht (156; 156a; 196; 196a) sich parallel zu der Gate-Elektrode (140; 183) derart erstrecken, daß sie über dem aktiven Bereich (103; 103') und die Vorrichtungsisolationsschichten (101; 101') kreuzen.
Nicht-flüchtige Speichervorrichtung nach einem der Ansprüche 1 bis 3, weiter mit einem peripheren Schaltungsbereich (b), der aufweist: Vorrichtungsisolationsschichten (101; 101'), die in einer vorbestimmten Fläche des Halbleitersubstrats (100) zum Definieren eines zweiten aktiven Bereichs (203; 203') in dem peripheren Schaltungsbereich (b) ausgebildet sind; eine Gate-Elektrode (240; 283), die den zweiten aktiven Bereich (203; 203') kreuzt; und eine Gate-Isolationsschicht (152; 262), die zwischen dem zweiten aktiven Bereich (203; 203') und der Gate-Elektrode (240; 283) angeordnet ist, wobei weiter eine Vielzahl von Wortleitungen vorgesehen sind, die über dem ersten aktiven Bereich (103; 103') kreuzen; und die Tunneloxidschicht (152; 162, 262), die Ladungsspeicherschicht (154; 194) und die Sperrisolationsschicht (156a; 196a) weiter zwischen den Wortleitungen und dem ersten aktiven Bereich (103; 103') vorgesehen sind, zumindest die Ladungsspeicherschicht (154; 194) sich derart quer über die Wortleitungen erstreckt, daß sie ein Vorsprungsteil zu beiden Seiten der Wortleitungen aufweist, die Sperrisolationsschicht (156a; 196a) mit der darüberliegenden Wortleitung selbstausgerichtet ist, um die gleiche Breite wie die Breite der Wortleitung aufzuweisen, die nicht-flüchtige Speichervorrichtung ferner einen ersten Seitenwand-Spacer (146; 186) aufweist, welcher eine Seitenwand der Wortleitung und eine Seitenwand der Sperrisolationsschicht (156a; 196a) bedeckt, und der auf dem Vorsprungsteil der Ladungsspeicherschicht (154; 194) lokalisiert ist, die nicht-flüchtige Speichervorrichtung ferner einen zweiten Seitenwand-Spacer (148; 188) aufweist, der eine äußere Seitenwand des ersten Seitenwand-Spacers (146; 186) und die Seitenwand der Ladungsspeicherschicht (154; 194) bedeckt, und wobei eine Gate-Abdeckoxidschicht (142; 142') zwischen dem ersten Seitenwand-Spacer (146; 186) und den Gate-Elektroden (140; 183) sowie zwischen dem ersten Seitenwand-Spacer (146; 186) und den Wortleitungen vorgesehen ist.
Nicht-flüchtige Speichervorrichtung nach Anspruch 9, wobei jede der Wortleitungen enthält: eine obere Wortleitung, die über dem ersten aktiven Bereich (103') und den Vorrichtungsisolationsschichten (101'), die benachbart zu beiden Seiten des ersten aktiven Bereichs (103') sind, kreuzt; und eine untere Wortleitung, die zwischen dem ersten aktiven Bereich (103') und der oberen Wortleitung angeordnet ist, wobei die Stapelisolationsschicht (196a) und die untere Wortleitung auf dem ersten aktiven Bereich (103') zwischen den Vorrichtungsisolationsschichten (101') aufeinanderfolgend gestapelt sind.
Nicht-flüchtige Speichervorrichtung nach Anspruch 10, wobei die Gate-Elektrode (283) enthält: eine obere Gate-Elektrode (280), die über dem zweiten aktiven Bereich (203') und der dazu benachbarten Vorrichtungsisolationsschicht (101') kreuzt; und eine untere Gate-Elektrode (281), die zwischen der oberen Gate-Elektrode (280) und dem zweiten aktiven Bereich (203') angeordnet ist, wobei die obere Gate-Elektrode (280) und die untere Gate-Elektrode (281) auf dem zweiten aktiven Bereich (203') aufeinanderfolgend gestapelt sind.
Nicht-flüchtige Speichervorrichtung nach Anspruch 9, wobei die Ladungsspeicherschicht (194) und die Sperrisolationsschicht (196a) sich parallel zu der Wortleitung derart erstrecken, daß sie über dem aktiven Bereich (103') und den Vorrichtungsisolationsschichten (101') kreuzen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 4 oder 5, weiter mit einem peripheren Schaltungsbereich (b), der aufweist: Vorrichtungsisolationsschichten (101; 101'), die in einer vorbestimmten Fläche des Halbleitersubstrats (100) zum Definieren eines zweiten aktiven Bereichs (203') in dem peripheren Schaltungsbereich (b) ausgebildet sind; eine Gate-Elektrode (283), die den zweiten aktiven Bereich (203; 203') kreuzt; und eine Gate-Isolationsschicht (202; 262), die zwischen dem zweiten aktiven Bereich (203; 203') und der Gate-Elektrode (240; 283) angeordnet ist, wobei: weiter eine Vielzahl von Wortleitungen vorgesehen sind, die über dem ersten aktiven Bereich (103; 103') kreuzen; und die Tunneloxidschicht (152; 162), die Ladungsspeicherschicht (154; 194) und die Sperrisolationsschicht (156; 196) weiter zwischen den Wortleitungen und dem ersten aktiven Bereich (103; 103') vorgesehen sind, wobei zumindest die Ladungsspeicherschicht (154; 194) sich derart quer über die Wortleitungen erstreckt, daß sie ein Vorsprungsteil (151; 191) zu beiden Seiten der Wortleitungen aufweist, die Sperrisolationsschicht (156; 196) ein Vorsprungsteil (151; 191) aufweist, welches aus der Seitenwand der Wortleitung hervorragt, und welche die gleiche Breite wie die Breite der Ladungsspeicherschicht (154; 194) aufweist, die nicht-flüchtige Speichervorrichtung ferner einen ersten Seitenwand-Spacer (146; 186) aufweist, der die Seitenwand der Wortleitung bedeckt, und der auf dem Vorsprungsteil (151; 191) der Sperrisolationsschicht (156; 196) lokalisiert ist, die nicht-flüchtige Speichervorrichtung ferner einen zweiten Seitenwand-Spacer (148; 188) aufweist, der eine äußere Seitenwand des ersten Seitenwand-Spacers (146; 186), eine Seitenwand der Sperrisolationsschicht (156; 196) und eine Seitenwand der Ladungsspeicherschicht (154; 194) bedeckt, und wobei eine Gate-Abdeckoxidschicht (142; 182) zwischen dem ersten Seitenwand-Spacer (146; 186) und den Gate-Elektroden (140; 183) sowie zwischen dem ersten Seitenwand-Spacer (146; 186) und den Wortleitungen vorgesehen ist.
Nicht-flüchtige Speichervorrichtung nach einem der Ansprüche 9 bis 13, die ferner einen Source/Drain-Bereich aufweist, welcher in dem zweiten aktiven Bereich (203; 203') zu beiden Seiten der Gate-Elektrode (140; 183) ausgebildet ist, und der eine LDD-(leicht dotierte Drain-)Struktur aufweist.
Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung, das die Schritte aufweist: Ausbilden einer Stapelisolationsschicht (108; 168) auf einem Halbleitersubstrat (100) durch aufeinanderfolgendes Stapeln von einer ersten (102; 162), zweiten (104; 164) und dritten Isolationsschicht (106; 166); Ausbilden einer Gate-Elektrode (140; 183), die über die Stapelisolationsschicht (108; 168) kreuzt; und Ausbilden einer Ladungsspeicherschicht (154; 194) und einer Sperrisolationsschicht (156a; 196a), welche zwischen der Gate-Elektrode (140; 183) und der ersten Isolationsschicht (102; 162) durch Mustern der dritten (106; 166) und zweiten Isolationsschicht (104; 164) aufeinanderfolgend gestapelt werden, wobei zumindest die zweite Isolationsschicht (104; 164) derart gemustert ist, daß die Ladungsspeicherschicht (154; 194) einen Vorsprungsteil (151a; 191a) aufweist, welcher aus einer Seitenwand der Gate-Elektrode (140; 183) hervorragt, wobei der Schritt des Ausbildens der Ladungsspeicherschicht (154; 194) und der Sperrisolationsschicht (156a; 196a) die Schritte enthält: Ätzen der dritten Isolationsschicht (106; 166) unter Verwendung der Gate-Elektrode (140; 183) als eine Ätzmaske, um eine Sperrisolationsschicht (156a; 196a) auszubilden, welche mit der Gate-Elektrode (140; 183) selbstausgerichtet ist; Ausbilden eines ersten Seitenwand-Spacers (146; 186) auf der Seitenwand der Gate-Elektrode (140; 183) und einer Seitenwand der Sperrisolationsschicht (156a; 196a); und Ätzen der zweiten Isolationsschicht (104; 164) unter Verwendung der Gate-Elektrode (140; 183) und des ersten Seitenwand-Spacers (146; 186) als eine Ätzmaske, um eine Ladungsspeicherschicht (154; 194) auszubilden, deren Breite größer als die Breite der Gate-Elektrode (140; 183) ist, wobei das Verfahren ferner einen Schritt eines Ausbildens einer Gate-Abdeckoxidschicht (142'; 182') zumindest auf der Seitenwand der Gate-Elektrode (140; 183) vor der Ausbildung des ersten Seitenwand-Spacers (146; 186) aufweist, und wobei das Verfahren ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers (148; 188) auf einer äußeren Seitenwand des ersten Seitenwand-Spacers (146; 186) und der Seitenwand der Ladungsspeicherschicht (154; 194) aufweist.
Verfahren nach Anspruch 15, wobei die erste (102; 162) und dritte Isolationsschicht (106; 166) aus Siliziumoxid hergestellt werden, und die zweite Isolationsschicht (104; 164) aus Siliziumnitrid hergestellt wird.
Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung, das die Schritte aufweist: Ausbilden einer Stapelisolationsschicht (108; 168) auf einem Halbleitersubstrat (100) durch aufeinanderfolgendes Stapeln von einer ersten (102; 162), zweiten (104; 164) und dritten Isolationsschicht (106; 166); Ausbilden einer Gate-Elektrode (140; 183), die über die Stapelisolationsschicht (108; 168) kreuzt; Ausbilden einer Ladungsspeicherschicht (154; 194) und einer Sperrisolationsschicht (156; 196), welche zwischen der Gate-Elektrode (140; 183) und der ersten Isolationsschicht (102; 162) durch Muster der dritten (106; 166) und zweiten Isolationsschicht (104; 164) aufeinanderfolgend gestapelt werden, wobei zumindest die zweite Isolationsschicht (104; 164) derart gemustert ist, daß die Ladungsspeicherschicht (154; 194) einen Vorsprungsteil (151; 191) aufweist, welcher aus einer Seitenwand der Gate-Elektrode (140; 183) hervorragt, wobei der Schritt eines Ausbildens der Ladungsspeicherschicht (154; 194) und der Sperrisolationsschicht (156; 196) die Schritte enthält: Ausbilden eines ersten Seitenwand-Spacers (146; 186) auf der Seitenwand der Gate-Elektrode (140; 183); und aufeinanderfolgendes Ätzen der dritten und der zweiten Isolationsschicht (104; 164) unter Verwendung der Gate-Elektrode (140; 183) und des ersten Seitenwand-Spacers (146; 186), um die Sperrisolationsschicht (156; 196), die ein Vorsprungsteil (151; 191) unterhalb des ersten Seitenwand-Spacers (146; 186) aufweist, und eine Ladungsspeicherschicht (154; 194) auszubilden, welche mit der Sperrisolationsschicht (156; 196) selbstausgerichtet ist, wobei das Verfahren ferner einen Schritt eines Ausbildens einer Gate-Abdeckoxidschicht (142; 182) zumindest auf der Seitenwand der Gate-Elektrode (140; 183) vor der Ausbildung des ersten Seitenwand-Spacers (146; 186) aufweist, und das Verfahren ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers (148; 188) auf der äußeren Seitenwand des ersten Seitenwand-Spacers (146; 186), der Seitenwand der Sperrisolationsschicht (156; 196) und der Seitenwand der Ladungsspeicherschicht (154; 194) aufweist.
Verfahren nach einem der Ansprüche 15–17, weiter mit dem Schritt des Ausbildens einer Vorrichtungsisolationsschicht (101; 101'), wobei die Vorrichtungsisolationsschicht (101; 101') in einer vorbestimmten Fläche des Halbleitersubstrats (100) zum Definieren eines aktiven Bereichs (103; 103') ausgebildet wird, und die erste (102; 162), zweite (104; 164) und dritte Isolationsschicht (106; 166), zumindest auf dem aktiven Bereich (103; 103') aufeinanderfolgend gestapelt werden, und die Gate-Elektrode (140; 183) den aktiven Bereich (103; 103') auf der Stapelisolationsschicht kreuzt (108; 168).
Verfahren nach Anspruch 18, wobei die erste (102; 162) und dritte Isolationsschicht (106; 166) aus Siliziumoxid hergestellt werden, und die zweite Isolationsschicht (104; 164) aus Siliziumnitrid hergestellt wird.
Verfahren nach Anspruch 18, wobei der Schritt des Ausbildens der Vorrichtungsisolationsschicht (101; 101'), der Stapelisolationsschicht (108; 168) und der Gate-Elektrode (140; 183) die Schritte enthält: aufeinanderfolgendes Ausbilden der ersten Isolationsschicht (162), der zweiten Isolationsschicht (164), der dritten Isolationsschicht (168) und einer unteren Gate-Leitungsschicht (181) auf einer gesamten Oberfläche des Substrats (100); aufeinanderfolgendes Muster der unteren Gate-Leitungsschicht (181), der dritten Isolationsschicht (168), der zweiten Isolationsschicht (164) und der ersten Isolationsschicht (162), um einen Grabenbereich auszubilden, welcher einen aktiven Bereich (103') in einer vorbestimmten Fläche des Substrats (100) definiert; Ausbilden einer Vorrichtungsisolationsschicht (101') zum Auffüllen der Grabenfläche; Ausbilden einer oberen Gate-Leitungsschicht (180) auf einer gesamten Oberfläche einer resultierenden Struktur einschließlich der Vorrichtungsisolationsschicht (101'); und aufeinanderfolgendes Muster der oberen Gate-Leitungsschicht (170) und der gemusterten unteren Gate-Leitungsschicht (169), um eine untere Gate-Elektrode (181), die zwischen der oberen Gate-Elektrode (180) und dem aktiven Bereich (103') angeordnet ist, ebenso wie eine obere Gate-Elektrode (181) auszubilden, die über den aktiven Bereich (103') und die Vorrichtungsisolationsschicht (101') kreuzen.
Vorrichtung nach Anspruch 18, wobei der Schritt des Ausbildens der Vorrichtungsisolationsschicht (101), der Stapelisolationsschicht (108) und der Gate-Elektrode (140) die Schritte enthält: Ausbilden einer Vorrichtungsisolationsschicht (101), um einen aktiven Bereich (103) in einer vorbestimmten Fläche des Substrats (100) zu definieren; aufeinanderfolgendes Ausbilden der ersten bis dritten Isolationsschicht (102, 104, 106) und einer Gate-Leitungsschicht (120) auf einer gesamten Oberfläche einer resultierenden Struktur einschließlich der Vorrichtungsisolationsschicht (101); und Muster der Gate-Leitungsschicht (120).
Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung mit einem Zellarraybereich (a) und einem peripheren Schaltungsbereich (b), das die Schritte aufweist: Ausbilden einer Vorrichtungsisolationsschicht (101) in einer vorbestimmten Fläche eines Halbleitersubstrats (100), um einen ersten aktiven Bereich und einen zweiten aktiven Bereich in dem Zellarraybereich (a) bzw. in dem peripheren Schaltungsbereich (b) zu definieren, und einer Stapelisolationsschicht (108; 168), die eine erste (102; 162), zweite (104; 164) und dritte Isolationsschicht (106; 166) enthält, welche auf dem ersten aktiven Bereich (103; 103') aufeinanderfolgend gestapelt sind, sowie einer Gate-Isolationsschicht (202; 262), die auf dem zweiten aktiven Bereich (203; 203') gestapelt ist; Ausbilden einer Vielzahl von Wortleitungen, die die Stapelisolationsschicht (108; 168) kreuzen, und einer Gate-Elektrode (240; 283), die über der Gate-Isolationsschicht (202; 262) kreuzt; und Muster zumindest der dritten (106; 166) und zweiten Isolationsschicht (104; 164), um eine Ladungsspeicherschicht (154; 194) und eine Sperrisolationsschicht (156a; 196a) auszubilden, welche zwischen der ersten Isolationsschicht (102; 162) und den Wortleitungen aufeinanderfolgend gestapelt sind, wobei zumindest die zweite Isolationsschicht (104; 164) derart gemustert wird, daß die Ladungsspeicherschicht (154; 194) einen Vorsprungsteil (151a; 191a) aufweist, welcher aus einer Seitenwand der Wortleitungen herausragt, wobei der Schritt des Ausbildens der Ladungsspeicherschicht (154; 194) und der Sperrisolationsschicht (156a; 196a) die Schritte enthält: Ätzen der dritten Isolationsschicht (106; 166) unter Verwendung der Wortleitungen als eine Ätzmaske, um Sperrisolationsschichten (156a; 196a) auszubilden, welche mit den Wortleitungen selbstausgerichtet sind; Ausbilden eines ersten Seitenwand-Spacers (146; 186) auf Seitenwänden der Wortleitungen, Seitenwänden der Sperrisolationsschichten (156a; 196a) und der Seitenwand der Gate-Elektrode (140; 183); und Ätzen der zweiten Isolationsschicht (104; 164) unter Verwendung der Wortleitungen und des ersten Seitenwand-Spacers (146; 186) als eine Ätzmaske, um eine Ladungsspeicherschicht (154; 184) auszubilden, deren Breite größer als eine Breite der Wortleitung ist, und wobei das Verfahren ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers (148; 188) auf der äußeren Seitenwand des ersten Seitenwand-Spacers (146; 186) und der Seitenwand der Ladungsspeicherschicht (154; 194) in dem Zellarraybereich (a), sowie auf einer äußeren Seitenwand des ersten Seitenwand-Spacers (146; 186) in dem peripheren Schaltungsbereich (b) aufweist, und wobei das Verfahren ferner einen Schritt eines Ausbildens einer Gate-Abdeckoxidschicht (142'; 182') auf Oberflächen der Wortleitungen und einer Oberfläche der Gate-Leitung vor einer Ausbildung des ersten Seitenwand-Spacers (146; 186) aufweist.
Verfahren nach Anspruch 22, wobei die erste (102; 162) und dritte Isolationsschicht (106; 186) aus Siliziumoxid hergestellt sind, und die zweite Isolationsschicht (104; 184) aus Siliziumnitrid hergestellt ist.
Verfahren nach Anspruch 22, wobei der Schritt eines Ausbildens der Vorrichtungsisolationsschicht (101'), der Stapelisolationsschicht (168), der Gate-Isolationsschicht (202; 262), der Wortleitungen und der Gate-Elektrode (183, 283) die Schritte enthält: selektives Ausbilden einer Stapelisolationsschicht (168) auf dem Substrat (100) in dem Zellarraybereich (a); selektives Ausbilden einer Gate-Isolationsschicht (262) auf dem Substrat (100) in dem peripheren Schaltungsbereich (b); Ausbilden einer unteren Gate-Leitungsschicht (169, 170) auf einer resultierenden Struktur einschließlich der Gate-Isolationsschicht (162, 262); aufeinanderfolgendes Mustern der unteren Leitungsschicht (169), der Stapelisolationsschicht (168), und des Substrats (100), um eine Grabenfläche auszubilden, welche einen ersten aktiven Bereich (103') und einen zweiten aktiven Bereich (203') in den Zellarraybereich (a) bzw. dem peripheren Schaltungsbereich (b) definiert; Ausbilden einer Vorrichtungsisolationsschicht (101'), um die Grabenfläche aufzufüllen; Ausbilden einer oberen Gate-Leitungsschicht (170) auf einer gesamten Oberfläche einer resultierenden Struktur einschließlich der Vorrichtungsisolationsschicht (101); und Ausbilden einer Vielzahl von Wortleitungen, die über die obere Gate-Leitungsschicht (170) kreuzen, und einer Gate-Elektrode (283), die über den zweiten aktiven Bereich (203') kreuzt, wobei jede der Wortleitungen eine obere Wortleitung enthält, die über den ersten aktiven Bereich (103') kreuzt, und eine untere Wortleitung, die zwischen der oberen Wortleitung und dem ersten aktiven Bereich (103') angeordnet ist; und wobei die Gate-Elektrode (283) eine obere Gate-Elektrode (280) enthält, die über dem zweiten aktiven Bereich (203') kreuzt, und eine untere Gate-Elektrode (281), die zwischen der oberen Gate-Elektrode (280) und dem zweiten aktiven Bereich (203') angeordnet ist.
Verfahren nach Anspruch 22, wobei der Schritt des Ausbildens der Vorrichtungsisolationsschicht (101), der Stapelisolationsschicht (108), der Gate-Isolationsschicht (152), der Wortleitungen und der Gate-Elektrode (140, 240) die Schritte aufweist: Ausbilden einer Vorrichtungsisolationsschicht (101'), in einer vorbestimmten Fläche des Substrats (100), um einen ersten aktiven Bereich (103') und einen zweiten aktiven Bereich (203') in dem Zellarraybereich (a) bzw. dem peripheren Schaltungsbereich (b) zu definieren; selektives Ausbilden einer ersten (162), zweiten (164) und dritten Isolationsschicht (168) in dem Zellarraybereich (a) der resultierenden Struktur einschließlich der Vorrichtungsisolationsschicht (101); Ausbilden einer Gate-Isolationsschicht (202) auf dem zweiten aktiven Bereich (203); Ausbilden einer Leitungsschicht (120) auf einer gesamten Oberfläche einer resultierenden Struktur einschließlich der ersten bis dritten Isolationsschicht (102, 104, 106) und der Gate-Isolationsschicht (202); und Muster der Leitungsschicht (120), um Wortleitungen, die dem ersten aktiven Bereich (103) kreuzen, und eine Gate-Elektrode (240), die den zweiten aktiven Bereich (203) kreuzt, auszubilden.
Verfahren nach Anspruch 22, das ferner einen Schritt eines Implantierens von Störstellen in den zweiten aktiven Bereich (203; 203') unter Verwendung der Gate-Elektrode (140, 240; 183, 283) und des ersten Seitenwand-Spacers (146; 186) als eine Ionenimplantationsmaske aufweist, um vor oder nach dem Ausbilden der Ladungsspeicherschicht (154; 194) einen stark dotierten Source/Drain-Bereich auszubilden.
Verfahren nach Anspruch 26, das ferner einen Schritt eines Implantierens von Störstellen in die ersten (103; 103') und zweiten aktiven Bereiche (203; 203') unter Verwendung der Wortleitungen und der Gate-Elektrode (140, 240; 183, 283) als eine Ionenimplantationsmaske vor oder nach dem Ausbilden der Sperrisolationsschicht (156a; 196a) aufweist.
Verfahren nach Anspruch 22, das ferner einen Schritt eines Implantierens von Störstellen in dem zweiten aktiven Bereich (203; 203') unter Verwendung der Gate-Elektrode (240; 283), des ersten Seitenwand-Spacers (146; 186) und des zweiten Seitenwand-Spacers (148; 188) als eine Ionenimplantationsmaske aufweist, um einen stark dotierten Source/Drain-Bereich auszubilden.
Verfahren nach Anspruch 28, das ferner einen Schritt eines Implantierens von Störstellen in den ersten (103; 103') und zweiten aktiven Bereichen (203; 203') unter Verwendung der Wortleitungen und der Gate-Elektrode (140, 240; 183, 283) als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source/Drain-Bereich auszubilden.
Verfahren nach Anspruch 28, das ferner einen Schritt eines Implantierens von Störstellen in den ersten (103; 103') und zweiten aktiven Bereichen (203; 203') unter Verwendung der Wortleitungen, der Gate-Elektrode (140, 240; 183, 283) und den ersten Seitenwand-Spacer (146; 186) als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source/Drain-Bereich auszubilden.
Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung mit einem Zellarraybereich (a) und einem peripheren Schaltungsbereich (b), das die Schritte aufweist: Ausbilden einer Vorrichtungsisolationsschicht (101; 101') in einer vorbestimmten Fläche eines Halbleitersubstrats (100), um einen ersten aktiven Bereich (103; 103') und einen zweiten aktiven Bereich (203; 203') in dem Zellarraybereich (a) bzw. in dem peripheren Schaltungsbereich (b) zu definieren, und einer Stapelisolationsschicht (108; 168), die eine erste (102; 162), zweite (104; 164) und dritte Isolationsschicht (106; 166) enthält, welche auf dem ersten aktiven Bereich (103; 103') aufeinanderfolgend gestapelt sind, sowie einer Gate-Isolationsschicht (202; 262), die auf dem zweiten aktiven Bereich (203; 203') gestapelt ist; Ausbilden einer Vielzahl von Wortleitungen, die die Stapelisolationsschicht (108; 168) kreuzen, und einer Gate-Elektrode (240; 283), die über der Gate-Isolationsschicht (202; 262) kreuzt; und Mustern zumindest der dritten (106; 166) und zweiten Isolationsschicht (104; 164), um eine Ladungsspeicherschicht (154; 194) und eine Sperrisolationsschicht (156; 196) auszubilden, welche zwischen der ersten Isolationsschicht (102; 162) und den Wortleitungen aufeinanderfolgend gestapelt sind, wobei zumindest die zweite Isolationsschicht (104; 164) derart gemustert wird, daß die Ladungsspeicherschicht (154; 194) einen Vorsprungsteil (151; 191) aufweist, welcher aus einer Seitenwand der Wortleitungen herausragt, wobei der Schritt des Ausbildens der Ladungsspeicherschicht (154; 194) und der Sperrisolationsschicht (156; 196) die Schritte enthält: Ausbilden eines ersten Seitenwand-Spacers (146; 186) auf den Seitenwänden der Wortleitungen und der Seitenwand der Gate-Elektrode (140, 240; 183, 283); und aufeinanderfolgendes Ätzen der dritten (106; 166) und zweiten Isolationsschichten (104; 164) unter Verwendung der Gate-Elektrode (140; 183), des ersten Seitenwand-Spacers (146; 186) als eine Ätzmaske, um eine Sperrisolationsschicht (156; 196), die ein Vorsprungsteil (151; 191) unter dem ersten Seitenwand-Spacer (146, 186) aufweist, und eine Ladungsspeicherschicht (154; 194), die mit der Sperrisolationsschicht (156; 196) selbstausgerichtet ist, auszubilden, wobei das Verfahren ferner einen Schritt einer Gate-Abdeckoxidschicht (142; 182) auf der Oberfläche der Gate-Elektrode (140; 183) und den Oberflächen der Wortleitungen vor der Ausbildung des ersten Seitenwand-Spacers (146; 186) aufweist, und wobei das Verfahren ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers (148; 188) auf der äußeren Seitenwand des ersten Seitenwand-Spacers (146; 186), der Seitenwand der Ladungsspeicherschicht (154; 194) und der Seitenwand der Sperrisolationsschicht (156; 196) in dem Zellarraybereich (a), sowie auf der äußeren Seitenwand des ersten Seitenwand-Spacers (146; 186) in dem peripheren Schaltungsbereich (b) aufweist.
Verfahren nach Anspruch 31, das ferner einen Schritt eines Implantierens von Störstellen in dem zweiten aktiven Bereich (203; 203') unter Verwendung der Wortleitungen, der Gate-Elektrode (240; 283) und des ersten Seitenwand-Spacers (146; 186) als eine Ionenimplantationsmaske aufweist, um einen stark dotierten Source/Drain-Bereich im Anschluß an die Ausbildung des ersten Seitenwand-Spacers (146; 186) auszubilden.
Verfahren nach Anspruch 32, das ferner einen Schritt eines Implantierens von Störstellen in den ersten (103, 103') und zweiten aktiven Bereichen (203, 203') unter Verwendung der Wortleitungen und der Gate-Elektrode (140, 240; 183; 283) als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source/Drain-Bereich vor der Ausbildung des ersten Seitenwand-Spacers (146; 186) auszubilden.
Verfahren nach Anspruch 31, das ferner den Schritt eines Implantierens von Störstellen in dem zweiten aktiven Bereich (203; 203') unter Verwendung der Gate-Elektrode (240; 283), des ersten Seitenwand-Spacers (146; 186) und des zweiten Seitenwand-Spacers (148; 188) als eine Ionenimplantationsmaske aufweist, um einen stark dotierten Source/Drain-Bereich auszubilden.
Verfahren nach Anspruch 34, das ferner einen Schritt eines Implantierens von Störstellen in die ersten (103; 103') und zweiten aktive Bereiche (203; 203') unter Verwendung der Wortleitungen und der Gate-Elektrode (140, 240; 183, 283) als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source/Drain-Bereich vor der Ausbildung des ersten Seitenwand-Spacers (146; 186) auszubilden.
Verfahren nach Anspruch 34, das ferner einen Schritt eines Implantierens von Störstellen in den ersten (103; 103') und zweiten aktiven Bereichen (203; 203') unter Verwendung der Wortleitungen, der Gate-Elektrode (140, 240; 183, 283) und des ersten Seitenwand-Spacers (146; 186) als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source/Drain-Bereich vor oder nach einem Ausbilden der Ladungsspeicherschicht (154; 194) und der Sperrisolationsschicht (156; 196) auszubilden.