JPH07297301A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07297301A JPH07297301A JP6088701A JP8870194A JPH07297301A JP H07297301 A JPH07297301 A JP H07297301A JP 6088701 A JP6088701 A JP 6088701A JP 8870194 A JP8870194 A JP 8870194A JP H07297301 A JPH07297301 A JP H07297301A
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- JP
- Japan
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- gate
- forming
- layer
- conductive layer
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Abstract
(57)【要約】 （修正有）
【目的】 不揮発性メモリに形成されるサイドウォール
スペーサを有効に活用する。 【構成】 不揮発性メモリ形成部２の基板１上に酸化シ
リコン層３，この上に導電層、この上にＯＮＯ層７を形
成し、ＭＯＳトランジスタ形成部６の基板１上に酸化シ
リコン層８を形成し、ＯＮＯ層７上にコントロールゲー
ト１１を、酸化シリコン層８上にゲート１２を形成し、
ゲート１２をマスクとしてＭＯＳトランジスタ形成部６
にライトドープ領域を形成する。そして、この上に絶縁
層を形成しエッジバッグによりサイドウォールスペーサ
１５，１６を形成する。コントロールゲート１１とサイ
ドウォールスペーサ１５をマスクとして導電層を除去す
ることにより、正確な位置にコントロールゲート１１よ
りも長いフローティングゲート１７を形成する。
スペーサを有効に活用する。 【構成】 不揮発性メモリ形成部２の基板１上に酸化シ
リコン層３，この上に導電層、この上にＯＮＯ層７を形
成し、ＭＯＳトランジスタ形成部６の基板１上に酸化シ
リコン層８を形成し、ＯＮＯ層７上にコントロールゲー
ト１１を、酸化シリコン層８上にゲート１２を形成し、
ゲート１２をマスクとしてＭＯＳトランジスタ形成部６
にライトドープ領域を形成する。そして、この上に絶縁
層を形成しエッジバッグによりサイドウォールスペーサ
１５，１６を形成する。コントロールゲート１１とサイ
ドウォールスペーサ１５をマスクとして導電層を除去す
ることにより、正確な位置にコントロールゲート１１よ
りも長いフローティングゲート１７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタの微細化に伴
い、サイドウォールスペーサを利用したＬＤＤ構成のＭ
ＯＳトランジスタが広く用いられている。
い、サイドウォールスペーサを利用したＬＤＤ構成のＭ
ＯＳトランジスタが広く用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、ＥＰＲ
ＯＭやＥＥＰＲＯＭ等の不揮発性メモリと上記のＭＯＳ
トランジスタとを同一基板に形成する場合、両者の製造
工程の一部を共用化すると、不揮発性メモリにも、本来
不要なサイドウォールスペーサが何らかの形で形成され
ると考えられる。
ＯＭやＥＥＰＲＯＭ等の不揮発性メモリと上記のＭＯＳ
トランジスタとを同一基板に形成する場合、両者の製造
工程の一部を共用化すると、不揮発性メモリにも、本来
不要なサイドウォールスペーサが何らかの形で形成され
ると考えられる。
【０００４】そこで、本発明の目的は、不揮発性メモリ
に形成されるサイドウォールスペーサを有効に活用する
ことである。
に形成されるサイドウォールスペーサを有効に活用する
ことである。
【０００５】
【課題を解決するための手段】本発明は、少なくとも不
揮発性メモリ形成部とＭＯＳトランジスタ形成部とを有
する半導体装置の製造方法において、上記不揮発性メモ
リ形成部において、半導体基板上に第１の絶縁層，この
第１の絶縁層上に第１の導電層およびこの第１の導電層
上に第２の絶縁層を形成し、上記ＭＯＳトランジスタ形
成部において上記半導体基板上に第３の絶縁層を形成す
る工程と、上記第２の絶縁層上および上記第３の絶縁層
上に第２の導電層を形成する工程と、上記第２の導電層
を選択的に除去して、上記不揮発性メモリ形成部におい
ては上記第２の導電層によって構成されるコントロール
ゲートを形成するとともに上記第２の絶縁層を露出さ
せ、上記ＭＯＳトランジスタ形成部においてはゲートを
形成するとともに上記第３の絶縁層を露出させる工程
と、上記ゲートをマスクとして上記ＭＯＳトランジスタ
形成部の上記半導体基板に不純物をイオン注入して、ラ
イトドープ領域を形成する工程と、上記コントロールゲ
ート上，上記第２の絶縁層上，上記ゲート上および上記
第３の絶縁層上に第４の絶縁層を形成する工程と、上記
第４の絶縁層を選択的に除去し、上記コントロールゲー
トおよび上記ゲートにそれぞれ第１および第２のサイド
ウォールスペーサを形成する工程と、上記コントロール
ゲートおよび上記第１のサイドウォールスペーサとをマ
スクとし、上記第１の導電層を除去することにより、フ
ローティングゲートを形成する工程と、上記コントロー
ルゲート，上記ゲートおよび上記第１および第２のサイ
ドウォールスペーサをマスクとして上記半導体基板に不
純物をイオン注入して、上記不揮発性メモリ形成部およ
び上記ＭＯＳトランジスタ形成部にそれぞれハイドープ
領域を形成する工程とを有することにより、上記の目的
を達成している。
揮発性メモリ形成部とＭＯＳトランジスタ形成部とを有
する半導体装置の製造方法において、上記不揮発性メモ
リ形成部において、半導体基板上に第１の絶縁層，この
第１の絶縁層上に第１の導電層およびこの第１の導電層
上に第２の絶縁層を形成し、上記ＭＯＳトランジスタ形
成部において上記半導体基板上に第３の絶縁層を形成す
る工程と、上記第２の絶縁層上および上記第３の絶縁層
上に第２の導電層を形成する工程と、上記第２の導電層
を選択的に除去して、上記不揮発性メモリ形成部におい
ては上記第２の導電層によって構成されるコントロール
ゲートを形成するとともに上記第２の絶縁層を露出さ
せ、上記ＭＯＳトランジスタ形成部においてはゲートを
形成するとともに上記第３の絶縁層を露出させる工程
と、上記ゲートをマスクとして上記ＭＯＳトランジスタ
形成部の上記半導体基板に不純物をイオン注入して、ラ
イトドープ領域を形成する工程と、上記コントロールゲ
ート上，上記第２の絶縁層上，上記ゲート上および上記
第３の絶縁層上に第４の絶縁層を形成する工程と、上記
第４の絶縁層を選択的に除去し、上記コントロールゲー
トおよび上記ゲートにそれぞれ第１および第２のサイド
ウォールスペーサを形成する工程と、上記コントロール
ゲートおよび上記第１のサイドウォールスペーサとをマ
スクとし、上記第１の導電層を除去することにより、フ
ローティングゲートを形成する工程と、上記コントロー
ルゲート，上記ゲートおよび上記第１および第２のサイ
ドウォールスペーサをマスクとして上記半導体基板に不
純物をイオン注入して、上記不揮発性メモリ形成部およ
び上記ＭＯＳトランジスタ形成部にそれぞれハイドープ
領域を形成する工程とを有することにより、上記の目的
を達成している。
【０００６】そして、上記コントロールゲート上および
上記ゲート上に第５の絶縁層を設けてもよい。
上記ゲート上に第５の絶縁層を設けてもよい。
【０００７】
【実施例】次に、本発明の製造方法を図１〜６に従って
説明する。なお、本実施例では不揮発性メモリとしてＥ
ＰＲＯＭを製造するものとする。
説明する。なお、本実施例では不揮発性メモリとしてＥ
ＰＲＯＭを製造するものとする。
【０００８】図１において、シリコン基板からなる半導
体基板１の不揮発性メモリ形成部２に第１の絶縁層を構
成する酸化シリコン層３（厚さ３０〜４０ｎｍ）および
フィールド酸化層４〜４を形成する。さらに、酸化シリ
コン層３およびフィールド酸化層４〜４上に、ポリシリ
コンまたはポリサイドを用いた導電層５（第１の導電
層：厚さ２００〜２５０ｎｍ程度）を形成し、不揮発性
メモリ形成部２をマスクし、ＭＯＳトランジスタ形成部
６の導電層５をエッチングにより除去する。そして、導
電層５上およびＭＯＳトランジスタ形成部６の露出表面
上に第２の絶縁層を構成するＯＮＯ層７（酸化シリコン
／窒化シリコン／酸化シリコン：厚さ４０〜５０ｎｍ程
度）を形成する。そして、上記と同様に不揮発性メモリ
形成部２をマスクし、ＭＯＳトランジスタ形成部６のＯ
ＮＯ層７をエッチングにより除去する。さらに、熱処理
を行ない、ＭＯＳトランジスタ形成部６に酸化シリコン
層８（第３の絶縁層）を形成する。
体基板１の不揮発性メモリ形成部２に第１の絶縁層を構
成する酸化シリコン層３（厚さ３０〜４０ｎｍ）および
フィールド酸化層４〜４を形成する。さらに、酸化シリ
コン層３およびフィールド酸化層４〜４上に、ポリシリ
コンまたはポリサイドを用いた導電層５（第１の導電
層：厚さ２００〜２５０ｎｍ程度）を形成し、不揮発性
メモリ形成部２をマスクし、ＭＯＳトランジスタ形成部
６の導電層５をエッチングにより除去する。そして、導
電層５上およびＭＯＳトランジスタ形成部６の露出表面
上に第２の絶縁層を構成するＯＮＯ層７（酸化シリコン
／窒化シリコン／酸化シリコン：厚さ４０〜５０ｎｍ程
度）を形成する。そして、上記と同様に不揮発性メモリ
形成部２をマスクし、ＭＯＳトランジスタ形成部６のＯ
ＮＯ層７をエッチングにより除去する。さらに、熱処理
を行ない、ＭＯＳトランジスタ形成部６に酸化シリコン
層８（第３の絶縁層）を形成する。
【０００９】図２において、ＯＮＯ層７および酸化シリ
コン層８上にポリシリコンまたはポリサイドを用いた導
電層９（第２の導電層：厚さ４００〜５００ｎｍ程度）
を形成し、導電層９上に第５の絶縁層を構成するＮＳＧ
層１０（ノンドープシリケードガラス：厚さ３５０ｎ
ｍ）を形成する。
コン層８上にポリシリコンまたはポリサイドを用いた導
電層９（第２の導電層：厚さ４００〜５００ｎｍ程度）
を形成し、導電層９上に第５の絶縁層を構成するＮＳＧ
層１０（ノンドープシリケードガラス：厚さ３５０ｎ
ｍ）を形成する。
【００１０】図３において、導電層９とＮＳＧ層１０を
エッチングにより選択的に除去し、不揮発性メモリ形成
部２においては導電層９によって構成されるコントロー
ルゲート１１を形成するとともにＯＮＯ層７を露出さ
せ、ＭＯＳトランジスタ形成部６においてはゲート１２
を形成するとともに酸化シリコン層８を露出させる。そ
して、ＭＯＳトランジスタ形成部６において、ゲート１
２およびＮＳＧ層１０をマスクとしてＭＯＳトランジス
タ形成部６の半導体基板１に、リンまたはヒ素をイオン
注入して、ライトドープ領域１３を形成する。
エッチングにより選択的に除去し、不揮発性メモリ形成
部２においては導電層９によって構成されるコントロー
ルゲート１１を形成するとともにＯＮＯ層７を露出さ
せ、ＭＯＳトランジスタ形成部６においてはゲート１２
を形成するとともに酸化シリコン層８を露出させる。そ
して、ＭＯＳトランジスタ形成部６において、ゲート１
２およびＮＳＧ層１０をマスクとしてＭＯＳトランジス
タ形成部６の半導体基板１に、リンまたはヒ素をイオン
注入して、ライトドープ領域１３を形成する。
【００１１】図４において、コントロールゲート１１上
および上記ゲート１２上に残されたＮＳＧ層１０，露出
されたＯＮＯ層７上および露出された酸化シリコン層８
上に第４の絶縁層を構成する絶縁層１４を形成する。
および上記ゲート１２上に残されたＮＳＧ層１０，露出
されたＯＮＯ層７上および露出された酸化シリコン層８
上に第４の絶縁層を構成する絶縁層１４を形成する。
【００１２】図５において、絶縁層１４をエッチバック
し、コントロールゲート１１およびゲート１２にそれぞ
れ第１および第２のサイドウォールスペーサ１５および
１６を形成する。
し、コントロールゲート１１およびゲート１２にそれぞ
れ第１および第２のサイドウォールスペーサ１５および
１６を形成する。
【００１３】図６において、コントロールゲート１１上
のＮＳＧ層１０およびサイドウォールスペーサ１５をマ
スクとして導電層５を除去することによりフローティン
グゲート１７を形成する。そして、ＮＳＧ層１０，コン
トロールゲート１１，ゲート１２およびサイドウォール
スペーサ１５，１６をマスクとして半導体基板１にリン
またはヒ素をイオン注入して、不揮発性メモリ形成部２
およびＭＯＳトランジスタ形成部６にそれぞれハイドー
プ領域１８を形成する。
のＮＳＧ層１０およびサイドウォールスペーサ１５をマ
スクとして導電層５を除去することによりフローティン
グゲート１７を形成する。そして、ＮＳＧ層１０，コン
トロールゲート１１，ゲート１２およびサイドウォール
スペーサ１５，１６をマスクとして半導体基板１にリン
またはヒ素をイオン注入して、不揮発性メモリ形成部２
およびＭＯＳトランジスタ形成部６にそれぞれハイドー
プ領域１８を形成する。
【００１４】図１〜６の工程の後、リフロー工程などの
熱処理を行ない、ライトドープ領域１３およびハイドー
プ領域１８を活性化した後、コンタクトホール、配線
層、オーバーコート層および電極引き出し口の形成等を
行ない、半導体装置が形成される。
熱処理を行ない、ライトドープ領域１３およびハイドー
プ領域１８を活性化した後、コンタクトホール、配線
層、オーバーコート層および電極引き出し口の形成等を
行ない、半導体装置が形成される。
【００１５】なお、上記の実施例では不揮発性メモリと
してＥＰＲＯＭを形成したが、ＥＥＰＲＯＭ等を形成し
ても同様の効果が得られる。なお、上記の例でＥＥＰＲ
ＯＭを形成する際は、フローティングゲート１７の厚さ
を１００ｎｍ、コントロールゲート１１の厚さを３００
ｎｍとすることが望ましい。
してＥＰＲＯＭを形成したが、ＥＥＰＲＯＭ等を形成し
ても同様の効果が得られる。なお、上記の例でＥＥＰＲ
ＯＭを形成する際は、フローティングゲート１７の厚さ
を１００ｎｍ、コントロールゲート１１の厚さを３００
ｎｍとすることが望ましい。
【００１６】また、上記の例では、導電層９上にＮＳＧ
層１０を形成したが、これを形成しなくとも同様の効果
が得られる。
層１０を形成したが、これを形成しなくとも同様の効果
が得られる。
【００１７】このように、不揮発性メモリに形成するサ
イドウォールスペーサを使用することにより、コントロ
ールゲートより長いフローティングゲートを形成するの
で、保持特性の優れた不揮発性メモリを得ることができ
る。なお、コントロールゲートより長いフローティング
ゲートを形成することにより発生するスピードの遅れ
は、ソース・ドレイン量のドーズ量を通常より多くした
り、ゲート酸化膜（上記の例では、酸化シリコン層３が
これに対応する。）の厚さを薄くするなどの調整によっ
て解消できる。
イドウォールスペーサを使用することにより、コントロ
ールゲートより長いフローティングゲートを形成するの
で、保持特性の優れた不揮発性メモリを得ることができ
る。なお、コントロールゲートより長いフローティング
ゲートを形成することにより発生するスピードの遅れ
は、ソース・ドレイン量のドーズ量を通常より多くした
り、ゲート酸化膜（上記の例では、酸化シリコン層３が
これに対応する。）の厚さを薄くするなどの調整によっ
て解消できる。
【００１８】さらに、サイドウォールスペーサを用いて
フローティングゲートの位置を制御するので、すなわち
セルフアライン方式でフローティングゲートの位置を制
御するので、例えばゲート長のそれぞれ異なるフォトマ
スクを用いてコントロールゲートとフローティングゲー
トを形成する場合に対し、マスクの位置ずれによる誤差
を解消でき、精度の向上が図れる。
フローティングゲートの位置を制御するので、すなわち
セルフアライン方式でフローティングゲートの位置を制
御するので、例えばゲート長のそれぞれ異なるフォトマ
スクを用いてコントロールゲートとフローティングゲー
トを形成する場合に対し、マスクの位置ずれによる誤差
を解消でき、精度の向上が図れる。
【００１９】
【発明の効果】本発明によれば、コントロールゲートお
よびこのコントロールゲートに設けたサイドウォールス
ペーサをマスクとしてフローティングゲートを形成する
ので、サイドウォールスペーサより長いフローティング
ゲートを形成でき、保持特性の優れた不揮発性メモリを
提供できる。
よびこのコントロールゲートに設けたサイドウォールス
ペーサをマスクとしてフローティングゲートを形成する
ので、サイドウォールスペーサより長いフローティング
ゲートを形成でき、保持特性の優れた不揮発性メモリを
提供できる。
【００２０】さらに、サイドウォールスペーサを用いて
フローティングゲートの形状を制御するので、すなわち
セルフアライン方式でフローティングゲートの形状を制
御するので、例えばゲート長のそれぞれ異なるフォトマ
スクを用いてコントロールゲートとフローティングゲー
トを形成する場合に対し、マスクの位置ずれによる誤差
を解消でき、精度の向上が図れる。
フローティングゲートの形状を制御するので、すなわち
セルフアライン方式でフローティングゲートの形状を制
御するので、例えばゲート長のそれぞれ異なるフォトマ
スクを用いてコントロールゲートとフローティングゲー
トを形成する場合に対し、マスクの位置ずれによる誤差
を解消でき、精度の向上が図れる。
【図１】本発明における製造工程の一実施例の工程を示
した断面図。
した断面図。
【図２】本発明における製造工程の一実施例の工程を示
した断面図。
した断面図。
【図３】本発明における製造工程の一実施例の工程を示
した断面図。
した断面図。
【図４】本発明における製造工程の一実施例の工程を示
した断面図。
した断面図。
【図５】本発明における製造工程の一実施例の工程を示
した断面図。
した断面図。
【図６】本発明における製造工程の一実施例の工程を示
した断面図。
した断面図。
１ 半導体基板 ２ 不揮発性メモリ形成部 ３ 酸化シリコン層（第１の絶縁層） ５ ポリシリコンまたはポリサイド（第１の導電
層） ６ ＭＯＳトランジスタ形成部 ７ ＯＮＯ層（第２の絶縁層） ８ 酸化シリコン層（第３の絶縁層） ９ ポリシリコンまたはポリサイド（第２の導電
層） １０ ＮＳＧ層（第５の絶縁層） １１ コントロールゲート １２ ゲート １３ ライトドープ領域 １４ 第４の絶縁層 １５ 第１のサイドウォールスペーサ １６ 第２のサイドウォールスペーサ １７ フローティングゲート １８ ハイドープ領域
層） ６ ＭＯＳトランジスタ形成部 ７ ＯＮＯ層（第２の絶縁層） ８ 酸化シリコン層（第３の絶縁層） ９ ポリシリコンまたはポリサイド（第２の導電
層） １０ ＮＳＧ層（第５の絶縁層） １１ コントロールゲート １２ ゲート １３ ライトドープ領域 １４ 第４の絶縁層 １５ 第１のサイドウォールスペーサ １６ 第２のサイドウォールスペーサ １７ フローティングゲート １８ ハイドープ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 少なくとも不揮発性メモリ形成部とＭＯ
Ｓトランジスタ形成部とを有する半導体装置の製造方法
において、 上記不揮発性メモリ形成部において、半導体基板上に第
１の絶縁層，この第１の絶縁層上に第１の導電層および
この第１の導電層上に第２の絶縁層を形成し、上記ＭＯ
Ｓトランジスタ形成部において上記半導体基板上に第３
の絶縁層を形成する工程と、 上記第２の絶縁層上および上記第３の絶縁層上に第２の
導電層を形成する工程と、 上記第２の導電層を選択的に除去して、上記不揮発性メ
モリ形成部においては上記第２の導電層によって構成さ
れるコントロールゲートを形成するとともに上記第２の
絶縁層を露出させ、上記ＭＯＳトランジスタ形成部にお
いてはゲートを形成するとともに上記第３の絶縁層を露
出させる工程と、 上記ゲートをマスクとして上記ＭＯＳトランジスタ形成
部の上記半導体基板に不純物をイオン注入して、ライト
ドープ領域を形成する工程と、 上記コントロールゲート上，上記第２の絶縁層上，上記
ゲート上および上記第３の絶縁層上に第４の絶縁層を形
成する工程と、 上記第４の絶縁層を選択的に除去し、上記コントロール
ゲートおよび上記ゲートにそれぞれ第１および第２のサ
イドウォールスペーサを形成する工程と、 上記コントロールゲートおよび上記第１のサイドウォー
ルスペーサとをマスクとし、上記第１の導電層を除去す
ることにより、フローティングゲートを形成する工程
と、 上記コントロールゲート，上記ゲートおよび上記第１お
よび第２のサイドウォールスペーサをマスクとして上記
半導体基板に不純物をイオン注入して、上記不揮発性メ
モリ形成部および上記ＭＯＳトランジスタ形成部にそれ
ぞれハイドープ領域を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 少なくとも不揮発性メモリ形成部とＭＯ
Ｓトランジスタ形成部とを有する半導体装置の製造方法
において、 上記不揮発性メモリ形成部において、半導体基板上に第
１の絶縁層、この第１の絶縁層上に第１の導電層および
この第１の導電層上に第２の絶縁層を形成し、上記ＭＯ
Ｓトランジスタ形成部において上記半導体基板上に第３
の絶縁層を形成する工程と、 上記第２の絶縁層上および上記第３の絶縁層上に第２の
導電層を形成する工程と、 上記第２の導電層上に第５の絶縁層を形成する工程と、 上記第２の導電層および上記第５の絶縁層を選択的に除
去して、上記不揮発性メモリ形成部においては上記第２
の導電層によって構成されるコントロールゲートを形成
するとともに上記第２の絶縁層を露出させ、上記ＭＯＳ
トランジスタ形成部においてはゲートを形成するととも
に上記第３の絶縁層を露出させる工程と、 上記ゲート
および上記ゲート上に残された上記第５の絶縁層をマス
クとして上記ＭＯＳトランジスタ形成部の上記半導体基
板に不純物をイオン注入して、ライトドープ領域を形成
する工程と、 上記コントロールゲート上および上記ゲート上に残され
た上記第５の絶縁層上，上記露出された第２の絶縁層上
および上記露出された第３の絶縁層上に第４の絶縁層を
形成する工程と、 上記第４の絶縁層を選択的に除去して上記コントロール
ゲートおよび上記ゲートにそれぞれ第１および第２のサ
イドウォールスペーサを形成する工程と、 上記コントロールゲート上の第５の絶縁層および上記第
１のサイドウォールスペーサをマスクとして、上記第１
の導電層を除去することにより、フローティングゲート
を形成する工程と、 上記コントロールゲート上および上記ゲート上に残され
た上記第５の絶縁層，上記コントロールゲート，上記ゲ
ートおよび上記第１および第２のサイドウォールスペー
サをマスクとして上記半導体基板に不純物をイオン注入
して、上記不揮発性メモリ形成部および上記ＭＯＳトラ
ンジスタ形成部にそれぞれハイドープ領域を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088701A JPH07297301A (ja) | 1994-04-26 | 1994-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088701A JPH07297301A (ja) | 1994-04-26 | 1994-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297301A true JPH07297301A (ja) | 1995-11-10 |
Family
ID=13950186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6088701A Withdrawn JPH07297301A (ja) | 1994-04-26 | 1994-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297301A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6781188B2 (en) | 2001-11-27 | 2004-08-24 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| KR100436066B1 (ko) * | 1996-03-22 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100502376B1 (ko) * | 2001-07-19 | 2005-07-20 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
| KR100937651B1 (ko) * | 2002-12-31 | 2010-01-19 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 이의 제조 방법 |
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-
1994
- 1994-04-26 JP JP6088701A patent/JPH07297301A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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