KR0171736B1 - 전계효과트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 절연막을 형성하는 단계; 상기 반도체 기판의 소정 부위에 제1접합영역을 형성하는 단계; 상기 제1접합영역에 오버랩된 보조막 패턴을 형성하는 단계; 전체구조 상부에 전도막을 형성하고 상기 전도막을 비등방성 전면식각하여 상기 보조막 패턴 측벽에 전도막 패턴을 형성하는 단계; 상기 보조막 패턴 및 전도막 패턴으로 덮히지 않은 상기 반도체 기판에 제2접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계효과트랜지스터 제조 방법에 관한 것으로, 사진식각공정에서 결정할 수 있는 선폭의 한계를 극복하여 서브-쿼트 미크론의 선폭을 갖는 게이트전극을 형성할 수 있어 소자의 고집적화를 앞 당길 수 있으며, 사진식각공정 장비의 개발 및 구입에 따른 비용절감 효과를 가져올 수 있다.
또한, 사진식각공정으로 게이트 전극을 형성하는 경우, 웨이퍼 전체에 걸쳐 그 크기가 달라질수 있고 크기 조절 또한 어려우나 본 발명을 사용하는 경우 게이트의 크기 조절이 자유롭고 크기의 균일도 또한 양호하게 된다.
Description
제1a도 내지 제1d도는 종래의 전계효과트랜지스터 제조 공정도.
제2a도 내지 제2e도는 본 발명의 일실시예에 따른 전계효과트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 게이트 산화막
23 : 제1감광막 24 : 소오스 영역
26 : 질화막 패턴 27 : 전도막
27a : 전도막 패턴 28 : 드레인 영역
본 발명은 반도체 소자 제조 공정중 반도체 소자제조시 전계효과트랜지스터(MOSFET) 제조 방법에 관한 것으로, 특히 서브-쿼트 미크론(Sub-Quart Micron)의 미세한 선폭을 갖는 게이트 전극을 형성하기 위한 전계효과트랜지스터(MOSFET) 제조 방법에 관한 것이다.
반도체 소자가 점차 고집적화 되어 감에 따라 셀당 차지하는 면적은 그 만큼 감소하고 있으며, 따라서 소자를 구성하고 있는 요소중의 하나인 전계효과트랜지스터의 게이트 전극의 선폭 또한 그만큼 적게 형성하여야 한다.
제1a도 내지 제1d도는 종래의 전계효과트랜지스터 제조 공정도로서, 먼저 제1a도에 도시된 바와 같이 실리콘 기판(11) 상에 게이트 산화막(12)과 게이트 전극용 폴리실리콘막(13)을 차례로 형성한후, 제1b도와 같이 폴리실리콘막(13)상에 사진식각공정을 통해 게이트 전극 마스크인 감광막(14)을 형성한다.
이어서, 제1c도와 같이 상기 감광막(14)을 마스크로하여, 상기 폴리실리콘막(13)을 건식식각한후, 상기 감광막(14)을 제거하여 패터닝된 폴리실리콘막(13a)으로 게이트 전극을 디파인(define)한다.
그리고, 제1d도와 같이 소오스/드레인 이온주입을 통해 상기 패터닝된 폴리실리콘막(13a) 좌·우측으로 소오스/드레인 접합(15)을 형성한다.
상술한 바와 같이 종래의 게이트 전극은 식각마스크(감광막)를 이용하는 사진식각공정에 의해 형성하고 있기 때문에, 사진식각공정에 의해서 형성되는 마스크의 선폭에 의해 게이트 전극의 선폭이 결정될 수 밖에 없다.
그러나, 서두에서도 언급한 바와 같이 반도체 소자의 고집적화를 위해서는 게이트 전극의 선폭을 집적도에 대응되도록 좁게 형성되어야 하는데, 사진식각공정으로는 집적도에 대응되는 선폭인 서브-쿼트 미크론으로 형성할 수가 없다. 그 이유는 사진식각공정을 수행하는 장비(스텝퍼) 및 광원(스텝퍼의 광원)이 주는 한계가 있기 때문이다.
따라서, 본 발명은 사진식각공정에서 결정할 수 있는 선폭의 한계를 극복하여 서브-쿼트 미크론의 선폭을 갖는 게이트전극을 형성하는 전계효과트랜지스터 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 전계효과트랜지스터 제조 방법에 있어서; 반도체 기판 상에 절연막을 형성하는 단계; 상기 반도체 기판의 소정 부위에 제1접합영역을 형성하는 단계; 상기 제1접합영역에 오버랩된 보조막 패턴을 형성하는 단계; 전체구조 상부에 전도막을 형성하고 상기 전도막을 비등방성 전면식각하여 상기 보조막 패턴 측멱에 전도막 패턴을 형성하는 단계; 상기 보조막 패턴 및 전도막 패턴으로 덮히지 않은 상기 반도체 기판에 제2접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제2a도 내지 제2e도를 참조하여 본 발명을 상세히 설명한다.
제2a도 내지 제2e도는 본 발명의 일실시예에 따른 전계효과트랜지스터 제조 공정도이다.
먼저, 제2a도와 같이 실리콘 기판(21) 상에 게이트 산화막(12)을 형성하고 사진식각공정을 통해 소오스 영역의 실리콘 기판 부위가 노출되는 제1감광막(23)을 형성하고 소오스 이온주입을 통해 소오스 영역(24)을 형성한다.
이때, 통상적으로 소오스 및 드레인 영역은 그 영역의 폭이 게이트의 선폭에 비해 커서 사진식각공정으로 충분히 디파인할 수 있다.
이어서, 제2b도와 같이 제1감광막(23)을 제거하고 질화막의 증착 및 사진식각공정을 통해 상기 소오스 영역(24)만을 덮는 즉, 소오스 영역(24)에 오버랩된 질화막 패턴(26)을 형성한다. 이때 질화막 패턴의 역할은 이후의 공정에서 게이트 형성을 도와줄 보조막으로써, 질화막 이외의 게이트 전극 물질과 식각선택비를 같는 다른 물질을 사용할 수 있으며, 패턴을 형성하기 위해 마스크를 사용하여 식각할시 건식식각을 실시하여 식각 부위가 수직 형상을 갖도록 한다. 이와 같이 질화막 패턴의 측벽이 수직 형상을 갖도록 하는 것은 이후 공정에서 설명될 전도막 패턴의 형성을 위해서다.
그리고, 소오스 영역(24)만을 덮는 질화막 패턴(26)을 형성하는 방법은 반도체 제조 공정 분야의 통상적인 기술을 가진 엔지니어라면 누구도 충분히 실시할 수 있을 것이다.
이어서, 제2c도와 같이 전체구조 상부에 게이트 전극용 물질인 도핑된 폴리실리콘막 또는 폴리사이드(polycide) 또는 금속 등의 전도막(27)을 형성하는데, 이때의 형성 두께는 질화막 패턴(26) 측벽에 형성되는 두께(도면의 A)가 원하는 게이트 전극의 선폭의 100 내지 120%가 되도록 한다.
이어서, 제2d도와 같이 마스크 없이 상기 전도막(27)을 비등방성 전면식각하여 상기 질화막 패턴(26) 측벽에 스페이서 형태로 전도막 패턴(27a)을 형성하므로써 게이트 전극을 형성한다.
이때, 전도막 패턴(27a)으로 형성되는 게이트 전극의 선폭은 제2c도의 도면부호 A가 될 것이다. 즉, 전도막의 증착 두께로 게이트의 선폭을 결정할 수 있다.
이어서, 제2e도는 드레인 이온주입을 통해 드레인 영역(28)을 형성한 상태의 단면도이다.
이상의 설명과 같이 본 발명의 일실시예에서는 소오스 접합을 먼저 형성하고 드레인 접합을 게이트 형성 이후에 형성하고 있지만, 드레인 접합을 먼저 형성하고 소오스 접합은 이후에 형성 할 수 있다.
본 발명은 사진식각공정에서 결정할 수 있는 선폭의 한계를 극복하여 서브-쿼트 미크론의 선폭을 갖는 게이트전극을 형성할 수 있어 소자의 고집적화를 앞 당길 수 있으며, 사진식각공정 장비의 개발 및 구입에 따른 비용절감 효과를 가져올 수 있다.
또한, 사진식각공정으로 게이트 전극을 형성하는 경우, 웨이퍼 전체에 걸쳐 그 크기가 달라질수 있고 크기 조절 또한 어려우나 본 발명을 사용하는 경우 게이트의 크기 조절이 자유롭고 크기의 균일도 또한 양호하게 된다.
Claims (8)
- 전계효과트랜지스터 제조 방법에 있어서; 반도체 기판 상에 절연막을 형성하는 단계; 상기 반도체 기판의 소정 부위에 제1접합영역을 형성하는 단계; 상기 제1접합영역에 오버랩된 보조막 패턴을 형성하는 단계; 전체구조 상부에 전도막을 형성하고 상기 전도막을 비등방성 전면식각하여 상기 보조막 패턴 측벽에 전도막 패턴을 형성하는 단계; 상기 보조막 패턴 및 전도막 패턴으로 덮히지 않은 상기 반도체 기판에 제2접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 전게효과트랜지스터 제조 방법.
- 제1항에 있어서; 상기 제1절연막은 게이트 산화막인 것을 특징으로 하는 전계효과트랜지스터 제조 방법.
- 제1항에 있어서; 상기 제1접합영역은 소오스 영역, 제2접합영역은 드레인 영역인 것을 특징으로 하는 전계효과트랜지스터 제조 방법.
- 제1항에 있어서; 상기 제1접합영역은 드레인 영역, 제2접합영역은 소오스 영역인 것을 특징으로 하는 전계효과트랜지스터 제조 방법.
- 제1항에 있어서; 상기 보조막은 상기 절연막 및 상기 전도막과 식각선택비를 갖는 물질인 것을 특징으로 하는 전계효과트랜지스터 제조 방법.
- 제1항에 있어서; 상기 전도막은 도핑된 폴리실리콘막 또는 폴리사이드막 또는 금속막중 어느 하나인 것을 특징으로 하는 전계효과트랜지스터 제조 방법.
- 제1항에 있어서; 상기 제및 제2접합층은 이온주입에 의해 형성하는 것을 특징으로 하는 전계효과트랜지스터 제조 방법.
- 제5항에 있어서; 상기 보조막은 질화막인 것을 특징으로 하는 전계효과트랜지스터 제조 방법.
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