KR100281543B1 - 오프셋 구조의 박막 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 마스크의 사용 없이 자기정렬(self-align)로 오프셋 영역을 형성하는 오프셋 구조 박막 트랜지스터 제조방법에 관한 것으로, 반도체기판에 산화막(21)을 형성하고 이를 부분적으로 식각하여 단차를 형성하는 단계; 채널 폴리실리콘막(22)을 형성한 다음 이온주입하여 임계전압(V_T)을 조절하는 단계; 상기 낮은 단차부위의 채널 폴리실리콘막(22) 상부에 산화막(30)을 형성하는 단계; 오프셋 영역 형성을 위한 LDO 이온주입 단계; 게이트산화막(28), 게이트폴리실리콘막(29)을 형성한 다음 상기 게이트폴리실리콘막(29), 게이트산화막(28) 및 낮은 단차부위의 산화막(30')을 선택식각 하는 단계; 불물을 이온주입하여 소스/드레인영역(26)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

오프셋 구조의 박막 트랜지스터 및 그 제조 방법

제1a도 내지 제1d도는 종래 방법에 따른 오프셋 구조의 박막트랜지스터 제조 공정 단면도.

제2a도 내지 제2d도는 본 발명의 일실시예에 따른 오프셋 구조의 박막트랜지스터 제조 공정 단면도.

〈도면의 주요부분에 대한 부호의 설명〉

1, 21, 30 : 산화막 2, 22 : 폴리실리콘막

3, 7 : 감광막 패턴 4 : 채널 영역

5, 25 : 오프셋 영역 6, 26 : 소스/드레인영역

8, 28 : 게이트 산화막 9, 29 : 게이트 폴리실리콘막

23 : 감광막

본 발명은 트랜지스터 제조 방법에 관한 것으로, 특히 마스크의 사용없이 자기 정렬(self-align)로 오프셋 영역을 형성할 수 있는 오프셋 구조의 박막 트랜지스터 및 그 제조 방법에 관한 것이다.

종래 방법에 따른 오프셋 구조의 트랜지스터 제조 방법을 제 1a 도 내지 제 1d 도를 참조하여 설명한다.

먼저, 제 1a 도에 도시한 바와 같이 산화막(1) 상에 박막트랜지스터의 채널층을 이룰 폴리실리콘막(2)을 증착하고 임계전압(V_T) 조절을 위한 이온주입 공정을 진행한다.

이어서, 제 1b 도에 도시한 바와 같이 폴리실리콘막(2) 상에 채널영역을 정의 하는 제1 감광막 패턴(3)을 형성하고 불순물을 이온주입하여 채널영역(4)을 형성한다.

계속해서, 제 1c 도에 도시한 바와 같이 제1 감광막 패턴을 제거하고, 소스/드레인 형성을 위한 이온주입 마스크로 제2 감광막 패턴(7)을 형성한 다음 이온주입 공정을 실시하여, 각각이 소스/드레인을 이룰 제1 불순물 이온주입 영역(6A) 및 제2 불순물 이온주입 영역(6B)을 형성한다. 채널영역 형성을 위한 이온주입 및 소스/드레인 형성을 위한 이온주입 공정에서 제1 및 제2 감광막 패턴으로 가려진 폴리실리콘막 부분이 오프셋 영역(5)이 되어, 폴리실리콘막(2) 내에 제 1 불순물 이온주입 영역(6A), 오프셋 영역, 채널 영역(4) 및 제2 불순물 이온주입 영역(6B)의 순으로 연결된 구조가 형성된다.

다음으로, 제 1d 도에 도시한 바와 같이 제2 감광막 패턴(7)을 제거하고 채널 영역(4) 상에 게이트 산화막(8) 및 게이트 폴리실리콘막(9)을 차례로 형성하여 오프셋 구조의 박막트랜지스터를 제조한다.

전술한 종래의 박막트랜지스터 제조 방법은, 산화막 위에 박막트랜지스터의 채널층을 증착하고 임계전압 조절을 위한 이온주입 후, 채널영역 형성을 위한 마스크 형성 공정 및 이온주입 공정을 실시하고, 소스/드레인 영역 형성을 위한 마스크 형성 공정 및 이온주입 공정을 실시하는 과정을 포함한다. 따라서, 종래 기술에 따른 오프셋 구조의 박막 트랜지스터 제조 방법은 다단계의 마스크 공정을 실시하여야 하기 때문에 공정이 복잡할 뿐만 아니라, 마스크의 정렬 불량에 따라 안정된 소자 특성을 얻을 수 없을 수 있는 문제점이 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 복잡한 마스크 형성 공정 없이 자기정렬(self-align)로 오프셋 영역을 형성할 수 있는 오프셋 구조 박막 트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 제1 절연막을 선택적으로 식각하여 단차를 형성하는 제1 단계; 상기 제1 절연막 상에, 상기 제1 절연막을 따라 단차를 갖는 반도체층을 형성하는 제2 단계; 상대적으로 높이가 낮은 부분의 상기 반도체층 상에 제2 절연막 패턴을 형성하여, 상대적으로 높이가 높은 부분의 상기 반도체층을 노출시키는 제3 단계; 상기 노출된 반도체층에 채널 형성을 위한 이온주입을 실시하는 제4 단계; 상기 노출된 반도체층의 일부분 및 상기 제2 절연막 패턴의 일부분을 덮는 게이트 산화막 및 게이트 전극을 형성하여, 상기 게이트 산화막과 중첩되며 상대적으로 높이가 높은 상기 반도체층 상에 채널영역을 형성하고, 상기 게이트 전극 일측에 노출된 상기 제2 절연막 패턴 아래의 상기 반도체층에 제1 불순물 이온주입 영역을 정의하고, 그 일단 및 타단이 각각 상기 제1 불순물 이온주입 영역 및 상기 채널영역에 접하며 상기 게이트 산화막 및 상기 제2 절연막 패턴과 중첩되는 상기 반도체층에 오프셋 영역을 형성하고, 상기 채널영역에 그 일단이 접하며 상대적으로 높이가 높은 상기 반도체층 상에 제2 불순물 이온주입 영역을 정의하는 제5 단계; 상기 게이트 전극 일측에 노출된 상기 제2 절연막 패턴을 제거하여 상기 제1 불순물 이온주입 영역의 상기 반도체층을 노출시키는 제6 단계; 및 제1 불순물 이온주입 영역 및 상기 제2 불순물 이온주입 영역의 상기 반도체층 내에 이온을 주입하여, 소스 및 드레인을 형성하는 제7 단계를 포함하는 오프셋 구조의 박막 트랜지스터 제조 방법을 제공한다.

또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성되며 단차를 갖는 제1 절연막; 상기 단차를 갖는 상기 절연막 표면을 따라 형성된 반도체층; 오프셋 영역의 상기 반도체층 상에 형성된 제2 절연막; 상기 제2 절연막 및 채널영역의 상기 반도체층 상에 적층되며, 그 양단에 소스 및 드레인 영역의 상기 반도체층을 노출시키는 게이트 산화막 및 게이트 전극; 및 상기 게이트 전극 양단의 반도체층 내에 형성된 소스 및 드레인 영역을 포함하는 오프셋 구조의 박막 트랜지스터를 제공한다.

이하, 첨부된 도면 제 2a 도 내지 제 2d 도를 참조하여 본 발명의 일실시예에 따른 오프셋 구조의 박막 트랜지스터 제조 방법을 상세히 설명한다.

먼저, 제 2a 도에 도시한 바와 같이 반도체 기판(20) 상에 형성된 제1 산화막(21)을 선택적으로 식각하여 단차를 형성하고, 상기 산화막(21) 상에 채널층을 이룰 폴리실리콘막(22)을 제1 산화막(21)의 단차를 따라 증착한 다음 임계전압(V_T) 조절을 위한 이온주입 공정을 진행한다.

다음으로, 제 2b 도에 도시한 바와 같이 상기 폴리실리콘막(22) 상에 폴리실리콘막(22)을 따라 단차를 갖는 제2 산화막(30)을 증착하고 제2 산화막(30) 상에 감광막(23)을 도포한 후, 감광막(23)을 블랭킷 에치백(blanket etch back) 하여 상대적으로 높이가 낮은 제2 산화막(30) 상에 감광막(23)이 잔류되도록 한다.

다음으로, 상기 감광막(23)을 마스크로 제2 산화막(30)을 식각하여 상대적으로 높이가 높은 부분의 폴리실리콘막(22)을 노출시키고, 감광막(23) 제거 공정 등을 실시하여 제 2C 도에 도시한 바와 같이 단차를 갖는 상기 폴리실리콘막(22)의 경사면과 상대적으로 높이가 낮은 부분의 폴리실리콘막(22) 상에 제2 산화막(30)이 남도록 하고, 노출된 폴리실리콘막(22)에 채널 영역 형성을 위한 이온주입 공정을 실시한다

다음으로, 제2D 도에 도시한 바와 같이 전체 구조 상에 게이트 산화막(28) 및 게이트 폴리실리콘막(29)을 차례로 증착하고, 게이트 폴리실리콘막(29) 및 게이트 산화막(28)을 패터닝하여, 채널영역에 접하는 제2 불순물 이온주입 영역의 폴리실리콘막(22) 및 제1 불순물 이온주입 영역과 중첩되는 부분의 제2 산화막(30)을 노출시킨 다음. 노출된 제2 산화막(30)을 식각하여 제2 불순물 이온주입 영역의 폴리실리콘막(22)을 노출시킨 후, 이온주입 공정을 실시하여 각각 소스 및 드레인을 이룰 제1 불순물 이온주입 영역(26A) 및 제2 불순물 이온주입 영역(26B)을 형성한다. 이로써, 상기 제2 산화막(30)으로 가려진 부분 즉, 채널영역(24)과 제1 불순물 이온주입 영역(26A) 사이의 폴리실리콘막 부분이 오프셋 영역(25)이 된다. 상기 오프셋 영역(25)의 일부는 폴리실리콘막(22)의 경사면에 형성된다.

상기와 같이 이루어지는 본 발명은 채널영역 형성을 위한 마스크 형성 공정 및 소스/드레인 영역 형성을 위한 마스크 형성 없이 자기정렬로 오프셋 구조의 트랜지스터를 형성할 수 있어 공정이 단순화되는 효과를 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (5)

1. 오프셋 구조의 박막 트랜지스터 제조 방법에 있어서, 반도체 기판 상에 형성된 제1 절연막을 선택적으로 식각하여 단차를 형성하는 제1 단계; 상기 제1 절연막 상에, 상기 제1 절연막을 따라 단차를 갖는 반도체층을 형성하는 제2 단계; 상대적으로 높이가 낮은 부분의 상기 반도체층 상에 제2 절연막 패턴을 형성하여, 상대적으로 높이가 높은 부분의 상기 반도체층을 노출시키는 제3 단계; 상기 노출된 반도체층에 채널 형성을 위한 이온주입을 실시하는 제4 단계; 상기 노출된 반도체층의 일부분 및 상기 제2 절연막 패턴의 일부분을 덮는 게이트 산화막 및 게이트 전극을 형성하여, 상기 게이트 산화막과 중첩되며 상대적으로 높이가 높은 상기 반도체층 상에 채널영역을 형성하고, 상기 게이트 전극 일측에 노출된 상기 제2 절연막 패턴 아래의 상기 반도체층에 제1 불순물 이온주입 영역을 정의하고, 그 일단 및 타단이 각각 상기 제1 불순물 이온주입 영역 및 상기 채널영역에 접하며 상기 게이트 산화막 및 상기 제2 절연막 패턴과 중첩되는 상기 반도체층에 오프셋 영역을 형성하고, 상기 채널영역에 그 일단이 접하며 상대적으로 높이가 높은 상기 반도체층 상에 제2 불순물 이온주입 영역을 정의하는 제5 단계; 상기 게이트 전극 일측에 노출된 상기 제2 절연막 패턴을 제거하여 상기 제1 불순물 이온주입 영역의 상기 반도체층을 노출시키는 제6 단계; 제1 불순물 이온주입 영역 및 상기 제2 불순물 이온주입 영역의 상기 반도체층내에 이온을 주입하여, 소스 및 드레인을 형성하는 제7 단계를 포함하는 오프셋 구조의 박막 트랜지스터 제조 방법.
2. 제1항에 있어서, 상기 제3 단계는, 상기 제2 단계가 완료된 전체 구조 상에 상기 반도체층을 따라 단차를 갖는 제2 절연막을 형성하는 제8 단계; 상기 제8 단계가 완료된 전체 구조 상에 감광막을 도포하고, 상기 감광막을 에치백하여 상대적으로 높이가 낮은 부분의 상기 제2 절연막 상에 상기 감광막을 잔류시킴으로써 상대적으로 높이가 높은 부분의 상기 제2 절연막을 노출시키는 제9 단계; 및 노출된 상기 제2 절연막 및 상기 감광막을 제거하여, 상대적으로 높이가 낮은 상기 반도체층 상에 상기 제2 절연막 패턴을 형성하는 제10 단계를 포함하는 것을 특징으로 하는 오프셋 구조의 박막 트랜지스터 제조 방법.
3. 제1항 또는 제2항에 있어서, 상기 제3 단계에서, 상기 제2 절연막 패턴의 일부는 단차를 갖는 상기 반도체층의 경사면에 접하는 것을 특징으로 하는 오프셋 구조의 박막 트랜지스터 제조 방법.
4. 오프셋 구조의 박막 트랜지스터에 있어서, 반도체 기판 상에 형성되며 단차를 갖는 제1 절연막; 상기 단차를 갖는 상기 절연막 표면을 따라 형성된 반도체층; 오프셋 영역의 상기 반도체층 상에 형성된 제2 절연막; 상기 제2 절연막 및 채널영역의 상기 반도체층 상에 적층되며, 그 양단에 소스 및 드레인 영역의 상기 반도체층을 노출시키는 게이트 산화막 및 게이트 전극; 및 상기 게이트 전극 양단의 반도체층 내에 형성된 소스 및 드레인 영역을 포함하는 오프셋 구조의 박막 트랜지스터.
5. 제4항에 있어서, 상기 제1 절연막 및 상기 반도체층은 경사면을 가지며, 상기 오프셋 영역의 일부는 상기 경사면에 위치하는 것을 특징으로 하는 오프셋 구조의 박막 트랜지스터.