KR0166824B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 고집적 반도체 소자의 제조에 적합하도록 한 반도체 소자의 콘택형성 방법에 관한 것이다.
이와 같이 본 발명의 반도체 소자의 제조방법은 반도체 기판은 준비하는 단계 상기 반도체 기판상에 필드영역과 활성영역으로 구분되도록 필드 산화막을 형성하는 단계, 상기 필드 산화막이 형성된 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측에 불순물 영역을 형성하는 단계, 상기 게이트 전극 측면에 제1측벽을 형성하는 단계, 상기 제1측벽 측면에 제2측벽을 형성하는 단계, 상기 제2측벽 측면에 제3측벽을 형성하는 단계, 상기 제2측벽만을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어진 것이다.
따라서, 미세한 콘택형성이 가능하며 전체적인 반도체 소자의 크기를 줄일 수 있다.

Description

반도체 소자의 제조방법
제1도는 종래의 반도체 소자의 제조공정 단면도.
제2도는 본 발명 제1실시예의 반도체 소자의 제조공정 단면도.
제3도는 본 발명 제2실시예의 반도체 소자의 제조공정 단면도 및 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 필드 산화막
13 : 제1절연막 14 : 게이트 전극
15 : 제2절연막 16 : 저농도 불술물 영역
17 : 제3절연막 17a : 제1측벽
18 : 고농도 불순물 영역 19 : 제4절연막
19a : 제2측벽 20 : 제5절연막
20a : 제3측벽 21 : 콘택홀
22 : 감광막 23 : 콘택 마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 셀프 얼라인(Self-align) 기술을 이용한 고집적 반도체 소자의 콘택홀 제조에 적합하도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 매 3년에 걸쳐 약 4배에 달하는 고집적화, 고밀도화, 고성능화의 증가추세를 보이고 있다.
이와 같은 추세에 따라 반도체 소자의 크기가 축소되므로 보다 향상된 수율이나 신뢰성이 요구되고 있다.
이러한 요구에 발맞추어 별도의 마스크 공정을 줄이고 셀프 얼라인(Self-align) 기술을 이용하여 미세한 패턴을 간단하고 정확하게 형성시켜야 할 필요가 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
제1도는 종래의 반도체 소자의 제조공정 단면도이다.
제1도 (a)와 같이 필드 산화막(2)에 의해 필드영역과 활성영역으로 구분된 p형 반도체 기판(1)상에 제1절연막(3)과 다결정 실리콘 및 제2절연막(5)을 차례로 증착하고, 사진석판술(Photo Lithography) 및 식각공정으로 상기 제1절연막(3), 다결정 실리콘 및 제2절연막(5)을 선택적으로 제거하여 게이트 전극(4)을 형성한다. 그리고 저농도의 소오스 및 드레인 영역을 형성하기 위하여 게이트 전극(4)을 마스크로 이용한 셀프얼라인 기술로 활성영역의 상기 p형 반도체 기판(1)에 저농도 N형 불순물 이온을 주입하여 게이트 전극(4) 양측의 상기 P형 반도체 기판(1)에 저농도 N형 불순물 영역(6)을 형성한다.
제1도 (b)와 같이 상기 게이트 전극(4)을 포함한 P형 반도체 기판 전면에 제3절연막(7)을 형성한다.
제1도 (c)와 같이 상기 제3절연막(7)을 이방성 식각하여 게이트 전극(4) 측면에 절연막 측벽(Side Wall))(7a)을 형성한다.
그리고, 상기 게이트 전극(4) 및 절연막 측벽(7a)을 마스크로 이용한 셀프얼라인 기술로 상기 활성영역의 p형 반도체 기판(1)에 고농도의 N형 불순물 이온을 주입하여 상기 절연막 측벽(7a) 양측의 p형 반도체 기판(1)에 고농도 N형 불순물 영역(8)을 형성한다.
제1도 (d)와 같이 게이트 전극(4) 및 절연막 측벽(7a)을 포함한 p형 반도체 기판 (1) 전면에 제4절연막(9)을 형성한다.
제1도 (e)와 같이 사진석판술 및 식각공정으로 상기 고농도 N형 불순물 영역 상측의 제4절연막(9)을 선택적으로 제거하여 콘택홀(Contact Hole)을 형성한다.
그러나, 이와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 사진석판술을 이용하여 콘택홀을 형성하므로 고집적도가 요구되는 반도체 소자의 미세한 콘택홀(0.25μm이하)을 형성하기 어렵다.
둘째, 사진석판술을 이용할 때 마스크 맞춤편차로 인하여 성능이나 수율이 저하된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 셀프 얼라인(Self-align) 방식을 이용하여 미세한 콘택홀을 정확하게 형성하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판을 준비하는 단계, 상기 반도체 기판상에 필드영역과 활성영역으로 구분되도록 필드 산화막을 형성하는 단계, 상기 필드 산화막이 형성된 기판상에 게이트 전극을 형성하는 단계,상기 게이트 전극 양측에 불순물 영역을 형성하는 단계, 상기 게이트 전극 측면에 제1측벽을 형성하는 단계, 상기 제1측벽 측면에 제2측벽을 형성하는 단계, 상기 제2측벽 측면에 제3측벽을 형성하는 단계, 상기 제2측벽만을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 반도체 소자의 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명 제1실시예의 반도체 소자의 제조공정 단면도이다.
제2도 (a)와 같이 필드 산화막(12)에 의해 필드영역과 활성영역으로 구분된 p형 반도체 기판(11)상에 제1절연막(게이트 절연막)(13)과 다결정 실리콘층 및 제2절연막(캡 게이트 절연막)(15)을 차례로 증착한다.
그리고, 사진석판술 및 식각공정으로 상기 제1,2절연막(13)(15) 및 다결정 실리콘층을 선택적으로 제거하여 게이트 전극(14)을 형성한다.
상기와 같이 형성된 게이트 전극(14)을 마스크로 이용한 셀프얼라인 기술로 활성 영역의 p형 반도체 기판(11)에 저농도 N형 불순물을 이옹주입하여 게이트 전극(14) 양측의 P형 반도체 기판(11)에 저농도 N형 불순물 영역 (16)을 형성한다.
제2도 (b)와 같이 상기 게이트 전극(14)을 포함한 상기 p형 반도체 기판(11) 전면에 제3 졀연막(17)을 형성한다.
제2도(c)와 같이 반응성 이온에칭(Reactive Ion Etch ; RIE)방법으로 상기 제3절연막(17)을 식각하여 제1 측벼4(17a)을 형성한다.
상기 게이트 전극(14) 및 제1측벽(17a)을 마스크로 이용한 셀프얼라인 기술로 활성영역의 p형 반도체 기판(11)에 고농도의 N형 불순물 이온을 주입하여 상기 절연막 측벽(17a) 양측에 고농도 N형 불순물 영역(18)을 형성한다.
제2도 (d)와 같이 상기 게이트 전극(14) 및 제1측벽(17a)을 포함한 p형 반도체 기판(11) 전면에 제4절연막(19)을 형성한다.
제2도 (e)와 같이 상기 제4절연막(19)을 반응성 이온에칭(RIE)방법으로 상기 제4절연막(19)을 식각하여 제2측벽(19a)을 형성한다.
이때, 제2측벽(19a)은 타측벽과 식각 선택비를 다르게 한다.
즉, 타측벽이 산화막(SiO2)이면 제2측벽(19a)은 질화막(Si3N4)을 사용한다.
제2도(f)와 같이 상기 게이트 전극(14) 및 제1,2 측벽(17a) (19a)을 포함한 P형 반도체 기판(11) 전면에 제5절연막(20)을 형성한다.
제2도 (g)와 같이 상기 제5절연막(20)을 반응성 이온에칭(RIE)으로 식각하여 제3측벽(20a)을 형성한다.
제2도 (h)와 같이 상기 게이트 전극(14) 및 제1, 3측벽(17a) (20a)을 마스크로 이용한 셀프얼라인 기술로 습식각(Wet Etch)하여 제2측벽(19a)만을 선택적으로 제거하면 상기 고농도 N 형 불순물 영역 상측에 콘택홀(21)(Contact Hole)이 형성된다.
상기와 같이 콘택형성 공정은 트랜지스터의 채널폭(Channel Wikth)이 작은 소자에서 단일 콘택홀을 형성할 수 있다.
제3도는 본 발명의 제2실시예의 반도체 소자의 제조공종 단면도 및 레이아웃도로써 트랜지스터의 채널폭이 큰 소자에서 복수개의 콘택홀 형성방법을 나타낸 것이다.
제3도 (a)와 같이 게이트 전극(14) 및 제1, 제2, 제3측벽(17a) (19a) (20a)을 포함한 p형 반도체 기판(11) 전면에 감광막(22)을 도포한다.
그리고, 콘택 마스크(Contact Mask)(23)를 사용하여 노광 및 현상한다.
제3도 (b)와 같이 습식각 공정으로 제2측벽(19a)을 선택적으로 제거하여 복수개의 콘택홀(21)을 형성한다.
그러므로, 상기 복수개의 콘택홀(21)은 러프한 마스크(높은 치수 정밀도, 맞춤 정밀도를 필요로 하지 않은 마스크)를 사용한 셀프 얼라인 방식으로 형성되어 콘택마진(Contact Margin)이 좋다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 셀프얼라인 방식을 이용하여 콘택홀을 형성하므로 정확하고 미세한 콘택홀 형성이 가능하다.
둘째, 콘택홀을 형성할 부분의 절연막 두께조절로 콘택홀의 크기를 결정할 수 있다.
셋째, 미세한 콘택홀 형성이 가능하므로 전체적인 반도체 소자의 크기를 줄일수 있다.

Claims (3)

  1. 반도체 기판은 준비하는 단계, 상기 반도체 기판상에 필드영역과 활성영역으로 구분되도록 필드 산화막을 형성하는 단계, 상기 필드 산화막이 형성된 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측에 불순물 영역을 형성하는 단계, 상기 게이트 전극 측면에 제1측벽을 형성하는 단계, 상기 제1측벽 측면에 제2측벽을 형성하는 단계, 상기 제2측벽 측면에 제3측벽을 형성하는 단계, 상기 제2측벽만을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 제2측벽은 제1, 제3측벽과 식각 선택비를 다르게 함을 특징으로 하는 반도체 소자의 제조방법.
  3. 반도체 기판을 준비하는 단계, 상기 반도체 기판상에 필드영역과 활성영역으로 구분되도록 필드 산화막을 형성하는 단계, 상기 필드 산화막이 형성된 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측에 불순물 영역을 형성하는 단계, 상기 게이트 전극 측면에 제1측벽을 형성하는 단계, 상기 제1측벽 측면에 제2측벽을 형성하는 단계, 상기 제2측벽 측면에 제3측벽을 형성하는 단계, 상기 게이트 전극 및 제1, 제2, 제3측벽을 포함하는 반도체 기판의 전면에 감광막을 도포하고 소정의 콘택 마스크를 사용하여 상기 제2측벽만을 선택적으로 제거하여 복수개의 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
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