KR100188010B1 - 고집적 씨모스(cmos)반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고집적 씨모스 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 반도체 기판에 형성된 N형 웰 및 P형 웰, 상기 N형 웰 및 P형 웰의 표면에 형성되고, 상기 웰을 일정깊이 식각하여 평면(平面)과 사면(斜面)을 갖도록 형성된 그루브(groove), 상기 웰의 표면에 형성되고, 상기 그루브를 중심으로 그 양쪽에 형성된 트랜지스터의 드레인영역, 상기 그루브의 평면 아래에 형성되고 상기 드레인영역과 그루브의 사면만큼 이격되어 형성된 소오스영역, 상기 그루브 표면에 형성된 게이트 산화막 및 상기 게이트 산화막 상에 형성된 게이트 도전층을 구비하는 것을 특징으로 한다. 따라서 동일한 사진 공정능력을 가진 통상의 공정보다 트랜지스터의 집적도를 2배 정도 크게할 수 있다. 또한 게이트 도전층이 채널에 접한 드레인영역을 덮고 있으므로 핫 캐리어 효과를 개선할 수 있다.

Description

고집적 씨모스(CMOS) 반도체장치 및 그 제조방법
본 발명은 씨모스 반도체장치 및 그 제조방법에 관한 것으로, 특히 한계 해상도 이하의 채널길이를 가진 고집적 CMOS 반도체장치 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화. 고성능화가 진행됨에 따라 복잡한 구조의 도입으로 반도체 기판 상에 미세패턴 형성 기술에 대한 요구도가 높아지고 있으며, 특히 CMOS의 채널 길이는 서브 마이크론급을 지나 서브-하프 마이크론, 더 나아기 서브 쿼터 마이크론급의 모스 트랜지스터가 개발되고 있다.
그러나 상기와 같은 트랜지스터의 초소형화는 주로 사진공정 능력이 주도하게 되는데, 일반적으로 사진공정 기술은 광원으로 사용되는 빛의 회절 및 반사에 기인한 산란현상 등에 의해 제약을 받기 때문에 사진공정에 의해 서브-하프 도는 쿼터 마이크론급 이하의 미세 패턴을 형성하는 데에는 한계가 있게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 한계 해상도 이하의 채널길이를 가지는 고집적 CMOS 반도체장치 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체 장치는 반도체 기판에 형성된 N형 웰 및 P형 웰; 상기 N형 웰 및 P형 웰의 표면 근방에 형성되고 소정 깊이를 가지는 드레인영역; 상기 드레인영역의 중심을 종단하여 상기 드레인 영역의 깊이보다 더 깊은 깊이로 형성되어 바닥면과 경사측벽을 갖도록 형성된 그루브(groove); 상기 그루브의 바닥면의 표면근방에 형성된 소오스영역; 상기 액티브영역과 상기 소오스영역의 사이에 있는 상기 그루브의 경사측벽으로 제공되는 채널영역; 상기 액티브영역, 채널영역 및 소오스영역의 표면상에 형성되는 게이트 산화막; 상기 게이트 산화막 상에 형성되고 적어도 상기 그루브의 경사측벽을 포함하는 영역에 형성되는 게이트 도전층을 구비하는 것을 특징으로 한다.
또한, 본 발명의 제조방법은 N형 웰과 P형 웰이 형성된 반도체 기판의 각 N형 웰과 P형 웰의 표면근방에 드레인영역을 형성하는 단계; 상기 드레인영역의 중심을 종단하는 소정 영역에 소오스영역을 한정하기 위하여 상기 결과물의 전면에 마스크패턴을 형성하는 단계; 상기 형성된 마스크 패턴을 사용하여 상기 소오스영역으로 한정된 드레인영역의 부위를 등방성 식각방식으로 식각하여 상기 드레인영역의 깊이 보다 더 깊은 깊이를 가지는 그루브를 형성하는 단계; 상기 그루브의 바닥의 표면근방에 소오스영역을 형성하는 단계; 상기 마스크 패턴을 제거하고 상기 드레인영역 및 그루브의 표면에 게이트 산화막을 형성하는 단계; 및 상기 그루브와 그루브 주변의 드레인영역에 걸쳐서 상기 게이트 산화막 상에 게이트 도전층을 형성하는 단계를 구비하는 것을 특징으로 한다.
도 1은 본 발명의 일 실시예에 따라 형성된 CMOS 반도체장치를 도시한 단면도이다.
도 2는 상기 도 1에 도시된 CMOS 반도체장치를 제조하는데 사용되는 마스크패턴을 도시한 레이아웃도이다.
도3 내지 도 10은 본 발명의 일 실시예에 따른 CMOS 제조방법을 설명하기 위해 도시한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따라 형성된 CMOS를 도시한 단면도이고, 도2는 상기 도 1에 도시된 CMOS를 제조하는데 사용되는 마스크패턴을 도시한 레이아웃도이다.
도 1을 참조하면, 반도체 기판(50) 내에 N형 웰(52) 및 P형의 웰(54)이 형성되어 있으며, 각 웰의 중심부 표면에 일정깊이를 갖는 그루브가 형성되어 있다. 상기 그루브를 중심으로 그 양쪽 웰의 표면에는 N형 및 P형의 드레인영역(60 및 66)이 형성되어 있으며, 상기 그루브 아래에 소오스영역(74 및 78)이 형성되어 있다. 또한, 상기 그루브 표면에 게이트산화막(80)이 형성되어 있으며, 게이트 산화막 상에 게이트 도전층(82)이 형성되어 있다. 상기 게이트 도전층(82)과 절연층(84)을 관통하여 접속되는 제1 금속패턴(86)이 형성되어 있으며, 상기 N형 및 P형의 드레인영역(60 및 66)과 절연층(84)을 관통하여 접속되는 제2 금속패턴(88)이 형성되어 있다.
상기와 같이 본 발명에 따르면, 게이트 도전층(82) 아래에 NMOS 및 PMOS 트랜지스터의 소오스영역(74 및 78)이 위치하고, 그 양측에 드레인영역(60 및 66)이 위치한다. 따라서 동일한 사진 공정능력을 가진 통상의 공정보다 트랜지스터의 집적도를 2배 정도 크게할 수 있다. 또한 게이트 도전층(82)이 채널에 접한 드레인영역을 덮고 있으므로 핫 캐리어 효과를 개선할 수 있다. 또한, 그루브의 식각정도에 따라 경사면의 길이를 정밀하게 제어할 수 있으므로 트랜지스터의 채널길이를 매우 정밀하게 조정하는 것이 가능하다.
도 2를 참조하면, 참조부호 1은 웰 형성을 위한 마스크 패턴을, 3은 N형 및 P형의 활성영역 형성을 위한 마스크 패턴을, 5는 질화막 식각을 위한 마스크 패턴을, 7은 게이트 도전층 형성을 위한 마스크 패턴을, 9는 게이트 도전층과 접속되는 제1 금속패턴 형성을 위한 마스크 패턴을, 11은 드레인과 접속되는 제2 금속패턴 형성을 위한 마스크 패턴, 12는 웰마스크패턴, 13은 액티브 마스크패턴을 각각 나타낸다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 CMOS 제조방법을 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 먼저, 반도체 기판(50) 상에 통상의 웰 형성방법을 이용하여 N형 웰(52)과 P형 웰(54)을 형성하고, 로코스(LOCal Oxidation of Silicon) 방법을 이용하여 활성영역을 한정하는 소자분리막(56)을 형성한다. 다음, 소자분리막이 형성된 결과물 상에, 패드 산화막(58)을 형성하고, 그 위에 포토레지스트를 도포한 다음 패터닝하여 N 형 웰(52)을 가리는 제1 포토레지스트 패턴(62)을 형성하고, 이를 이온주입 마스크로하여 이온주입을 실시함으로써, P형 웰(54) 내에 고농도 N형의 제1 불순물영역(60)을 형성한다. 여기에서 형성된 상기 고농도 N형의 제1 불순물영역(60)은 이후 NMOS 트랜지스터의 드레인이 된다.
도 4를 참조하면, 상기 제1 포토레지스트 패턴(62)을 제거하고, 그 결과물 전면에 포토레지스트를 다시 도포한 다음 패터닝하여, 상기 P형의 웰(54)을 가리는 제2 포토레지스트 패턴(64)을 형성하고, 이를 이온주입 마스크로하여 이온주입을 실시함으로써, N형 웰(52) 내에 고농도 P형의 제2 불순물영역(66)을 형성한다. 여기에서 형성된 상기 고농도 P형의 제2 불순물영역(66)은 이후 PMOS 트랜지스터의 드레인이 된다.
도 5를 참조하면, 상기 제2 포토레지스트 패턴(64)을 제거하고, 그 결과물 전면에 상기 패드 산화막(58)과의 식각선택비가 큰 물질, 예컨대 질화물을 예컨대 2000Å∼3000Å증착한 다음, 패터닝하여 게이트가 형성될 상기 N형 및 P형의 웰 상부를 부분적으로 노출시키는 질화막 패턴(68)을 형성한다.
도 6을 참조하면, 상기 질화막 패턴(68)을 식각마스크로하여 패드 산화막(58) 및 실리콘 기판(50)을 등방성식각하여 기판 표면에 그루브(groove)를 형성한다. 이때, 식각되는 상기 실리콘기판은 고농도 N형 및 P형의 제1 및 제2 불순물영역을 포함하며, 상기 실리콘 기판(50)이 식각되는 깊이는 NMOS 및 PMOS 트랜지스터의 드레인의 이온주입 깊이분포(projected range 이하, Rp)보다 4∼5배 이상 깊이로 조정한다. 예를 들어, Rp가 0.1㎛인 경우, 0.4∼0.5㎛ 이상 식각하는 것이 바람직하다.
이와 같은 실리콘 기판의 식각을 통해, 제1 및 제2 불순물영역(60 및 66), 즉 드레인 이온주입 영역이 분리되고, 소오스와 채널영역이 형성될 부위가 만들어 진다. 또한, 실리콘의 등방성 식각정도에 따라 트랜지스터의 채널길이가 조정될 수 있다.
이어서, 상기 결과물 상에 제2 패드 산화막(70)을 형성한다.
도 7을 참조하면, 제2 패드 산화막(70)이 형성된 상기 결과물 상에 포토레지스트를 도포하고 이를 패터닝하여 N 형 웰(52)을 가리는 제3 포토레지스트 패턴(72)을 형성한다. 상기 질화막 패턴(68) 및 제3 포토레지스트 패턴(72)을 이온주입 마스크로하여 상기 P형의 웰(54) 내에 고농도 N형의 제3 불순물 영역(74)을 형성한다. 이때, 상기 제3 불순물영역(74)은 NMOS 트랜지스터의 소오스가 되며, 이를 형성하기 위한 이온주입은 기울기 0인 상태로 진행하는 것이 바람직하다. 따라서, 상기 질화막 패턴(68) 아래의 경사진 실리콘 기판 표면에는 질화막 패턴이 마스크 역할을하여 이온주입이 되지 않0으며, 이 부분이 채널이 된다.
도 8을 참조하면, 상기 제3 포토레지스트 패턴(72)을 제거하고, 그 결과물 상에 포토레지스트를 다시 도포한 다음, 이를 패터닝하여 P 형 웰(54)을 가리는 제4 포토레지스트 패턴(76)을 형성한다. 상기 질화막 패턴(68) 및 제4 포토레지스트 패턴(76)을 이온주입 마스크로하여 상기 N형의 웰(52) 내에 고농도 P형의 제4 불순물 영역(78)을 형성한다. 이때, 상기 제4 불순물영역(78)은 PMOS 트랜지스터의 소오스가 되며, 이를 형성하기 위한 이온주입은 제3 불순물영역 형성시와 마찬가지로 기울기 0인 상태로 진행하는 것이 바람직하다. 따라서, 상기 질화막 패턴(68) 아래의 경사진 실리콘 기판 표면에는 질화막 패턴이 마스크 역할을하여 이온주입이 되지 않으며, 이 부분이 채널이 된다.
도 9를 참조하면, 상기 제4 포토레지스트 패턴(76)을 제거하고, 상기 결과물 전면에 채널이온주입을 실시한다.
도10을 참조하면, 상기 제2 패드산화막(70)과 질화막(68)을 제거한 후, 그루브가 형성된 기판 표면에 게이트산화막(80)을 형성한 다음, 그 결과물 전면에 도전물, 예컨대 불순물이 도우프된 다결정실리콘을 침적하고 이를 패터닝하여 게이트 도전층(82)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 그루브의 경사측벽의 표면근방이 트랜지스터의 채널길이로 제공되므로 그루브의 식각깊이를 조절함으로써 채널길이를 정밀하게 조절할 수 있고 서브-하프미크론 또는 서브-쿼터미크론 이하의 NMOS 및 PMOS 트랜지스터를 매우 용이하게 제조할 수 있다.

Claims (6)

  1. 반도체 기판에 형성된 N형 웰 및 P형 웰; 상기 N형 웰 및 P형 웰의 표면 근방에 형성되고 소정 깊이를 가지는 드레인영역; 상기 드레인영역의 중심을 종단하여 상기 드레인 영역의 깊이보다 더 깊은 깊이로 형성되어 바닥면과 경사측벽을 갖도록 형성된 그루브(groove); 상기 그루브의 바닥면의 표면근방에 형성된 소오스영역;
    상기 액티브영역과 상기 소오스영역의 사이에 있는 상기 그루브의 경사측벽으로 제공되는 채널영역; 상기 액티브영역, 채널영역 및 소오스영역의 표면상에 형성되는 게이트 산화막; 상기 게이트 산화막 상에 형성되고 적어도 상기 그루브의 경사측벽을 포함하는 영역에 형성되는 게이트 도전층을 구비하는 것을 특징으로 하는 고집적 씨모스 반도체장치.
  2. 제 1 항에 있어서, 상기 그루브의 깊이는 상기 드레인영역의 깊이 보다도 적어도 4 내지 5배 정도의 깊이를 가지는 것을 특징으로 하는 고집적 씨모스 반도체 장치.
  3. 제 2 항에 있어서, 상기 그루브의 깊이는 0.4 내지 0.5㎛인 것을 특징으로 하는 고집적 씨모스 반도체 장치.
  4. 제 1 항에 있어서, 상기 게이트 도전층은 상기 그루브의 경사측면에 인접하는 드레인영역의 일부를 덮도록 형성된 것을 특징으로 하는 고집적 시모스 반도체 장치.
  5. N형 웰과 P형 웰이 형성된 반도체 기판의 각 N형 웰과 P형 웰의 표면근방에 드레인영역을 형성하는 단계; 상기 드레인영역의 중심을 종단하는 소정 영역에 소오스영역을 한정하기 위하여 상기 결과물의 전면에 마스크패턴을 형성하는 단계; 상기 형성된 마스크 패턴을 사용하여 상기 소오스영역으로 한정된 드레인영역의 부위를 등방성 식각방식으로 식각하여 상기 드레인영역의 깊이 보다 더 깊은 깊이를 가지는 그루브를 형성하는 단계; 상기 그루브의 바닥의 표면근방에 소오스영역을 형성하는 단계; 상기 마스크 패턴을 제거하고 상기 드레인영역 및 그루브의 표면에 게이트 산화막을 형성하는 단계; 및 상기 그루브와 그루브 주변의 드레인영역에 걸쳐서 상기 게이트 산화막 상에 게이트 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 고집적 씨모스 반도체 장치의 제조방법.
  6. 제 5 항에 있어서, 상기 등방성식각의 깊이 조절에 의해 드레인영역과 소오스영역 사이의 그루브 측벽으로 제공되는 채널길이를 조정하는 것을 특징으로 하는 고집적 씨모스 반도체 장치의 제조방법.
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