KR100205349B1 - 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 제조방법에 관한 것으로 특히, 온/오프(On/Off) 전류비(Current Ratin)가 큰 트랜지스터의 제조방법에 관한 것이다.
이와 같은 본 발명에 따른 트랜지스터의 제조방법은 기판을 준비하는 단계와, 상기 기판상에 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴 측면에 제1 절연막 측벽을 형성하는 단계와, 상기 질화막 패턴을 제거하고 상기 제1 절연막 패턴을 포함한 전면에 도전층을 형성하는 단계과, 상기 제1 절연막 측벽과 대응하게 상기 도전층상에 제2 절연막 측벽을 형성하는 단계와, 상기 제2 절연막 측벽을 포함한 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 그리고 상기 게이트 양측의 상기 도전층내에 소오스/드레인 불순물 확산영역 및 상기 게이트 전극과 오버랩되게 상기 도전층내에 오프 셋영역과 채널영역을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.
Description
본 발명은 트랜지스터의 제조방법에 관한 것으로 특히, 온/오프(On/Off) 전류비(Current Ratin)가 큰 트랜지스터의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술의 트랜지스터의 제조방법을 설명하면 다음과 같다.
도1a-도1d는 종래 기술의 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도1a에 도시된 바와같이 반도체기판(11)상에 제1 폴리실리콘(12)을 형성하고, 상기 제1 폴리실리콘(12)상에 제1 감광막(13)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
도1b에 도시된 바와같이 상기 패터닝된 제1 감광막(13)을 마스크로 하여 상기 제1 폴리실리콘(12)을 선택적으로 제거하여 게이트 전극(12a)을 형성한다.
이어, 상기 제1 감광막(13)을 제거하고, 상기 게이트 전극(12a)을 포함한 전면에 게이트 절연막(14) 및 제2 폴리실리콘(15)을 차례로 형성한다.
도1c에 도시된 바와같이 상기 제2 폴리실리콘(15)상에 제2 감광막(16)을 도포한 후, 노광 및 현상공정으로 패터닝한다. 이어 패터닝된 제2 감광막(16)을 마스크로 하여 소오스/드레인 불순물 이온을 주입하여 상기 제2 폴리실리콘(15)내에 소오스/드레인 불순물 확산영역(17)을 형성한다.
도1d에 도시된 바와같이 상기 제2 감광막(16)을 제거하여 채널영역(18) 및 오프 셋(Off Set)영역(19)을 갖는 트랜지스터를 제조한다.
그러나 상기와 같은 종래 기술의 트랜지스터의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 트랜지스터의 동작시 오프 셋 영역이 게이트 전압에 영향을 받지 않기 때문에 트랜지스터의 동작이 On일 때 전류가 적다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 오프 셋 영역이 게이트 전극과 오버 랩(Over Lap)되도록 하는 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
제1a, d도는 종래 기술의 트랜지스터의 제조방법을 나타낸 공정단면도.
제2a도 내지 제2e는 본 발명에 따른 트랜지스터의 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 질화막
22a : 질화막 패턴 23 : 제1 감광막
24 : 제1 절연막 측벽 25 : 제1 폴리실리콘
26 : 제2 절연막 측벽 27 : 게이트 절연막
28 : 제2 폴리실리콘 28a : 게이트 전극
29 : 제2 감광막 30 : 소오스/드레인 불순물 확산영역
31 : 채널영역 32 : 오프 셋 영역
상기와 같은 목적을 달성하기 위한 본 발명에 따른 트랜지스터의 제조방법은 기판을 준비하는 단계와, 상기 기판상에 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴 측면에 제1 절연막 측벽을 형성하는 단계와, 상기 질화막 패턴을 제거하고 상기 제1 절연막 패턴을 포함한 전면에 도전층을 형성하는 단계과, 상기 제1 절연막 측벽과 대응하게 상기 도전층상에 제2 절연막 측벽을 형성하는 단계와, 상기 제2 절연막 측벽을 포함한 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 그리고 상기 게이트 전극 양측의 상기 도전층내에 소오스/드레인 불순물 확산영역 및 상기 게이트 전극과 오버랩되게 상기 도전층내에 오프 셋영역과 채널영역을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.
도2a-도2e는 본 발명에 따른 트랜지스터의 제조방법을 나타낸 공정단면도이다.
먼저, 도2a에 도시된 바와같이 반도체기판(21)상에 질화막(22)을 형성하고, 상기 질화막(22)상에 제1 감광막(23)을 도포한 후, 노광 및 현상공정으로 패터닝(Patterning)한다. 여기서 상기 질화막(22) 대신에 폴리 실리콘으로 형성할 수도 있다.
도2b에 도시된 바와같이 패터닝된 제1 감광막(23)을 마스크로 하여 상기 질화막(22)을 선택적으로 제거하여 질화막 패턴(22a)을 형성하고, 상기 제1 감광막(23)을 제거한다.
이어, 상기 질화막 패턴(22a)을 포함한 전면에 제1 절연막을 형성하고, 에치백(Etch Back) 공정을 실시하여 상기 질화막 패턴(22a)의 측면에 제1 절연막 측벽(24)을 형성한다.
도2c에 도시된 바와같이 상기 질화막 패턴(22a)을 제거하고, 상기 제1 절연막 측벽(24)을 포함한 전면에 제1 폴리실리콘(25)을 형성한다. 그리고 상기 제1 폴리실리콘(25)상에 제2 절연막을 형성한 후, 에치백 공정을 실시하여 상기 제2 절연막 측벽(26)을 형성한다.
도2d에 도시된 바와같이 상기 제2 절연막 측벽(26)을 포함한 전면에 게이트 절연막(27) 및 제2 폴리실리콘(28)을 차례로 형성한다. 이어, 상기 제2 폴리실리콘(28)상에 제2 감광막(29)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
도2e에 도시된 바와같이 상기 패터닝된 제2 감광막(29)을 마스크로 상기 제2 폴리 실리콘(28)을 선택적으로 제거하여 게이트 전극(28a)을 형성한다.
이어, 상기 제2 감광막(29)을 제거하고, 상기 게이트 전극(28a)을 마스크로 하여 소오스/드레인 불순물 이온을 주입하여 상기 게이트 전극(28a) 양측의 제1 폴리실리콘(25)내에 소오스/드레인 불순물 확산영역(30)을 형성한다.
여기서 상기 제1 폴리실리콘(25)내에 상기 게이트 전극(28a)과 오버 랩(Over Lap)되게 채널영역(31) 및 오프 셋 영역(32)이 형성된다.
이상에서 설명한 바와같이 본 발명에 따른 트랜지스터의 제조방법에 있어서 트랜지스터의 동작에서 온(On)시 오프 셋(Off Set)영역이 게이트의 전기적 효과에 의해 전류를 증가하고 오프(Off)시는 오프 셋으로 작용하여 오프 전류는 감소하여 트랜지스터의 온/오프 특성을 향상시키는 효과가 있다.
Claims (4)
- 기판을 준비하는 단계; 상기 기판상에 질화막 패턴을 형성하는 단계; 상기 질화막 패턴 측면에 제1 절연막 측벽을 형성하는 단계; 상기 질화막 패턴을 제거하고 상기 제1 절연막 측벽을 포함한 전면에 도전층을 형성하는 단계; 상기 제1 절연막 측벽과 대응하게 상기 도전층상에 제2 절연막 측벽을 형성하는 단계; 상기 제2 절연막 측벽을 포함한 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 게이트 전극을 형성하는 단계; 그리고 상기 게이트 전극 양측의 상기 도전층내에 소오스/드레인 불순물 확산영역 및 상기 게이트 전극과 오버랩되게 상기 도전층내에 오프 셋영역과 채널영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 트랜지스터의 제조방법
- 제1항에 있어서, 상기 질화막 패턴 대신에 폴리 실리콘 패턴을 형성함을 특징으로 하는 트랜지스터의 제조방법
- 제1항에 있어서, 상기 소오스/드레인 불순물 확산영역 및 채널영역과 오프 셋영역은 동시에 형성함을 특징으로 하는 트랜지스터의 제조방법
- 제1항에 있어서, 트랜지스터의 동작에서 온(On)시 오프 셋(Off Set)영역이 게이트의 전기적 효과에 의해 전류를 증가하고 오프(Off)시는 오프 셋으로 작용하여 오프 전류는 감소하여 트랜지스터의 온/오프 특성을 향상시키는 것을 특징으로 하는 트랜지스터의 제조방법
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