KR100290877B1 - 반도체소자의 코딩방법 - Google Patents
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Abstract
공정을 간략화하여 TAT를 단축시키고, 코딩방법을 선택함에 있어서 선택사양을 다양화하는데 적당한 반도체소자의 코딩방법을 제공하기 위한 것으로써, 선택적으로 필드산화막이 형성된 반도체기판상에 제 1 절연층과 폴리실리콘층, 제 2 절연층을 차례로 형성하는 공정과, 상기 제 2 절연층을 패터닝하여 코딩영역을 정의하는 공정과, 상기 패터닝된 제 2 절연층을 포함한 기판전면에 코딩을 위한 이온주입을 실시하는 공정과, 상기 폴리실리콘층을 패터닝하여 제 1, 제 2 게이트전극을 형성하는 공정과, 상기 제 1, 제 2 게이트전극을 마스크로 이용한 불순물 주입으로 소오스 및 드레인 불순물영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체소자에 관한 것으로 특히, 롬(ROM)코딩방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 반도체소자의 코딩방법을 설명하기로 한다.
도 1a 내지 1b는 종래 제 1 실시예에 따른 반도체소자 코딩방법을 설명하기 위한 단면도이다.
도 1a에 도시한 바와같이 필드영역과 활성영역으로 정의된 반도체기판(11)상의 필드영역에 필드산화막(12)을 성장시킨다.
이때, 데이터가 "1"이 될 트랜지스터의 액티브영역에도 필드산화막(12a)을 성장시킨다.
이후, 도 1b에 도시한 바와같이 상기 필드산화막(12,12a)을 포함한 반도체기판(11)전면에 Pocl3가 도핑된 폴리실리콘층을 형성한 후 패터닝하여 인핸스먼트 트랜지스터의 게이트전극(13)과, 상기 데이터가 "1"이 될 트랜지스터의 게이트전극(13a)을 형성한다.
이때 상기 데이터가 "1"이 될 트랜지스터의 게이트전극(13a)은 필드산화막(12a)상에 형성된다.
이후, 상기 게이트전극(13,13a)을 마스크로 이용한 불순물 이온주입 공정으로 소오스 및 드레인 불순물영역(14,14a)을 형성한다.
이때 상기 인핸스먼트 트랜지스터의 데이터는 "0"으로 간주한다.
이어, 도 2a 내지 2b는 종래 제 2 실시예에 따른 반도체소자 코딩방법을 설명하기 위한 단면도로써, 디플리션(Depletion)이온주입을 이용한 코딩방법이다.
도 2a에 도시한 바와같이 반도체기판(21)상에 선택적으로 필드산화막(22)을 성장시킨다.
이후, 데이터가 "0"이 될 트랜지스터의 채널영역에 디플리션 이온주입을 실시한다.
이때 상기 이온은 후에 형성될 소오스/드레인 불순물영역과 동일한 도전형이다.
이어, 도 2b에 도시한 바와같이 상기 필드산화막(22)을 포함한 반도체기판(21)상에 게이트절연막(23)을 형성한 후 상기 게이트절연막(23)상에 Pocl3가 도핑된 폴리실리콘층을 형성한 후 패터닝하여 인핸스먼트형 트랜지스터의 게이트전극(24) 및 디플리션형 트랜지스터의 게이트전극(24a)을 형성한다.
이후, 상기 게이트전극(24,24a)을 마스크로 이용한 불순물 이온주입 공정으로 소오스 및 드레인 불순물영역(25,25a)을 형성한다.
이때 상기 인핸스먼트형 트랜지스터의 데이터는 "1"로 간주한다.
한편, 도 3a 내지 3b는 종래 제 3 실시예에 따른 반도체소자의 코딩방법을 설명하기 위한 공정단면도이다.
종래 제 3 실시예에 따르면 데이터가 "1"이 될 트랜지스터의 소오스 및 드레인 불순물영역이 게이트전극의 하부에서 오버랩되지 않도록 한다.
즉, 도 3a에 도시한 바와같이 반도체기판(31)상에 선택적으로 필드산화막(32)을 성장시킨다.
상기 필드산화막(32)을 포함한 반도체기판(31)전면에 게이트절연막(33)을 형성한다.
이후, 상기 반도체기판(31)상의 활성영역에 데이터가 "1"이 될 트랜지스터의 게이트전극(34)과 인핸스먼트형 트랜지스터의 게이트전극(34a)을 패터닝한다.
이어, 도 3b에 도시한 바와같이 상기 데이터가 "1"이 될 트랜지스터의 게이트전극상에 포토레지스트패턴(35)을 형성한다.
이때 상기 포토레지스트패턴(35)은 상기 게이트전극(34)의 폭보다 크게하여 게이트전극(34)과 이후에 형성될 소오스/드레인 불순물영역이 오버랩되지 않도록 한다.
이후, 상기 포토레지스트패턴(35) 및 인핸스먼트형 트랜지스터의 게이트전극(34a)을 마스크로 이용한 불순물 이온주입 공정으로 소오스 및 드레인 불순물영역(36,36a)을 형성한다.
따라서, 전술한 바와같이 데이터가 "1"이 될 트랜지스터의 소오스 및 드레인 불순물영역(36,36a)은 게이트전극(34)과 오버랩되지 않는다.
이때 인핸스먼트형 트랜지스터의 데이터는 "0"으로 간주한다.
도 4a 내지 4b는 종래 제 4 실시예에 따른 반도체소자의 코딩방법을 설명하기 위한 레이아웃도이다.
먼저, 도 4는 데이터가 "1"이 될 트랜지스터의 레이아웃도로써, 반도체기판상(도면에 도시되지 않음)게이트전극(41)을 형성한다.
상기 게이트전극(41)양측의 반도체기판상에 불순물 이온주입 공정으로 소오스 및 드레인 불순물영역(42,42a)을 형성한다.
그리고 상기 소오스 및 드레인 불순물영역(42,42a)과 메탈(Metal)을 연결시키기 위한 콘택홀을 형성하지 않는다.
하지만 도 4b에 도시한 바와같이 게이트전극(41)양측에 소오스 및 드레인 불순물영역(42,42a)를 형성하고, 인핸스먼트형 트랜지스터를 형성하기 위해서 상기 소오스 및 드레인 불순물영역(42,42a)과 메탈을 연결시키기 위한 콘택홀(43)을 형성한다.
이때 상기 콘택홀(43)이 형성된 인핸스먼트형 트랜지스터의 데이터는 "0"으로 간주한다.
그러나 상기와 같은 종래 반도체소자 코딩방법은 다음과 같은 문제점이 있었다.
첫째, 종래 제 2, 제 3 실시예의 경우, 웨이퍼를 한 장씩 작업하기 때문에 생산 TAT(Turn Around Time)가 증가하게 된다.
둘째, 종래 제 1 실시예의 경우에는 액티브공정까지는 베이스 어레이(base array)공정이므로 커스텀(custom)공정 진행시 공정이 많아지게 되어 이또한 생산 TAT를 증가시키게 된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 공정을 보다 간략화하고 생산 TAT를 감소시키는데 적당한 반도체소자 코딩방법을 제공하는데 그 목적이 있다.
도 1a 내지 1b는 종래 제 1 실시예에 따른 반도체소자의 코딩방법을 설명하기 위한 공정단면도
도 2a 내지 2b는 종래 제 2 실시예에 따른 반도체소자의 코딩방법을 설명하기 위한 공정단면도
도 3a 내지 3b는 종래 제 3 실시예에 따른 반도체소자의 코딩방법을 설명하기 위한 공정단면도
도 4a 내지 4b는 종래 제 4 실시예에 따른 반도체소자의 코딩방법을 설명하기 위한 레이아웃도
도 5a 내지 5e는 본 발명의 반도체소자의 코딩방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11,21,31,51 : 반도체기판 12,22,32,52 : 필드산화막
54 : 폴리실리콘층 54a,54b : 제 1, 제 2 게이트전극
55 : 제 2 절연층 55a : 제 2 절연층패턴
43 : 콘택홀
상기의 목적을 달성하기 위한 본 발명의 반도체소자 코딩방법은 선택적으로 필드산화막이 형성된 반도체기판상에 제 1 절연층과 폴리실리콘층, 제 2 절연층을 차례로 형성하는 공정과, 상기 제 2 절연층을 패터닝하여 코딩영역을 정의하는 공정과, 상기 패터닝된 제 2 절연층을 포함한 기판전면에 코딩을 위한 이온주입을 실시하는 공정과, 상기 폴리실리콘층을 패터닝하여 제 1, 제 2 게이트전극을 형성하는 공정과, 상기 제 1, 제 2 게이트전극을 마스크로 이용한 불순물 주입으로 소오스 및 드레인 불순물영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체소자 코딩방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 5a 내지 5e는 본 발명의 반도체소자 코딩방법을 설명하기 위한 공정단면도이다.
도 5a에 도시한 바와같이 필드영역과 활성영역으로 정의된 반도체기판(51)의 필드영역에 필드산화막(52)을 형성한다.
상기 필드산화막(52)을 포함한 기판(51)전면에 제 1 절연층(53)을 형성하고, 상기 제 1 절연층(53)상에 폴리실리콘층(54)을 차례로 형성한다.
여기서, 상기 제 1 절연층(53)은 게이트절연막으로 사용된다.
이어, 도 5b에 도시한 바와같이 롬 코드 옥시데이션(Rom Code Oxidation)을 실시하여 코딩될 트랜지스터를 선택하기 위한 마스킹필름으로 사용되는 제 2 절연층(55)을 성장시킨다.
이후, 도 5c에 도시한 바와같이 상기 제 2 절연층(55)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 패터닝한다.
그리고 상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 제 2 절연층패턴(55a)을 패터닝한다.
이어, 도 5d에 도시한 바와같이 상기 패터닝된 제 2 절연층패턴(55a)을 포함한 폴리실리콘층(54)전면에 PoCl3를 도핑한다.
이때 상기 제 2 절연층패턴(55a)하부의 폴리실리콘층(54)에는 상기 PoCl3가 도핑되지 않는다.
이는 상기 제 2 절연층패턴(55a)이 마스킹역할을 하기 때문이다.
이후, 도 5e에 도시한 바와같이 상기 제 2 절연층패턴(55a)을 제거한 후, 상기 폴리실리콘층(54)을 선택적으로 제거하여 제 1, 제 2 게이트전극(54a,54b)을 형성한다.
이어, 상기 제 1, 제 2 게이트전극(54a,54b)을 마스크로 이용한 불순물 이온주입 공정으로 각각의 게이트전극(54a,54b)양측의 반도체기판(51)표면내에 소오스 및 드레인 불순물영역(56,56a)을 형성하면 본 발명에 따른 반도체소자 코딩공정이 완료된다.
따라서, PoCl3가 코딩된 트랜지스터와 코딩되지 않은 인핸스먼트 트랜지스터를 얻을 수 있다.
여기서, 상기 코딩되지 않은 트랜지스터의 데이터는 "1"로 간주되고 상기 PoCl3가 코딩된 트랜지스터의 데이터는 "0"으로 간주한다.
이상 상술한 바와같이 본 발명의 반도체소자 코딩방법은 다음과 같은 효과가 있다.
첫째, 단위시간당 웨이퍼의 처리매수, 즉, 쓰루아웃(through) 및 생산 TAT를 향상시킬 수 있으므로 커스터머에게 신속한 제품납품이 가능하다.
둘째, 코딩방법의 선택사양이 보다 다양해진다.
Claims (5)
- 선택적으로 필드산화막이 형성된 반도체기판상에 제 1 절연층과 폴리실리콘층, 제 2 절연층을 차례로 형성하는 공정과,상기 제 2 절연층을 패터닝하여 코딩영역을 정의하는 공정과,상기 패터닝된 제 2 절연층을 포함한 기판전면에 코딩을 위한 이온주입을 실시하는 공정과,상기 폴리실리콘층을 패터닝하여 제 1, 제 2 게이트전극을 형성하는 공정과,상기 제 1, 제 2 게이트전극을 마스크로 이용한 불순물 주입으로 소오스 및 드레인 불순물영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 코딩방법.
- 제 1 항에 있어서,상기 패터닝된 제 2 절연층 하부의 폴리실리콘층에는 코딩을 위한 이온이 주입되지 않는 것을 특징으로 하는 반도체소자의 코딩방법.
- 제 1 항에 있어서,상기 제 1 게이트전극은 코딩을 위한 이온이 주입되고, 제 2 게이트전극은 주입되지 않는 것을 특징으로 하는 반도체소자의 코딩방법.
- 제 3 항에 있어서,상기 제 1 게이트전극과 소오스 및 드레인 불순물영역을 포함하여 트랜지스터가 형성되고, 상기 제 2 게이트전극과 그 양측의 소오스 및 드레인 불순물영역에 의해 트랜지스터가 형성되는 것을 특징으로 하는 반도체소자의 코딩방법.
- 제 4 항에 있어서,상기 제 1 게이트전극을 포함하는 트랜지스터의 데이터는 "0"이고, 제 2 게이트전극을 포함하는 트랜지스터의 데이터는 "1"로 하는 것을 특징으로 하는 반도체소자의 코딩방법.
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| KR1019970063824A KR100290877B1 (ko) | 1997-11-28 | 1997-11-28 | 반도체소자의 코딩방법 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299612A (ja) * | 1992-04-20 | 1993-11-12 | Fuji Electric Co Ltd | マスクｒｏｍ集積回路装置の製造方法 |
| JPH06163854A (ja) * | 1992-11-17 | 1994-06-10 | Sanyo Electric Co Ltd | マスクｒｏｍの製造方法 |
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1997
- 1997-11-28 KR KR1019970063824A patent/KR100290877B1/ko not_active IP Right Cessation
Patent Citations (2)
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| JPH05299612A (ja) * | 1992-04-20 | 1993-11-12 | Fuji Electric Co Ltd | マスクｒｏｍ集積回路装置の製造方法 |
| JPH06163854A (ja) * | 1992-11-17 | 1994-06-10 | Sanyo Electric Co Ltd | マスクｒｏｍの製造方法 |
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