KR100374543B1 - 반도체소자제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, P형 실리콘 기판위에 필드 산화막과 게이트 산화막을 형성하고 그 위에 얇은 폴리 실리콘을 형성하는 공정과; 상기 얇은 폴리 실리콘위에 저온 산화막을 형성하여 선택 식각하는 공정과; 상기 저온 산화막을 마스킹 레이어로 하여 P형 영역을 형성하는 공정과; 상기 열려진 저온 산화막 위에 풀리 실리콘을 선택적으로 형성하는 공정과; 저온 산화막을 식각하여 측벽 스페이서를 형성하는 공정과; N+ 이온을 주입 하여 소스와 드레인을 형성한 후 상기 측벽 스페이서를 마스킹 레이어로 하여 상기 얇은 폴리 실리콘을 식각하는 공정과; 상기 측벽 스페이서를 식각하고 다시 N- 이온을 주입하여 N- 영역을 형성하는 공정으로 소자 제조를 완료하는데, 질화막 측벽 스페이서를 형성하는 제조 공정을 제거하여 공정을 용이하게 하고 공정 시간을 단축하며 공정 단가를 낮춰서 생산의 효율성을 높일 수 있게 된다.

Description

반도체 소자 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 엘디디(LDD) 트랜지스터의 제조 공정 단계를 줄여 공정 시간을 감소시키는데 적당하도록 한 반도체 소자 제조 방법에 관한 것이다.
제1도는 종래의 LDD 트랜지스터 형성에 있어서 질화막 측벽 스페이서를 사용한 인버스-티(INVERSE-T)구조에 대한 제조 공정을 보여주고 있다.
이때, 인버스-티 구조는 통상적인(CONVENTIONAL) LDD 구조에 비해 N-직렬 저항에 의한 상호 컨덕턴스가 감소하고, 핫 일렉트론에 의한 소자 변동이 감소하며, N-농도를 낮게 제어하여 전계 완화 효과가 크고, N-접합 깊이를 작게하므로 숏 채널 효과나 펀치스루 특성을 향상시킬 수 있게 된다.
그럼, 제1도에 도시된 공정 수순도를 참조하여 종래 LDD 트랜지스터의 제조 공정을 설명한다.
먼저, 제1도의 (가)에 도시된 바와 같이 P형 실리콘 기판(1)위에 필드 산화막(2)을 형성시키고, 실리콘 기판(1)위의 액티브 영역에 게이트 산화막(3)과 얇은 폴리 실리콘(4)를 형성시킨다.
그 다음, 제1도의 (나)에 도시된 바와 같이 얇은 폴리 실리콘(4)위에 저온 산화막(LOW TEMPERATURE OXIDE)(5)를 형성하고 가운데 부분을 선택 식각한 다음 이를 마스킹 레이어로 사용하며 P형 영역(6)를 형성시킨다.
다음으로, 질화막 층을 증착하고 식각하여 측벽 스페이서(7a,7b)를 형성한다.
상기 공정 후, 제1도의 (다)에 도시된 바와 같이 상기의 좌우 측벽 스폐이서(7a,7b)기 인접한 부분에 폴리 실리콘(8)을 선택적으로 형성한다.
그 후, 저온 산화막(5)을 식각하여 얇은 폴리 실리콘(4)위로 N+ 이온을 주입하여 제1도의 (라)에 도시된 바와 같이 소스(9a)와 드레인(9b)영역을 형성한다.
그 다음, 상기의 측벽 스페이서(7a,7b)를 식각 멈춤 점(ETCH STOP POINT)으로하여 N+ 영역위의 얇은 폴리 실리콘(4)층을 식각하여 제1도의 (마)에 도시된 바와 같이 인버스-티 구조의 게이트 폴리 실리콘(4)을 형성한다.
마지막으로, 제1도의 (바)에 도시된 바와 같이 상기의 측벽 스페이서(7a,7b)를 제거하고 다시 N- 이온을 주입하여 N- 영역(10a, 10b)을 형성함으로써 LDD 트랜지스터의 공정 진행을 완료한다.
상기 인버스-티 구조가 기 언급한 바와 같이 여러 장점이 있기 때문에 매우 유용한 구조이긴 하나 종래기술은 필요없는 공정 단계를 포함하고 있어 공정 단가를 낮게 할 수 없는 단점을 가지게 된다.
이에 본 발명은 상기와 같은 단점을 해결하기 위하여 창안된 것으로, 저온 산화막을 바로 식각하여 폴리실리콘의 측면에 측벽 스페이서를 형성시킴으로써 공정 단계를 줄일 수 있도록한 반도체 소자 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 P형 실리콘 기판위에 필드 산화막과 게이트 산화막을 형성하고 그 위에 얇은 폴리실리콘을 형성하는 공정과; 상기 폴리 실리콘위에 저온 산화막을 형성하여 선택 식각하는 공정과; 상기 저온 산화막을 마스킹 레이어로 하여 상기 실리콘 기판내에 P형 영역을 형성하는 공정과; 열려진 저온 산화막위에 폴리 실리콘을 선택적으로 형성하는 공정과; 저온 산화막을 식각하여 상기 폴리실리콘의 측면에 측벽 스페이서를 형성하는 공정과: 상기 측벽 스페이서를 마스킹 레이어로 하여 상기 얇은 폴리실리콘을 식각한 후 N+ 이온을 주입하여 소스와 드레인을 형성하는 공정과: 상기 측벽 스페이서를 식각하고 다시 N- 이온을 주입하여 N- 영역을 형성하는 공정을 포함하여 제조되는 것을 특징으로 한다.
상기 공정 결과, LDD 트랜지스터의 공정 단가를 낮출 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시에에 대하대 상세히 설명한다.
본 발명은 공정 단계를 줄여서 공정 단가를 낮출 목적으로 저온 산화막으로 형성된 스페이서를 구성시킨 것으로, 제2도에 도시된 공정 수순도를 이용하여 그 제조 과정을 설명하면 다음과 같다.
먼저, 제2도의 (가)에 도시된 바와 같이 P형 실리콘 기판(11)위에 필드 산화막(12)을 형성시키고 액티브 영역위에 게이트 산화막(13)과 얇은 폴리 실리콘(14)을 형성한다.
그 다음, 상기 얇은 폴리 실리콘(14)위에 저온 산화막(15)을 형성하고 이를 선택 식각한 다음 제2도의 (나)에 도시된 바와 같이 저온 산화막(15)을 마스킹 레이어로써 이용하여 P형 영역(16)을 형성한다.
이후, 열려진 저온 산화막(15)위에 폴리 실리콘(17)을 제2도의 (다)에 도시된 바와 같이 선택적으로 형성하여 준 다음 제2도의 (라)에 도시된 바와 같이 저온 산화막(15)을 식각하여 상기 폴리 실리콘(17)의 측면에 측벽 스페이서(18a,18b)를 형성한다.
이때, 종래의 질화막을 형성하고 식각하여 측벽 스페이서를 만드는 공정을 제거하고, 바로 저온 산화막(15)을 식각하여 측벽 스페이서(18a,18b)를 형성시키므로 공정 단계를 줄일 수 있게 된다. 이것으로 결국 공정 단가를 낮출 수 있게 되는 잇점이 있다.
상기 측벽 스페이스(18a,18b) 공정 후, 제2도의 (라)에 도시된 바와 같이 N+ 이온 주입을 실시하여 소스(19a)및 드레인(19b)을 형성시킨 후 상기 측벽 스페이서(18a,18b)를 마스킹 레이어로 하여 얇은 폴리 실리콘(14)을 식각하거나, 아니면 제2도의 (마)에 도시된 바와 같이 상기 측벽 스페이서(18a,18b)를 마스킹 레이어로 하여 얇은 폴리 실리콘(14)을 식각한 후 계속해서 N+ 이온을 주입하여 소스(19a)및 드레인(l9b) 영역을 형성한다.
그 다음, 저온 산화막으로 형성된 측벽 스페이서(18a,18b)를 식각하고 N- 이온 주입을 실시하여 N- 영역(20a,20b)을 형성시킴으로써 제2도의 (바)에 도시된 바와 같이 최종적인 LDD 트랜지스터 구조를 얻을 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 종래의 인버스-티 LDD 트랜지스터 제조 공정에서 질화막을 형성하고 식각하여 질화막 측벽 스페이서를 만드는 공정을 제거함으로써, 인버스-티 구조의 단점인 공정의 복잡성을 제거시켜 공정이 용이해지고 공정시간을 단축시킬 수 있는 잇점이 있어 생산의 효율성을 높여준다.
제1도는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 수순도.
제2도는 본 발명에 따른 반도체 소자 제조 방법을 도시한 공정 수순도.
***도면의 주요 부분에 대한 부호의 설명***
11 : 실리콘 기판 12 : 필드 산화막
13 : 게이트 산화막 14 : 얇은 폴리 실리콘
15 : 저온 산화막 16 : 피형 영역
17 : 폴리 실리콘 18a, 18b : 측벽 스페이서
19a, 19b : 소스 및 드레인 20a, 20b : 엔 마이너스 영역

Claims (2)

  1. P형 실리콘 기판위에 필드 산화막과 게이트 산화막을 형성하고 그 위에 얇은 폴리 실리콘을 형성하는 공정과; 상기 얇은 폴리 실리콘위에 저온 산화막을 형성하여 선택 식각하는 공정과; 상기 저온 산화막을 마스킹 레이어로 하여 상기 실리콘 기판내에 P형 영역을 형성하는 공정과, 상기 열려진 얇은 폴리 실리콘 위에 폴리 실리콘을 선택적으로 형성하는 공정과; 상기 저온 산화막을 식각하여 상기 폴리실리콘의 측면에 측벽 스페이서를 형성하는 공정과; N+ 이온 주입을 하여 소스와 드레인을 형성한 후 상기 측벽 스페이서를 마스킹 레이어로 하여 상기 얇은 폴리 실리콘을 식각하는 공정과; 상기 측벽 스페이서를 식각하고 다시 N- 이온을 주입하여 N- 영역을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 소스와 드레인을 형성하는 공정은 상기 측벽 스페이서를 마스킹 레이어로 하여 상기 얇은 폴리 실리콘을 먼저 식각한 후 N+ 이온을 주입하여 소스와 드레인을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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