KR100356784B1 - 미세선폭의상보형트랜지스터(cmosfet)제조방법 - Google Patents

미세선폭의상보형트랜지스터(cmosfet)제조방법 Download PDF

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Abstract

본 발명은 미세선폭의 상보형 트랜지스터 제조방법에 관한 것으로, 미세선폭의 상보형트랜지스터(CMOSFET)를 제조하는 방법에 있어서, 반도체기판상의 N-MOS 지역과 P-MOS 지역 각각 게이트전극을 형성하고, 각각 저도핑 이온주입을 실시하는 단계와, 저도핑이온주입을 실싱한후, 펀치-드루우 스톱영역을 형성하기 위한 포켓이온을 주입하되, 좌우측 각각 30 도의 경사를 주어 BF2이온을 주입하는 단계와, 전체 구조상부에 스페이서산화막을 증착하는 단계와, 상기 N-MOS 지역과 P-MOS 지역중 어느 한 지역에 제1포토레지스트 마스크 패턴을 형성한 다음 상기 스페이서산화막을 식각하여 제1게이트전극 양측벽에 0.15 nm 두께의 제1측벽 스페이서를 형성하고, 소오스/드레인영역을 형성하기 위한 이온주입을 실시하는 단계와, 상기 제1포토레지스트 마스크패턴을 제기하고, 상기 N-MOS 지역과 P-MOS 지역중 다른 지역에 제2포토레지스트 마스크패턴을 형성한 다음 상기 스페이서산화막을 식각하여 제2게이트전극양측벽에 상기 제1측벽스페이서와 다른 0.25 nm 두께의 제2측벽 스페이서를 형성하고, 소오스/드레인영역을 형성하기 위한 이온주입을 실시하는 단계 및, 소오스/드레인영역을 형성하기 위한 이온주입후 아닐링처리공정을 수행하는 단계를 포함하여 이루어진다.

Description

미세선폭의 상보형 트랜지스터 제조방법
본 발명은 반도체소자에 관한 것으로서, 보다 상세하게는 특히, 얕은 소오스/드레인 접합을 형성하지 않고도 소자의 드레인전류의 감소를 방지하고, 펀치-드로우(Punch-through) 문제를 효율적으로 방지할 수 있는 미세진폭의 상보형 트랜지스터 제조방법에 관한 것이다.
최근에 반도체소자의 제조기술이 고집적화되면서 게이트의 길이가 0.25 um 이하로 내려가는 주제에 있다. 이러한 반도체조자의 고집적화시 발생되는 문제점은짧은 채널에 의한 펀치-드로우에 매우 취약해진다는 것과 드레인전류가 감소한다는 것이다.
이와 같은 문제점을 해결하기 위해서는 포켓(pocket) 이온을 주입하여 펀치-드루우 스톱영역을 형성하고 얕은 소우스/드레인접합을 형성해야 되지만 이 방법 자체도 쉽지 않은 문제로 대두되고 있다.
CMOS FET의 경우에 드레인전류가 감소하는 것을 방지하기 위해서는 N-MOS 트랜지스터의 게이트전극측벽의 스페이서 절연막의 두께가 0.15 um 이상이 되어야 하고, 펀치-드로우 현상을 방지하기 위해서는 P-MOS 트랜지스터의 게이트전극 측벽의 신화막의 두께가 0.25 um이상이 되어야 한다.
그러나 종래에는 N-MOS 와 P-MOS 트랜지스터의 게이트전극 측벽의 스페이서 산화막을 1회의 블랭킷 식각공정을 통해 형성하기 때문에 합리적으로 양호한 소자특성을 가지면서 미세선폭을 갖는 고집적 반도체소자를 제조하기 곤란했었다.
따라서, 본 발명은 이러한 문제점들을 해결하기 위하여 안출된 것으로서, CMOSFET 소자에서 NMOS와 P-MOS의 게이트전극의 양측벽에 형성되는 측벽스페이서산화막의 크기를 다르게 하여 드레인전류의 감소를 방지하고 펀치-드로우 문제를 효율적으로 방지할 수 있는 미세선폭의 CMOSFET 소자의 제조방법을 제공함에 그 목적이 있다.
[과제를해결하기위한수단]
상기 목적을 달성하기 위한 본 발명은, 미세 선폭의상보형트랜지스터(CMOSFET)를 제조하는 방법에 있어서, 반도체기판상의 N-MOS 지역과 P-MOS 지역 각각에 게이트전극을 형성하고, 각각 저도핑 이온 주입을 실시하는 단계와, 저도핑이온주입을 실시할후, 펀치-드루우 스톱영역을 형성하기 위한 포켓이온을 주입하되 좌우측 각각 30 도의 경사를 주어 BF 2 이온을 주입하는 단계와, 전체구조상부에 스페이서산화막을 증착하는 단계와, 상기 N-MOS 지역과 P-MOS 지역중 어느 한 지역에 제1포토 레지스트 마스크 패턴을 형성한 다음 상기 스페이서산화막을 식각하여 제1게이트전극 양측벽에 0.15 nm 두께의 제1 측벽 스페이서를 형성하고, 소오스/드레인영역을 형성하기 위한 이온주입을 실시하는 단계와, 상기 제1포토레지스트 마스크패턴을 제거하고, 상기 N-MOS 지역과 P-MOS 지역중 다른 지역에 제2포토레지스트 마스크패턴을 형성한다음 상기 스페이서산화막을 식각하여 제2게이트전극양측벽에 상기 제1측벽스페이서와 다른 0.25 nm 두께의 제2측벽 스페이서를 형성하고, 소오스/드레인영역을 형성하기 위한 이온주입을 실시하는 단계 및, 소오스/드레인영역을 형성하기 위한 이온주입후 아닐링 처리공정을 수행하는 단계를 포함하여 이루어지는 것을 특징으로한다.
도 1A 내지 도 1F은 본 발명의 한 실시예에 따른 미세선폭의 CMOS FET 제조방법의 제조공정을 도시한 공정단면도이다.
[도면부호의 설명]
1 : 반도체기판 2 : 필드산화막
3. 3' : 게이트 전극 4 : 자연산화막
7 : 스페이서산화막 9, 11 : 측벽 스페이서
5, 6, 8, 10 : 포토레지스트 마스크패턴
이하, 본 발명에 따른 미세선폭의 상보형 트랜지스터 제조방법에 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1A 내지 도 1F을 본 발명이 한 실시예에 따른 미세선폭의 CMOS FET 제조방법에 제조공정을 도시한 공정단면도이다.
본 발명의 일실시예는, 도 1A에 도시된 바와같이, 웨이퍼기판(1)상에 필드산화막(2)을 형성한다음, N-MOS와 P-MOS 지역에 각각 게이트전극(3)(3')을 형성하고, 상기 게이트전극(3)(3')위에 자연산화막(4)을 성장시킨후, 먼저 포토레지스트를 이용하여 P-MOS지역에만 마스크패턴(5)을 형성한다.
이어서, n- 저도핑드레인영역(LDD)을 형성하기 위한 이온주입을 실시한다음, 펀치-드로우 스톱영역을 형성하기 위해 포켓이온주입을 실시하게 되는데, 이때, 상기 포켓이온주입은 조, 우측 각각 30도 경사(Tilt)를 주어 BF2이온을 순차적으로 주입한다.
그다음, 도1B에 도시된 바와같이, 상기 포토레지스트(5)를 제거하고, 포토레지스트를 이용하여 N-MOS 지역에만 마스크패턴(6)을 형성한다음, p- 저도핑 드레인영역을 형성하기 위한 이온주입을 실시한다.
이어서, 도 1C에 도시된 바와같이, 상기 포토레지스트(6)을 제거하고, 스페이서산화막(7)을 증착한다.
그다음, 도 1D에 도시된 바와같이, N-MOS 지역에만 마스크패턴(8)을 형성한다음 블랭킷 식각공정을 이용하여 상기 스페이서산화막(7)을 식각하게 되는데, 이때 상기 게이트전극(3')의 양측벽에 0.25 nm의 측벽 스페이서(9)가 형성되도록 한다음, 소오스/드레인영역을 형성하기 위한 p+ 소오스/드레인이온주입을 실시한다.
이어서, 도 1E에 도시된 바와같이, 상기 포토레지스터마스크(8)을 형성한다음 블랭킷 식각공정을 이용하여 상기 스페이서산화막(7)을 식각하게 되는데, 이때상기 게이트전극(3)의 양측벽에 0.15 nm의 측벽스페이서(11)가 형성되도록 한다음 소오스 드레인영역을 형성하기 위한 n+ 소오스/드레인영역을 형성하기 위한 n+ 소오스 드레인 이온주입을 실시한다.
그다음, 도 1F에 도시된 바와같이, 포토레지스트 마스크패턴(10)을 제거하고 소오스/드레인 아닐링공정을 실시한다.
상기에 설명한 바와같이, 본 발명에 따른 미세선폭의 상보형 트렌지스터 제조방법에 있어서는 얕은 소오스/드레인접합의 형성없이도, 드레인전류의 감소와 펀치-드로우 현상을 효과적으로 방지하면서 미선선폭을 가진 반도체소자를 제조할 수 있다는 장점이 있다.

Claims (1)

  1. 미세선폭의 상보형트랜지스터(CMOSFET)를 제조하는 방법에 있어서,
    반도체기판상의 N-MOS 지역과 P-MOS 지역 각각에 게이트전극을 형성하고, 각각 저도핑이온주입을 실시하는 단계와,
    저도핑이온주입을 실시한후, 펀치-드루우 스톱영역을 형성하기 위한 포켓이온을 주입하되, 좌우측 각각 30 도의 경사를 주어 BF2이온을 주입하는 단계와,
    전체 구조상부에 스페이서산화막을 증착하는 단계와,
    상기 N-MOS 지역과 P-MOS 지역중 어느 한 지역에 제1포토레지스트 마스크패턴을 형성한 다음 상기 스페이서산화막을 식각하여 제1게이트전극 양측벽에 0.15 nm 두께의 제1측벽 스페이서를 형성하고, 소오스/드레인영역을 형성하기 위한 이온주입을 실시하는 단계와,
    상기 제1포토레지스트 마스크패턴을 제거하고, 상기 N-MOS 지역과 P-MOS 지역중 다른 지역에 제2포토레지스트 마스크패턴을 형성한다음 상기 스페이서산화막을 식각하여 제2게이트전극양측벽에 상기 제1측벽스페이서와 다른 0.25 nm 두께의 제2측벽 스페이서를 형성하고, 소오스/드레인영역을 형성하기 위한 이온주입을 실시하는 단계, 및
    소오스/드레인영역을 형성하기 위한 이온주입은 아닐링처리공정을 수행하여 단계를 포함하여 이루어진 미세선폭의 정보형 트랜지스터 제조방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR880011934A (ko) * 1987-03-16 1988-10-31 미다가쓰시게 반도체 장치 및 그 제조방법
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