JPH06151742A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 Ｎチャネルトランジスタにおいて補助電極を
形成する際の熱処理等の温度的な影響によるＰチャネル
トランジスタでのパンチ・スルー降伏の発生を防止する
ことができるＣＭＯＳ構成を有する半導体装置を提供す
る。 【構成】 Ｎチャネルトランジスタ１０１が、基板の主
面に形成されるＰウェル１１と、ｎ⁺ およびｎ^- 型ソー
ス／ドレイン領域５と、基板上にゲート酸化膜４を介し
て設けられるゲート電極３と、第１のサイドウォールス
ペーサ７と、ポリシリコンパッド９とを備え、さらにＰ
チャネルトランジスタ１０２が、基板の主面に形成され
るＮウェル１２と、ｐ⁺ 型ソース／ドレイン領域６と、
基板上にゲート酸化膜４を介して設けられるゲート電極
３と、第１および第２のサイドウォールスペーサ７，１
０とを備えており、第１および第２のサイドウォールス
ペーサ７，１０の最大厚みＢが、サイドウォールスペー
サ７の最大厚みＡよりも大きくなるように構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にＣＭＯＳ（Complementary Metal Ox
ide Semiconductor ）構成を有する半導体装置およびそ
の製造方法に関するものである。

【０００２】

【従来の技術】近年、メモリやプロセッサに代表される
ＶＬＳＩ（Very Lage Scale Integrated Circuit）は大
規模化する傾向にある。この大規模化の要請に対処する
ため、低消費電力で、かつ高集積が可能なＣＭＯＳデバ
イスが主流になってきている。

【０００３】高集積化が進むＣＭＯＳデバイスにおいて
は、アルミニウム等の金属材料からなる配線層を直接基
板に接続することが困難になり始めている。このような
場合、基板からポリシリコン層またはポリサイド層で等
電位層を引上げ上層部でアルミニウムからなる配線層と
コンタクトをとるパッド構造が有効となってくる。

【０００４】ここでは、特にＮチャネルトランジスタに
おいてポリシリコンパッドが設けられたＣＭＯＳトラン
ジスタについて説明する。

【０００５】まず、ＣＭＯＳトランジスタの構造につい
て図を参照して説明する。図２６は、従来のＣＭＯＳト
ランジスタの構造を示す断面図である。図２６を参照し
て、同一半導体基板（図示せず）上にＮチャネルトラン
ジスタ５１とＰチャネルトランジスタ５２が形成されて
いる。

【０００６】半導体基板（図示せず）上のＮチャネルト
ランジスタ５１の形成領域においてはＰウェル１１が形
成され、またＰチャネルトランジスタ５２の形成領域に
おいてはＮウェル１２が形成されている。

【０００７】Ｎチャネルトランジスタ５１は、図２６の
左側に示されるように、Ｐウェル１１と、ゲート酸化膜
４と、ｎ型ポリシリコン層からなる２つのゲート電極３
と、ｎ⁺ 型およびｎ^- 型のソース／ドレイン領域５から
形成されている。

【０００８】また、ゲート電極３の両側壁には、サイド
ウォールスペーサ１７が形成されている。さらに、Ｎチ
ャネルトランジスタを覆うように、層間絶縁膜８が形成
されており、この層間絶縁膜８およびゲート酸化膜４に
設けられたコンタクトホールを通じて、高濃度のｎ⁺ 型
のポリシリコンパッド９がｎ⁺ 型およびｎ^- 型のソース
／ドレイン領域５に電気的に接続されている。

【０００９】一方、Ｐチャネルトランジスタ５２は、図
２６の右側に示されるように、Ｎウェル１２と、ゲート
酸化膜４と、ｎ型ポリシリコンからなるゲート電極３
と、ｐ ⁺ 型のソース／ドレイン領域６から構成されてい
る。

【００１０】また、ゲート電極３の両側壁にはサイドウ
ォールスペーサ１７が形成されている。

【００１１】Ｐチャネルトランジスタ５２のゲート電極
３に設けられたサイドウォールスペーサ１７の最大厚み
Ａ₂ は、Ｎチャネルトランジスタ５１のゲート電極３に
設けられたサイドウォールスペーサ１７の最大厚みＡ₁
と等しくなるように設定されており、この厚みＡ₁ は、
Ｎチャネルトランジスタ５１の性能律速により決定され
ている。

【００１２】次に、上述したＣＭＯＳトランジスタの製
造方法について図を参照して説明する。

【００１３】図１６〜図２５は、図２６に示した構造断
面に従って、ＣＭＯＳトランジスタの製造方法を工程順
に示す断面図である。

【００１４】まず、図１６を参照して、Ｐ型半導体基板
２０上に膜厚１０００〜５０００Åの酸化膜２１を形成
する。さらに、薄膜酸化膜２１の上面に、膜厚１００〜
２５００Åの窒化膜（Ｓｉ₃ Ｎ₄ ）２２を形成する。そ
の後、窒化膜２２上の、Ｎチャネルトランジスタ形成予
定領域以外の領域に、レジスト層２３をフォトリソグラ
フィを用いて形成する。

【００１５】次に、図１７を参照して、上記レジスト層
２３をマスクとして、窒化膜２２をドライエッチングに
より除去する。その後、レジスト層２３および窒化膜２
２をマスクとして、ｐ型不純物（Ｂ）を加速電圧１５０
〜２００ｋｅＶ、注入量１×１０¹²〜５×１０¹³／ｃｍ
² の条件で、ｐ型半導体基板２０の主表面に導入する。
その後拡散熱処理を行ない、ｐ型半導体基板２０の主表
面にＰウェル１１を形成する。

【００１６】さらに、図１８を参照して、Ｐウェル１１
上の領域に、ＬＯＣＯＳ酸化（LOCal Oxidation of Si
）により、膜厚１０００〜１００００Åの厚膜酸化膜
２４を形成する。その後、レジスト層２３を除去し、さ
らにドライエッチングにより窒化膜２２を全て除去す
る。この厚膜酸化膜２４をマスクとして、ｎ型不純物
（Ｐ）を加速電圧３００〜４００ｋｅＶ、注入量１×１
０¹²〜１×１０¹³／ｃｍ² の条件で、ｐ型半導体基板２
０の主表面に導入する。その後拡散熱処理を行ない、ｐ
型半導体基板２０の主表面にＮウェル１２を形成する。

【００１７】さらに、その後酸化膜２１、厚膜酸化膜２
４の全面エッチング処理を行ない、ｐ型半導体基板２０
の表面の酸化膜を全面的に除去する。

【００１８】次に、図１９を参照して、ｐ型半導体基板
２０の表面に新たに膜厚１００〜１０００Åの薄膜酸化
膜（図示せず）を形成し、さらにこの薄膜酸化膜の上面
に、ＬＰＣＶＤ法により、窒化膜（図示せず）を形成す
る。その後、この窒化膜の素子形成領域以外の領域をフ
ォトリソグラフィを用いて選択的に除去し、窒化膜をマ
スクとして、ＬＯＣＯＳ酸化により、膜厚１０００〜１
００００Åの厚膜酸化膜１８を形成する。

【００１９】その後、熱リン酸等により窒化膜の除去を
行ない、さらにＨＦ等により薄膜酸化膜の除去を行な
う。次に、ｐ型半導体基板２０の表面に熱酸化により膜
厚１００〜２００Åのゲート酸化膜４を形成する。

【００２０】さらに、図２０を参照して、ゲート酸化膜
４の表面に、減圧ＣＶＤ法により膜厚５００〜３０００
Å程度のポリシリコン層１９を形成し、このポリシリコ
ン層１９中にｎ型またはｐ型不純物をドープする。

【００２１】さらにここで、ポリシリコン層１９上に高
融点金属（Ｗ，Ｍｏ等）とＳｉとの合金からなる高融点
金属シリサイド膜をスパッタ法により膜厚５００〜５０
００Å程度堆積させてもよい。このポリシリコン層１
９、またはポリシリコン層１９および高融点金属シリサ
イド膜により、ゲート電極材料を構成する。

【００２２】次に、ポリシリコン層１９上に酸化膜、レ
ジスト層を形成し、フォトリソグラフィを用いて所望の
パターンを形成する。レジスト層を除去した後、酸化膜
をマスクとして、異方性エッチングよりポリシリコン層
１９を選択的に除去して、Ｎチャネルトランジスタおよ
びＰチャネルトランジスタのゲート電極３を同時に形成
する。ゲート電極３のゲート長はほぼ０．３〜１．０μ
ｍ程度とする。

【００２３】さらに、図２１を参照して、Ｐチャネルト
ランジスタ形成領域上にフォトリソグラフィを用いてレ
ジスト層２６を堆積する。その後、Ｎチャネルトランジ
スタ形成領域に、レジスト膜２６および２つのゲート電
極３をマスクとして、ｎ型不純物（Ｐ）を注入量１×１
０¹²〜１×１０¹³／ｃｍ² の条件で、ｐ型半導体基板２
０の主表面に導入する。その後拡散熱処理を行ない、ｐ
型半導体基板２０の主表面にｎ^- 型不純物拡散領域２５
を形成する。

【００２４】次に、レジスト層２６を除去した後、ｐ型
半導体基板２０の表面全面に、ＣＶＤ法により膜厚１０
０〜３００ｎｍの酸化膜を形成する。この酸化膜を異方
性エッチングにより除去し、Ｎチャネルトランジスタお
よびＰチャネルトランジスタのゲート電極３の両側壁に
最大厚み１００〜３００ｎｍ程度のサイドウォールスペ
ーサ１７を形成する。

【００２５】さらに、図２２を参照して、Ｐチャネルト
ランジスタ形成領域上にフォトリソグラフィを用いてレ
ジスト層１５を形成する。その後、Ｎチャネルトランジ
スタ形成領域に、レジスト層１５と２つのゲート電極３
およびサイドウォールスペーサ１７をマスクとして、再
度ｎ型不純物（Ａｓ）を注入量１×１０¹⁵〜１×１０ ¹⁶
／ｃｍ² の条件で、ｐ型半導体基板２０の主表面に導入
する。その後拡散熱処理を行ない、ｐ型半導体基板２０
の主表面にｎ⁺ 型不純物拡散領域を形成する。これによ
り、ｎ^- 型およびｎ⁺ 型のソース／ドレイン領域５が形
成され、ＬＤＤ（Lightly Doped Drain ）構造を有する
Ｎチャネルトランジスタ５１が完成する。

【００２６】次に、図２３を参照して、Ｎチャネルトラ
ンジスタ形成領域の上面に、レジスト層１６をフォトリ
ソグラフィを用いて形成する。その後、Ｐチャネルトラ
ンジスタ形成予定領域に、レジスト層１６とゲート電極
３およびサイドウォールスペーサ１７をマスクとして、
ｐ型不純物（Ｂ）を注入量１×１０¹⁵〜１×１０¹⁶／ｃ
ｍ² の条件で、ｐ型半導体基板２０の主表面に導入す
る。その後拡散熱処理を行ない、ｐ型半導体基板２０の
主表面にｐ⁺ 型のソース／ドレイン領域６が形成され、
Ｐチャネルトランジスタ５２が完成する。

【００２７】さらに、図２４を参照して、Ｎチャネルト
ランジスタおよびＰチャネルトランジスタを覆うよう
に、ｐ型半導体基板２０上全面に、ＣＶＤ法により膜厚
５００〜１０００Å程度の層間絶縁膜８を形成する。そ
の後、半自己整合（Semiself-Align）製法により、フォ
トリソグラフィを用いてＮチャネルトランジスタの２つ
のゲート電極３に挟み込まれた所定の領域の層間絶縁膜
８およびゲート酸化膜４を選択的に除去し、コンタクト
ホールを開口する。

【００２８】次に、図２５を参照して、層間絶縁膜８上
に減圧ＣＶＤ法によりポリシリコン膜を堆積し、ｎ型不
純物をイオン注入法により導入し、さらに８５０℃前後
の拡散熱処理を施した後、フォトリソグラフィを用いて
異方性エッチングによりｎ型ポリシリコン膜を選択的に
除去して、ポリシリコンパッド９を形成する。その後、
Ｐチャネルトランジスタ形成領域上の層間絶縁膜８を除
去する。

【００２９】上記のようにして、Ｎチャネルトランジス
タ５１においてパッド構造が設けられたＣＭＯＳトラン
ジスタが完成する。

【００３０】

【発明が解決しようとする課題】しかしながら、上述し
た従来技術を用いれば、Ｎチャネルトランジスタ５１の
ｎ^- 型およびｎ⁺ 型のソース／ドレイン領域５およびＰ
チャネルトランジスタ５２のｐ⁺ 型のソース／ドレイン
領域６を順次形成した後、Ｎチャネルトランジスタ５１
においてポリシリコンパッド９を形成していたため、こ
の際に施される拡散熱処理がｎ^- 型およびｎ⁺ 型のソー
ス／ドレイン領域５およびｐ⁺ 型のソース／ドレイン領
域６の不純物拡散に寄与していた。

【００３１】このため、特に、ｐ⁺ 型のソース／ドレイ
ン領域６に拡散係数の大きいＢ等のｐ型不純物を用いて
いるＰチャネルトランジスタ５２では、ゲート長の値が
サブミクロンオーダになると、熱処理工程に対する工程
余裕（ｐ⁺ 型のソース領域とｐ⁺ 型のドレイン領域との
間の間隔）が小さくなり、ゲート電圧によって電流を気
できなくなる現象すなわちパンチ・スルー降伏が起こり
やすくなっていた。

【００３２】さらに、従来の製造方法を用いれば、図２
２に示したように、Ｐチャネルトランジスタ５２のサイ
ドウォールスペーサ１７とＮチャネルトランジスタ５１
のサイドウォールスペーサ１７とを同時に形成してお
り、またサイドウォールスペーサ１７の厚みはＮチャネ
ルトランジスタ５１の性能律速により決定されていたた
め、Ｐチャネルトランジスタ５２においてはｐ⁺ 型のソ
ース／ドレイン領域６の形成時に予め熱処理工程に対す
る工程余裕を大きくとっておくことができなかった。

【００３３】このため、従来では、Ｎチャネルトランジ
スタ５１においてパッド構造が設けられたＣＭＯＳトラ
ンジスタを作製しようとすると、Ｐチャネルトランジス
タ５２でパンチ・スルー降伏が生じやすく製造歩留りが
悪くなっていた。

【００３４】本発明は、上述した従来の問題点を解決す
るためになされたものであって、Ｎチャネルトランジス
タにおいて補助電極を形成する際の拡散熱処理等による
Ｐチャネルトランジスタでのパンチ・スルー降伏の発生
を防止することができるＣＭＯＳ構成を有する半導体装
置およびその製造方法を提供することを目的とする。

【００３５】

【課題を解決するための手段】本発明に基づく請求項１
に記載の半導体装置は、同一基板上にＮチャネルトラン
ジスタとＰチャネルトランジスタが形成されたＣＭＯＳ
構成を有する半導体装置であって、この半導体装置にお
いては、上記のＮチャネルトランジスタが、基板の主面
に形成されるＰ型不純物拡散層と、Ｐ型不純物拡散層内
に所定の間隔を隔てて設けられるＮ型ソース／ドレイン
領域と、所定の間隔に対応する基板上に絶縁膜を介して
設けられる第１のゲート電極と、第１のゲート電極の側
部に設けられるサイドウォールスペーサと、Ｎ型ソース
／ドレイン領域の一方の領域に電気的に接続される補助
電極とを備えており、上記のＰチャネルトランジスタ
が、基板の主面に形成されるＮ型不純物拡散層と、Ｎ型
拡散層内に所定の間隔を隔てて設けられるＰ型ソース／
ドレイン領域と、所定の間隔に対応する基板上に絶縁膜
を介して設けられる第２のゲート電極と、第２のゲート
電極の側部に設けられるサイドウォールスペーサとを備
えている。Ｐチャネルトランジスタの第２のゲート電極
のサイドウォールスペーサは複数の層からなり、かつそ
の最大の厚みがＮチャネルトランジスタの第１のゲート
電極のサイドウォールスペーサの最大厚みよりも大きい
ことを特徴とする。

【００３６】さらに、本発明に基づく請求項２に記載の
半導体装置においては、ＮチャネルトランジスタのＮ型
ソース／ドレイン領域の一方の領域と補助電極との界面
に、酸化膜の熱処理によって形成された球状の凝集体が
存在することを特徴とする。

【００３７】本発明に基づく請求項３に記載のＣＭＯＳ
構成を有する半導体装置の製造方法においては、以下の
工程を備えている。

【００３８】まず、主表面を有する同一基板上に、Ｎチ
ャネルトランジスタ形成領域とＰチャネルトランジスタ
形成領域とを形成する。次に、Ｎチャネルトランジスタ
を構成するゲート電極およびＰチャネルトランジスタを
構成するゲート電極をパターニングにより同時に形成す
る。Ｎチャネルトランジスタ形成領域の主表面に、ゲー
ト電極をマスクとしてＮ型不純物を導入する。さらに、
主表面全面に第１の酸化膜を堆積し、エッチングによ
り、両ゲート電極の各側部に酸化膜からなるサイドウォ
ールスペーサを形成する。Ｎチャネルトランジスタ形成
領域の主表面に、ゲート電極およびサイドウォールスペ
ーサをマスクとしてＮ型不純物を導入し、Ｎ型ソース／
ドレイン領域を形成する。次に、主表面全面に第２の酸
化膜を堆積し、Ｎチャネルトランジスタ形成領域に絶縁
膜を形成するとともに、Ｐチャネルトランジスタ形成領
域のゲート電極に設けられるサイドウォールスペーサを
第２の酸化膜で覆う。Ｎ型ソース／ドレイン領域の一方
の領域上の絶縁膜にエッチングよりコンタクトホールを
形成する。

【００３９】このコンタクトホールを通じて、Ｎ型ソー
ス／ドレイン領域の一方の領域に電気的に接続され、導
電性材料からなる補助電極を形成する。さらに、Ｐチャ
ネルトランジスタ形成領域の主表面に、ゲート電極およ
びその側部に設けられるサイドウォールスペーサならび
にそれを覆う第２の酸化膜をマスクとしてＰ型不純物を
導入し、Ｐ型ソース／ドレイン領域を形成する。

【００４０】ここで、Ｐチャネルトランジスタ形成領域
の主表面に、ゲート電極およびその側部に設けられるサ
イドウォールスペーサならびにそれを覆う第２の酸化膜
をマスクとしてＰ型不純物を導入し、Ｐ型ソース／ドレ
イン領域を形成する際には、第１の酸化膜および第２の
酸化膜上から基板主面のＰ型ソース／ドレイン形成領域
に間接的にＰ型不純物を導入してもよく、また、Ｐ型ソ
ース／ドレイン形成領域上の第１の酸化膜および第２の
酸化膜を基板上からすべて除去した後に、基板主表面に
直接的にＰ型不純物を導入してもよい。

【００４１】本発明に基づく請求項４に記載の半導体装
置の製造方法においては、コンタクトホールを通じて、
Ｎ型ソース／ドレイン領域の一方の電気的に接続する、
導電性材料からなる補助電極を形成した後、Ｎ型ソース
／ドレイン領域の一方の領域と補助電極との界面に形成
される自然酸化膜を球状に凝集させる熱処理を施す工程
をさらに備えてもよい。

【００４２】

【作用】本発明に基づく請求項１および請求項２に記載
の半導体装置では、Ｐチャネルトランジスタの第２のゲ
ート電極のサイドウォールスペーサが複数の層からな
り、かつその最大厚みがＮチャネルトランジスタの性能
律速により決定される第１のゲート電極のサイドウォー
ルスペーサの最大厚みよりも十分大きくなるように設定
されている。

【００４３】このため、Ｐチャネルトランジスタ形成領
域に、第２のゲート電極およびその側部に設けられるサ
イドウォールスペーサをマスクとして、Ｐ型不純物を導
入して形成されるＰ型のソース／ドレイン領域において
は、従来に比べてＰ型のソース領域とＰ型のドレイン領
域との間にサイドウォールスペーサに相当する分量の余
裕が予め設けられている。これにより、Ｐチャネルトラ
ンジスタのＰ型ソース／ドレイン領域の冶金学的接合間
距離を大きくすることができる。

【００４４】したがって、半導体装置の製造工程におけ
る熱処理または使用時の半導体装置内の発熱等の温度的
な影響により、Ｐチャネルトランジスタにおいて拡散係
数の大きいＰ型不純物がさらに拡散し、Ｐ型のドレイン
領域付近の空乏層がＰ型のソース領域の方に広がって
も、従来に比べてパンチ・スルー降伏が起こりにくく、
半導体装置の信頼性が大幅に向上されている。

【００４５】また、本発明に基づく請求項３および請求
項４に記載の半導体装置の製造方法は、補助電極形成工
程後に、ＰチャネルトランジスタのＰ型ソース／ドレイ
ン領域を形成する工程を備えることと、Ｐチャネルトラ
ンジスタにおいて、第２のゲート電極に設けられるサイ
ドウォールスペーサを第２の酸化膜で覆い、ゲート電極
およびその側部に設けられたサイドウォールスペーサな
らびにそれを覆う第２の酸化膜をマスクとしてＰ型不純
物を導入し、Ｐ型ソース／ドレイン領域を形成する工程
を備えることを２つの大きな特徴としている。

【００４６】補助電極形成工程後に、Ｐチャネルトラン
ジスタのＰ型ソース／ドレイン領域を形成する工程を備
えることで、Ｐ型ソース／ドレイン領域への補助電極形
成に伴う拡散熱処理等による温度的な影響を完全に回避
することができるようになる。このため、半導体装置の
製造工程において、ＰチャネルトランジスタのＰ型のド
レイン領域付近の空乏層が温度的な影響によりＰ型のソ
ース領域の方まで広く拡散することはほとんど起こら
ず、Ｐチャネルトランジスタにおいてパンチ・スルー降
伏の発生を大幅に低減することができる。

【００４７】また、Ｐチャネルトランジスタにおいて、
第２のゲート電極に設けられるサイドウォールスペーサ
を第２の酸化膜で覆い、ゲート電極およびその側部に設
けられたサイドウォールスペーサならびにそれを覆う第
２の酸化膜をマスクとしてＰ型不純物を導入し、Ｐ型ソ
ース／ドレイン領域を形成する工程を備えることで、形
成されるＰ型ソース／ドレイン領域間の冶金学的接合間
距離を大きく設定することができる。このように、Ｐ型
のソース領域とＰ型のドレイン領域との間に熱処理等に
よる温度的な影響に対する余裕を予め設けておくことが
できるようになり、半導体装置の製造工程またはその使
用時において半導体装置のＰチャネルトランジスタでの
パンチ・スルー降伏の発生を抑制することができる。

【００４８】したがって、上述した２つの特徴を有する
半導体装置の製造方法を用いれば、信頼性の高いＣＭＯ
Ｓ構成を有する半導体装置を歩留りよく製造することが
できるようになる。

【００４９】また、本発明によれば、補助電極形成後
に、高温による熱処理を施す工程をさらに加えることに
より、Ｐチャネルトランジスタに何ら温度的な影響を加
えることなく、補助電極形成の際にＮチャネルトランジ
スタのＮ型ソース／ドレイン領域の一方の領域と補助電
極との界面に形成される自然酸化膜を効率よく球状の凝
集体とすることができる。これにより、補助電極が自然
酸化膜を介することなくＮ型ソース／ドレイン領域の一
方の領域に直接的に接続されるようになり、補助電極と
基板とのコンタクト抵抗の上昇が抑制される。

【００５０】

【実施例】以下、本発明に基づいた第１の実施例に従う
半導体装置およびその製造方法について図面を参照して
説明する。

【００５１】図１１は、第１の実施例に従う半導体装置
の製造方法に基づいて作製されたＣＭＯＳトランジスタ
の構造を示す断面図である。

【００５２】図１１を参照して、まずＣＭＯＳトランジ
スタの構造について説明する。同一半導体基板（図示せ
ず）上に、Ｎチャネルトランジスタ１０１とＰチャネル
トランジスタ１０２が形成されている。

【００５３】半導体基板（図示せず）上のＮチャネルト
ランジスタ１０１の形成領域においてはＰウェル１１が
形成され、またＰチャネルトランジスタ１０２の形成領
域においてはＮウェル１２が形成されている。

【００５４】Ｎチャネルトランジスタ１０１は、図１１
の左側に示されるように、Ｐウェル１１と、ゲート酸化
膜４と、ｎ型ポリシリコンからなる２つのゲート電極３
と、ｎ⁺ 型およびｎ^- 型のソース／ドレイン領域５から
構成されている。

【００５５】また、ゲート電極３の両側壁には、酸化膜
からなる第１のサイドウォールスペーサ７が設けられて
いる。さらに、Ｎチャネルトランジスタを覆うように、
層間絶縁膜８が形成されており、この層間絶縁膜８およ
びゲート酸化膜４に設けられたコンタクトホールを通じ
て、高濃度のｎ⁺ 型のポリシリコンパッド９がｎ⁺ 型お
よびｎ^- 型のソース／ドレイン領域５に電気的に接続さ
れている。

【００５６】一方、Ｐチャネルトランジスタ１０２は、
図１１の右側に示されるように、Ｎウェル１２と、ゲー
ト酸化膜４と、ｎ型ポリシリコンからなるゲート電極３
と、ｐ⁺ 型ソース／ドレイン領域６から構成されてい
る。

【００５７】第１の実施例に従うＣＭＯＳトランジスタ
のＰチャネルトランジスタ１０２では、ゲート電極３の
両側壁に酸化膜からなる第１および第２のサイドウォー
ルスペーサ７，１０が二重に設けられている。このた
め、Ｐチャネルトランジスタ１０２のゲート電極３に設
けられる第１および第２のサイドウォールスペーサ７，
１０の合計の最大厚みＢは、Ｎチャネルトランジスタ１
０１のゲート電極３に設けられる第１のサイドウォール
スペーサ７の最大厚みＡに比べて第２のサイドウォール
スペーサ１０の分（５０〜２００ｎｍ程度）だけさらに
大きくなっている。第１のサイドウォールスペーサ７の
最大厚みＡは、従来と同様Ｎチャネルトランジスタ１０
１の性能律速により決定されている。

【００５８】次に、上記ＣＭＯＳトランジスタの製造方
法について説明する。図１〜図１０は、図１１に示した
断面構造に従って、ＣＭＯＳトランジスタの製造方法を
工程順に示す断面図である。

【００５９】まず、図１を参照して、ｐ型半導体基板２
０上に膜厚１０００〜５０００Åの酸化膜２１を形成す
る。さらに、この酸化膜２１の上面に、膜厚１００〜２
５００Åの窒化膜（Ｓｉ₃ Ｎ₄ ）２２を形成する。その
後、窒化膜２２上の、Ｎチャネルトランジスタ形成予定
領域以外の領域に、レジスト層２３をフォトリソグラフ
ィを用いて形成する。

【００６０】次に、図２を参照して、上記レジスト層２
３をマスクとして、窒化膜２２をドライエッチングによ
り除去する。その後、レジスト層２３および窒化膜２２
をマスクとして、ｐ型不純物（Ｂ）を加速電圧１５０〜
２００ｋｅＶ、注入量１×１０¹²〜５×１０¹³／ｃｍ²
の条件で、ｐ型半導体基板２０の主表面に導入する。そ
の後拡散熱処理を行ない、ｐ型半導体基板２０の主表面
にＰウェル１１を形成する。

【００６１】さらに、図３を参照して、ｐウェル１１上
の領域に、ＬＯＣＯＳ酸化（LOCalOxidation of Si ）
により、膜厚１０００〜１００００Åの厚膜酸化膜２４
を形成する。その後、レジスト層２３を除去し、さらに
ドライエッチングにより窒化膜２２を全て除去する。こ
の厚膜酸化膜２４をマスクとして、ｎ型不純物（Ｐ）を
加速電圧３００〜４００ｋｅＶ、注入量１×１０¹²〜１
×１０¹³／ｃｍ² の条件で、ｐ型半導体基板２０の主表
面に導入する。その後拡散熱処理を行ない、ｐ型半導体
基板２０の主表面にｎウェル１２を形成する。

【００６２】さらに、その後酸化膜２１，厚膜酸化膜２
４の全面エッチング処理を行ない、ｐ型半導体基板２０
の表面の酸化膜の全面的に除去する。

【００６３】次に、図４を参照して、ｐ型半導体基板２
０の表面に新たに膜厚１００〜１０００Åの薄膜酸化膜
（図示せず）を形成し、さらにこの薄膜酸化膜の上面
に、ＬＰＣＶＤ法により、窒化膜（図示せず）を形成す
る。その後、この窒化膜の素子形成領域以外の領域をフ
ォトリソグラフィを用いて選択的に除去し、窒化膜をマ
スクとして、ＬＯＣＯＳ酸化により、膜厚１０００〜１
００００Åの厚膜酸化膜１８を形成する。

【００６４】その後、熱リン酸等により窒化膜の除去を
行ない、さらにＨＦ等により薄膜酸化膜の除去を行な
う。次に、ｐ型半導体基板２０の表面に熱酸化により膜
厚１００〜２００Åのゲート酸化膜４を形成する。

【００６５】さらに、図５を参照して、ゲート酸化膜４
の表面に、減圧ＣＶＤ法により膜厚５００〜３０００Å
程度のポリシリコン層１９を形成し、このポリシリコン
層１９中にｎ型またはｐ型不純物をドープする。

【００６６】さらにここで、ポリシリコン層１９上に高
融点金属（Ｗ，Ｍｏ等）とＳｉとの合金からなる高融点
金属シリサイド膜をスパッタ法等により膜厚５００〜５
０００Å程度堆積させてもよい。このポリシリコン層１
９、またはポリシリコン層１９および高融点金属シリサ
イド膜により、ゲート電極材料を構成する。

【００６７】次に、ポリシリコン層１９上に酸化膜、レ
ジスト層を形成し、フォトリソグラフィを用いて所望の
パターンを形成する。レジスト層を除去した後、酸化膜
をマスクとして異方性エッチングによりポリシリコン層
１９を選択的に除去して、Ｎチャネルトランジスタおよ
びＰチャネルトランジスタのゲート電極３を同時に形成
する。ゲート電極３のゲート長はほぼ０．３〜１．０μ
ｍ程度とする。

【００６８】さらに、図６を参照して、Ｐチャネルトラ
ンジスタ形成領域上にフォトリソグラフィを用いてレジ
スト層２６を堆積する。その後、Ｎチャネルトランジス
タ形成領域に、レジスト膜２６およびゲート電極３をマ
スクとして、ｎ型不純物（Ｐ）を注入量１×１０¹²〜１
×１０¹³／ｃｍ² の条件でｐ型半導体基板２０の主表面
に導入する。その後拡散熱処理を行ない、ｐ型半導体基
板２０の主表面にｎ^-型不純物拡散領域２５を形成す
る。

【００６９】次に、レジスト層２６を除去した後、Ｐ型
半導体基板２０表面全面に、ＣＶＤ法により膜厚１００
０〜３０００Åの酸化膜を形成する。この酸化膜を異方
性エッチングにより除去し、Ｎチャネルトランジスタお
よびＰチャネルトランジスタのゲート電極３の両側壁に
最大厚み１００〜３００ｎｍ程度のサイドウォールスペ
ーサ７を形成する。

【００７０】さらに、図７を参照して、Ｐチャネルトラ
ンジスタ形成領域上にフォトリソグラフィを用いてレジ
スト層１３を形成する。その後、Ｎチャネルトランジス
タ形成領域に、レジスト層１３と２つのゲート電極３お
よびサイドウォールスペーサ７をマスクとして、再度ｎ
型不純物（Ａｓ）を注入量１×１０¹⁵〜１×１０¹⁶／ｃ
ｍ² の条件で、ｐ型半導体基板２０の主表面に導入す
る。その後拡散熱処理を行ない、ｐ型半導体基板２０の
主表面にｎ⁺ 型不純物拡散領域を形成する。これによ
り、ｎ^- 型およびｎ⁺ 型のソース／ドレイン領域５が形
成される。

【００７１】次に、図８を参照して、Ｎチャネルトラン
ジスタおよびＰチャネルトランジスタ形成領域を覆うよ
うに、ｐ型半導体基板２０上全面に、ＣＶＤにより膜厚
５００〜２０００Åの層間酸化膜８を形成する。その
後、半自己整合（Semiself-Align）製法により、フォト
リソグラフィを用いてＮチャネルトランジスタの２つの
ゲート電極３に挟み込まれた領域の層間酸化膜８および
ゲート酸化膜４を選択的に除去し、コンタクトホールを
開口する。

【００７２】次に、図９を参照して、層間酸化膜８上に
減圧ＣＶＤ法により、ポリシリコン層を堆積し、ｎ型不
純物をイオン注入法により導入し、さらに８５０℃前後
の拡散熱処理を施した後、フォトリソグラフィを用い
て、異方性エッチングによりｎ型ポリシリコン層を選択
的除去して、ポリシリコンパッド９を形成する。

【００７３】その後、１０００℃以上の高温で３０秒程
度のランプ瞬間加熱等によるＲＴＡ（Rapid Thermal An
nealing ）処理を行ない、ポリシリコン膜を堆積する際
にｎ ⁺ 型およびｎ^- 型のソース／ドレイン領域５との界
面に形成される自然酸化膜をボールアップさせる。これ
によりポリシリコンパッド９とｎ⁺ 型およびｎ^- 型のソ
ース／ドレイン領域５とのコンタクト抵抗の上昇が効果
的に抑制される。

【００７４】上記のようにして、パッド構造が設けられ
たＬＤＤ構造のＮチャネルトランジスタ１０１が完成す
る。

【００７５】次に、図１０を参照して、Ｎチャネルトラ
ンジスタ形成領域の上面にレジスト層１４をフォトリソ
グラフィを用いて形成する。その後、Ｐチャネルトラン
ジスタ形成領域の層間酸化膜８を選択的にエッチバック
することで、第１のサイドウォールスペーサ７上にさら
に最大厚み５０〜２００ｎｍの第２のサイドウォールス
ペーサ１０を形成する。

【００７６】その後、Ｐチャネルトランジスタ形成領域
に、ゲート電極３と第１および第２のサイドウォールス
ペーサ７，１０をマスクとして、ｐ型不純物（Ｂ）を注
入量１×１０¹⁵〜１×１０¹⁶／ｃｍ² の条件で、ｐ型半
導体基板２０の主表面に導入する。その後拡散熱処理を
行ない、ｐ型半導体基板２０の主表面にｐ⁺ 型のソース
／ドレイン領域６を形成する。これにより、図１１に示
すようなＰチャネルトランジスタ１０２が完成する。

【００７７】以上、第１の実施例に基づいた半導体装置
の製造方法によれば、Ｎチャネルトランジスタ１０１に
おいて高温での熱処理を伴うポリシリコンパッド９の形
成工程後に、Ｐチャネルトランジスタ１０２のｐ⁺ 型の
ソース／ドレイン領域６を形成することにより、半導体
装置の製造工程において、熱の影響により拡散係数の大
きいｐ型不純物が拡散し、Ｐチャネルトランジスタ１０
２においてパンチ・スルー降伏が起こるのを防止するこ
とが可能となる。

【００７８】次に、本発明に基づいた第２の実施例に従
う半導体装置およびその製造方法について、図１２およ
び図１３を参照して説明する。

【００７９】なお、本実施例においては、上述した第１
の実施例において説明した図１〜図９に対応する工程は
同一であるためにここでの説明は省略するものとする。

【００８０】まず、図１２を参照して、Ｎチャネルトラ
ンジスタ形成領域の上面にレジスト層１４をフォトリソ
グラフィを用いて形成する。その後、Ｐチャネルトラン
ジスタ形成領域に、ゲート電極３と第１のサイドウォー
ル７および第１のサイドウォール７上に設けられた層間
酸化膜８をマスクとして、ｐ型不純物（Ｂ）を注入量１
×１０¹⁵〜１×１０¹⁶ｃｍ² の条件で、ゲート酸化膜４
および層間酸化膜８上からｐ型半導体基板２０の主表面
に導入する。その後拡散熱処理を行ない、ｐ型半導体基
板２０の主表面にｐ⁺ 型のソース／ドレイン領域６を形
成する。これにより、図１３に示すようなＰチャネルト
ランジスタ１０３が完成する。

【００８１】以上、第２の実施例に基づいた半導体装置
の製造方法によれば、Ｐチャネルトランジスタ形成時に
おいてゲート酸化膜４および層間酸化膜８を選択的にエ
ッチバックする工程を省略することができ、さらに効率
的よくＣＭＯＳ構成を有する半導体装置を製造すること
ができる。

【００８２】次に、本発明に基づいた第３の実施例に従
う半導体装置およびその製造方法について説明する。

【００８３】図１４は、本発明に基づいた第３の実施例
に従うＣＭＯＳトランジスタの構造を示す断面図であ
る。

【００８４】図１４に示した第３の実施例に従うＣＭＯ
Ｓトランジスタは、以下に示すような製造工程をさらに
備えて作製される。

【００８５】図５を再度参照して、ポリシリコン層１
９、またはポリシリコン層１９および高融点金属シリサ
イド膜からゲート電極３を形成するに際して、Ｎチャネ
ルトランジスタ形成領域のポリシリコン層１９のみにｎ
型不純物をドープしてｎ型ポリシリコン層からなるゲー
ト電極３ａを形成し、さらにその後Ｐチャネルトランジ
スタ形成領域のポリシリコン層１９のみにｐ型不純物を
ドープしてｐ型ポリシリコン層からなるゲート電極３ｂ
を形成する。

【００８６】なお、本実施例においては、これ以降の製
造工程は、上述した第１の実施例において説明した図６
〜図１０に示した製造工程と同一であるためにここでの
説明は省略するのものとする。

【００８７】これにより、図１４に示すように同一基板
上にＮチャネルトランジスタ１０４とＰチャネルトラン
ジスタ１０５が形成されたＣＭＯＳトランジスタが得ら
れる。

【００８８】さらに、本発明に基づいた第４の実施例に
従う半導体装置およびその製造方法について説明する。

【００８９】図１５は、本発明に基づいた第４の実施例
に従うＣＭＯＳトランジスタの構造を示す断面図であ
る。

【００９０】図１５に示した第４の実施例に従うＣＭＯ
Ｓトランジスタは、以下に示すような製造工程をさらに
備えて作製される。

【００９１】図５を再度参照して、ポリシリコン層１
９、またはポリシリコン層１９および高融点金属シリサ
イド膜からゲート電極３を形成するに際して、Ｎチャネ
ルトランジスタ形成領域のポリシリコン層１９のみにｎ
型不純物をドープしてｎ型ポリシリコン層からなるゲー
ト電極３ａを形成し、さらにその後Ｐチャネルトランジ
スタ形成領域のポリシリコン層１９のみにｐ型不純物を
ドープしてｐ型ポリシリコン層からなるゲート電極３ｂ
を形成する。

【００９２】なお、本実施例においては、これ以降の製
造工程は、上述した第２の実施例において説明した図６
〜図９および図１２に示した製造工程と同一であるため
にここでの説明は省略するものとする。

【００９３】これにより、図１５に示すように同一基板
上にＮチャネルトランジスタ１０４とＰチャネルトラン
ジスタ１０６が形成されたＣＭＯＳトランジスタが得ら
れる。

【００９４】第３および第４の実施例によれば、Ｎチャ
ネルトランジスタにおいてｎ型ポリシリコン層からなる
ゲート電極３ａを形成し、Ｐチャネルトランジスタにお
いてｐ型ポリシリコン層からなるゲート電極３ｂを形成
して、ＮチャネルトランジスタとＰチャネルトランジス
タにおいてゲート電極の極性が異なるように設計されて
いる。これにより、Ｐチャネルトランジスタの動作速度
を速めることが可能となり、ＣＭＯＳトランジスタの性
能特性をさらに拡大することができるようになる。

【００９５】

【発明の効果】本発明に従う半導体装置およびその製造
方法によれば、同一基板上にＮチャネルトランジスタと
Ｐチャネルトランジスタが形成されたＣＭＯＳ構成を有
する半導体装置において、Ｐチャネルトランジスタの第
２のゲート電極の側部に設けられるサイドウォールスペ
ーサの最大厚みをＮチャネルトランジスタの第１のゲー
ト電極の側部に設けられるサイドウォールスペーサの最
大厚みよりも十分大きくなるように設けておくことで、
Ｐ型のソース領域とＰ型のドレイン領域との冶金学的接
合間距離を大きくすることができる。これにより、半導
体装置の製造工程やその使用時において熱の影響により
Ｐチャネルトランジスタにおいてパンチ・スルー降伏が
発生することを抑制することが可能となる。

【００９６】また、Ｎチャネルトランジスタにおいて熱
処理を伴う補助電極の形成工程後に、Ｐチャネルトラン
ジスタおいてＰ型ソース／ドレイン領域を形成する工程
を行なう。これにより、Ｐ型ソース／ドレイン領域への
熱処理の温度的な影響を一切排除することが可能とな
る。この結果、製造工程におけるＰチャネルトランジス
タでのパンチ・スルー降伏の発生を回避することが可能
となる。

【００９７】以上により、ＣＭＯＳ構成を有する半導体
装置においては、製造上の歩留りおよび信頼性が向上さ
れる。

【図面の簡単な説明】

【図１】本発明に基づいた第１の実施例に従う半導体装
置の第１の製造工程を示す断面図である。

【図２】本発明に基づいた第１の実施例に従う半導体装
置の第２の製造工程を示す断面図である。

【図３】本発明に基づいた第１の実施例に従う半導体装
置の第３の製造工程を示す断面図である。

【図４】本発明に基づいた第１の実施例に従う半導体装
置の第４の製造工程を示す断面図である。

【図５】本発明に基づいた第１の実施例に従う半導体装
置の第５の製造工程を示す断面図である。

【図６】本発明に基づいた第１の実施例に従う半導体装
置の第６の製造工程を示す断面図である。

【図７】本発明に基づいた第１の実施例に従う半導体装
置の第７の製造工程を示す断面図である。

【図８】本発明に基づいた第１の実施例に従う半導体装
置の第８の製造工程を示す断面図である。

【図９】本発明に基づいた第１の実施例に従う半導体装
置の第９の製造工程を示す断面図である。

【図１０】本発明に基づいた第１の実施例に従う半導体
装置の第１０の製造工程を示す断面図である。

【図１１】本発明に基づいた第１の実施例に従う半導体
装置の構造を示す断面図である。

【図１２】本発明に基づいた第２の実施例に従う半導体
装置の第１０の製造工程を示す断面図である。

【図１３】本発明に基づいた第２の実施例に従う半導体
装置の構造を示す断面図である。

【図１４】本発明に基づいた第３の実施例に従う半導体
装置の構造を示す断面図である。

【図１５】本発明に基づいた第４の実施例に従う半導体
装置の構造を示す断面図である。

【図１６】従来の半導体装置の第１の製造工程を示す断
面図である。

【図１７】従来の半導体装置の第２の製造工程を示す断
面図である。

【図１８】従来の半導体装置の第３の製造工程を示す断
面図である。

【図１９】従来の半導体装置の第４の製造工程を示す断
面図である。

【図２０】従来の半導体装置の第５の製造工程を示す断
面図である。

【図２１】従来の半導体装置の第６の製造工程を示す断
面図である。

【図２２】従来の半導体装置の第７の製造工程を示す断
面図である。

【図２３】従来の半導体装置の第８の製造工程を示す断
面図である。

【図２４】従来の半導体装置の第９の製造工程を示す断
面図である。

【図２５】従来の半導体装置の第１０の製造工程を示す
断面図である。

【図２６】従来の半導体装置の構造を示す断面図であ
る。

【符号の説明】

３ ゲート電極 ３ａ ｎ型ポリシリコン層からなるゲート電極 ３ｂ ｐ型ポリシリコン層からなるゲート電極 ４ ゲート酸化膜 ５ ｎ⁺ 型およびｎ^- 型のソース／ドレイン領域 ６ ｐ⁺ 型のソース／ドレイン領域 ７ 第１のサイドウォールスペーサ ８ 層間酸化膜 ９ ポリシリコンパッド １０ 第２のサイドウォールスペーサ １１ Ｎウェル １２ Ｐウェル １３，１４ レジスト層 １８ 厚膜酸化膜 １９ ポリシリコン層 ２０ ｐ型半導体基板 ２１ 酸化膜 ２２ 窒化膜 ２３，２６ レジスト層 ２４ 厚膜酸化膜 ２５ ｎ^- 型不純物拡散領域 １０１，１０４ Ｎチャネルトランジスタ １０２，１０３，１０５，１０６ Ｐチャネルトランジ
スタ なお、図中同一符号は、同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 同一基板上に、Ｎチャネルトランジスタ
   とＰチャネルトランジスタが形成されたＣＭＯＳ構成を
   有する半導体装置であって、 前記Ｎチャネルトランジスタが、 前記基板の主面に形成されるＰ型不純物拡散層と、 前記Ｐ型不純物拡散層内に所定の間隔を隔てて設けられ
   るＮ型ソース／ドレイン領域と、 前記所定の間隔に対応する前記基板上に絶縁膜を介して
   設けられる第１のゲート電極と、 前記第１のゲート電極の側部に設けられるサイドウォー
   ルスペーサと、 前記Ｎ型ソース／ドレイン領域の一方の領域に電気的に
   接続される補助電極とを備え、 前記Ｐチャネルトランジスタが、 前記基板の主面に形成されるＮ型不純物拡散層と、 前記Ｎ型不純物拡散層内に所定の間隔を隔てて設けられ
   るＰ型ソース／ドレイン領域と、 前記所定の間隔に対応する前記基板上に絶縁膜を介して
   設けられる第２のゲート電極と、 前記第２のゲート電極の側部に設けられるサイドウォー
   ルスペーサとを備えており、 前記第２のゲート電極のサイドウォールスペーサは複数
   の層からなり、かつその最大厚みが前記第１のゲート電
   極のサイドウォールスペーサの最大厚みよりも大きいこ
   とを特徴とする半導体装置。
2. 【請求項２】 前記Ｎチャネルトランジスタの前記Ｎ型
   ソース／ドレイン領域の一方の領域と前記補助電極との
   界面に、酸化膜の熱処理によって形成された球状の凝集
   体が存在する、請求項１に記載の半導体装置。
3. 【請求項３】 ＣＭＯＳ構成を有する半導体装置の製造
   方法であって、 主表面を有する同一基板上に、Ｎチャネルトランジスタ
   形成領域とＰチャネルトランジスタ形成領域とを形成す
   る工程と、 前記Ｎチャネルトランジスタを構成するゲート電極およ
   び前記Ｐチャネルトランジスタを構成するゲート電極を
   パターニングにより同時に形成する工程と、 前記Ｎチャネルトランジスタ形成領域の前記主表面に、
   前記ゲート電極をマスクとしてＮ型不純物を導入する工
   程と、 前記主表面全面に第１の酸化膜を堆積し、エッチングに
   より、前記両ゲート電極の各側部に酸化膜からなるサイ
   ドウォールスペーサを形成する工程と、 前記Ｎチャネルトランジスタ形成領域の前記主表面に、
   前記ゲート電極および前記サイドウォールスペーサをマ
   スクとしてＮ型不純物を導入し、Ｎ型ソース／ドレイン
   領域を形成する工程と、 前記主表面全面に第２の酸化膜を堆積し、Ｎチャネルト
   ランジスタ形成領域に絶縁膜を形成するとともに、前記
   Ｐチャネルトランジスタ形成領域のゲート電極に設けら
   れるサイドウォールスペーサを前記第２の酸化膜で覆う
   工程と、 前記Ｎ型ソース／ドレイン領域の一方の領域上の前記絶
   縁膜にエッチングによりコンタクトホールを形成する工
   程と、 前記コンタクトホールを通じて、前記Ｎ型ソース／ドレ
   イン領域の一方の領域に電気的に接続され、導電性材料
   からなる補助電極を形成する工程と、 前記Ｐチャネルトランジスタ形成領域の前記主表面に、
   前記ゲート電極およびその側部に設けられる前記サイド
   ウォールスペーサならびにそれを覆う第２の酸化膜をマ
   スクとしてＰ型不純物を導入し、Ｐ型ソース／ドレイン
   領域を形成する工程とを備える、半導体装置の製造方
   法。
4. 【請求項４】 前記コンタクトホールを通じて、前記Ｎ
   型ソース／ドレイン領域の一方の領域に電気的に接続さ
   れ、前記導電性材料からなる補助電極を形成した後、前
   記Ｎ型ソース／ドレイン領域の一方の領域と前記補助電
   極との界面に形成される酸化膜を球状に凝集させる熱処
   理を施す工程をさらに備える、請求項３に記載の半導体
   装置の製造方法。