JPH11312788A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH11312788A JPH11312788A JP10268553A JP26855398A JPH11312788A JP H11312788 A JPH11312788 A JP H11312788A JP 10268553 A JP10268553 A JP 10268553A JP 26855398 A JP26855398 A JP 26855398A JP H11312788 A JPH11312788 A JP H11312788A
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Abstract
(57)【要約】
【課題】 選択的シリサイド膜形成工程において、光食
刻工程を１回減らして、工程単純化と費用削減を実現で
きる半導体素子の製造方法を提供すること。 【解決手段】 ソース・ドレイン領域形成用マスクであ
る感光膜パターン１１４ａを食刻用マスクとして利用し
てシリサイドブロッキング膜（ＳＢＬ）１１２を第１ト
ランジスタ形成部Ｉ（不要部）から除去する。
刻工程を１回減らして、工程単純化と費用削減を実現で
きる半導体素子の製造方法を提供すること。 【解決手段】 ソース・ドレイン領域形成用マスクであ
る感光膜パターン１１４ａを食刻用マスクとして利用し
てシリサイドブロッキング膜（ＳＢＬ）１１２を第１ト
ランジスタ形成部Ｉ（不要部）から除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係るもので、詳しくは高集積化された半導体素子に
対する選択的シリサイデーション(silicidation)のとき
に工程単純化を図り得る半導体素子の製造方法に関す
る。
法に係るもので、詳しくは高集積化された半導体素子に
対する選択的シリサイデーション(silicidation)のとき
に工程単純化を図り得る半導体素子の製造方法に関す
る。
【０００２】
【従来の技術】半導体素子の高集積化が進むに従いゲー
ト電極の線幅及びコンタクトサイズが小さくなって、ソ
ース・ドレイン領域とゲート電極の抵抗やコンタクト抵
抗が大きくなる問題点が発生している。そこで、最近、
高集積化された素子の製造時、ソース・ドレイン領域と
ゲート電極の抵抗を低くして電流駆動能力を大きくする
と同時に、コンタクト抵抗を低くして素子特性のコンタ
クトレイアウト依存度を減らすようにサリサイド(salic
ide:self-aligned silicide) 工程を採用している。
ト電極の線幅及びコンタクトサイズが小さくなって、ソ
ース・ドレイン領域とゲート電極の抵抗やコンタクト抵
抗が大きくなる問題点が発生している。そこで、最近、
高集積化された素子の製造時、ソース・ドレイン領域と
ゲート電極の抵抗を低くして電流駆動能力を大きくする
と同時に、コンタクト抵抗を低くして素子特性のコンタ
クトレイアウト依存度を減らすようにサリサイド(salic
ide:self-aligned silicide) 工程を採用している。
【０００３】このサリサイド工程を採用して半導体素子
を製造する場合、半導体素子の全領域に亙ってシリサイ
ド膜を形成する場合は別に問題はないが、選択的にシリ
サイド膜を形成する必要がある場合は、通常シリサイド
ブロッキング膜(silicide blocking layer：以下、SB
L と称する）を特定部位のみに残すように専用の光食刻
工程が必要となるため、従来と比べて工程が複雑化する
という問題点が発生し、これに対する研究が活発に行わ
れている。
を製造する場合、半導体素子の全領域に亙ってシリサイ
ド膜を形成する場合は別に問題はないが、選択的にシリ
サイド膜を形成する必要がある場合は、通常シリサイド
ブロッキング膜(silicide blocking layer：以下、SB
L と称する）を特定部位のみに残すように専用の光食刻
工程が必要となるため、従来と比べて工程が複雑化する
という問題点が発生し、これに対する研究が活発に行わ
れている。
【０００４】図５乃至図９は従来の半導体素子の選択的
シリサイド膜の形成方法を示す工程断面図であって、以
下これを参照して従来の方法を５段階に区分して説明す
る。ここでは、DRAMとロジックとを有する素子の工程を
一例として挙げる。前記図中Ａで表示された部分はDRAM
セル形成部、Ｂで表示された部分はロジック形成部であ
る。一般に、DRAMセル形成部Ａはリフレッシュ特性の低
下を防ぐためにシリサイド膜形成を避けるため、ここで
はロジック形成部Ｂのソース・ドレイン領域上のみにシ
リサイド膜が形成される場合に対して説明する。
シリサイド膜の形成方法を示す工程断面図であって、以
下これを参照して従来の方法を５段階に区分して説明す
る。ここでは、DRAMとロジックとを有する素子の工程を
一例として挙げる。前記図中Ａで表示された部分はDRAM
セル形成部、Ｂで表示された部分はロジック形成部であ
る。一般に、DRAMセル形成部Ａはリフレッシュ特性の低
下を防ぐためにシリサイド膜形成を避けるため、ここで
はロジック形成部Ｂのソース・ドレイン領域上のみにシ
リサイド膜が形成される場合に対して説明する。
【０００５】第１段階として、図５に示すように、フィ
ールド酸化膜12が形成された半導体基板（シリコン基
板）10上にゲート絶縁膜14とポリシリコン材質の導電性
膜を形成し、さらにその上に酸化膜或いは窒化膜（例え
ばSiN 或いはSiON）材質の絶縁膜18を形成する。次い
で、光食刻工程により前記絶縁膜18上にゲート電極形成
部を限定する感光膜パターン（図示せず）を形成し、こ
れをマスクとして絶縁膜１８を食刻した後感光膜パター
ンを除去する。
ールド酸化膜12が形成された半導体基板（シリコン基
板）10上にゲート絶縁膜14とポリシリコン材質の導電性
膜を形成し、さらにその上に酸化膜或いは窒化膜（例え
ばSiN 或いはSiON）材質の絶縁膜18を形成する。次い
で、光食刻工程により前記絶縁膜18上にゲート電極形成
部を限定する感光膜パターン（図示せず）を形成し、こ
れをマスクとして絶縁膜１８を食刻した後感光膜パター
ンを除去する。
【０００６】その後、食刻処理された絶縁膜18をマスク
として導電性膜とゲート絶縁膜14を順次食刻して、図５
に示すように表面が絶縁膜18で覆われたポリシリコン材
質のゲート電極16とその下のゲート絶縁膜14を形成す
る。その後、ゲート電極16の両側壁に絶縁膜（例えば酸
化膜又は窒化膜）材質のスペーサ20を形成する。その結
果、絶縁物（ゲート絶縁膜14、絶縁膜18およびスペーサ
20）で覆われた構造のゲート電極16が形成される。
として導電性膜とゲート絶縁膜14を順次食刻して、図５
に示すように表面が絶縁膜18で覆われたポリシリコン材
質のゲート電極16とその下のゲート絶縁膜14を形成す
る。その後、ゲート電極16の両側壁に絶縁膜（例えば酸
化膜又は窒化膜）材質のスペーサ20を形成する。その結
果、絶縁物（ゲート絶縁膜14、絶縁膜18およびスペーサ
20）で覆われた構造のゲート電極16が形成される。
【０００７】その後、光食刻工程によりロジック形成部
Ｂ中で第１トランジスタが形成される部分（例えばNMOS
が形成される部分）Ｉのゲート電極16と基板10表面が露
出されるようにそれ以外の領域のそれら結果物全面に感
光膜パターン22a を形成し、これをマスクとして基板10
内に高濃度の第１導電型（例えばn 型）不純物をイオン
注入する。その結果、第１トランジスタ形成部Ｉのゲー
ト電極16両側の基板10内部にソース・ドレイン領域（図
示せず）が形成される。
Ｂ中で第１トランジスタが形成される部分（例えばNMOS
が形成される部分）Ｉのゲート電極16と基板10表面が露
出されるようにそれ以外の領域のそれら結果物全面に感
光膜パターン22a を形成し、これをマスクとして基板10
内に高濃度の第１導電型（例えばn 型）不純物をイオン
注入する。その結果、第１トランジスタ形成部Ｉのゲー
ト電極16両側の基板10内部にソース・ドレイン領域（図
示せず）が形成される。
【０００８】第２段階として、図６に示すように、感光
膜パターン22a を除去した後、光食刻工程によりロジッ
ク形成部Ｂ中で第２トランジスタが形成される部分（例
えば、PMOSが形成される部分）IIのゲート電極16と基板
10表面が露出されるように、それ以外の領域のそれら結
果物全面に感光膜パターン22b を形成し、これをマスク
として基板10内に高濃度の第２導電型（例えばｐ型）不
純物をイオン注入する。その結果、第２トランジスタ形
成部IIのゲート電極16両側の基板10内部にソース・ドレ
イン領域（図示せず）が形成される。
膜パターン22a を除去した後、光食刻工程によりロジッ
ク形成部Ｂ中で第２トランジスタが形成される部分（例
えば、PMOSが形成される部分）IIのゲート電極16と基板
10表面が露出されるように、それ以外の領域のそれら結
果物全面に感光膜パターン22b を形成し、これをマスク
として基板10内に高濃度の第２導電型（例えばｐ型）不
純物をイオン注入する。その結果、第２トランジスタ形
成部IIのゲート電極16両側の基板10内部にソース・ドレ
イン領域（図示せず）が形成される。
【０００９】第３段階として、図７に示すように、前記
感光膜パターン22b を除去した後、絶縁物で覆われたゲ
ート電極16とフィールド酸化膜12を含めた基板10上の全
面に酸化膜材質のSBL24 を形成する。
感光膜パターン22b を除去した後、絶縁物で覆われたゲ
ート電極16とフィールド酸化膜12を含めた基板10上の全
面に酸化膜材質のSBL24 を形成する。
【００１０】第４段階として、図８に示すように、光食
刻工程によりロジック形成部ＢのSBL24 が露出されるよ
うに基板10上のDRAMセル形成部Ａに感光膜パターン22c
を形成し、これをマスクとしてSBL24 を食刻する。その
結果、ロジック形成部Ｂのゲート電極16とソース・ドレ
イン領域表面が露出される。このとき、ゲート電極16は
前述のように絶縁膜18で覆われた状態で露出する。
刻工程によりロジック形成部ＢのSBL24 が露出されるよ
うに基板10上のDRAMセル形成部Ａに感光膜パターン22c
を形成し、これをマスクとしてSBL24 を食刻する。その
結果、ロジック形成部Ｂのゲート電極16とソース・ドレ
イン領域表面が露出される。このとき、ゲート電極16は
前述のように絶縁膜18で覆われた状態で露出する。
【００１１】第５段階として、図９に示すように、感光
膜パターン22c を除去した後、絶縁膜18で覆われた構造
の前記ゲート電極16とSBL24 を含めた基板10上の全面に
Co、Ti、Ni材質の高融点金属を形成し、熱処理を施して
ロジック形成部Ｂのソース、ドレイン領域上に自己整合
的にシリサイド膜26を形成し、未反応の高融点金属を除
去して、全工程を終了する。
膜パターン22c を除去した後、絶縁膜18で覆われた構造
の前記ゲート電極16とSBL24 を含めた基板10上の全面に
Co、Ti、Ni材質の高融点金属を形成し、熱処理を施して
ロジック形成部Ｂのソース、ドレイン領域上に自己整合
的にシリサイド膜26を形成し、未反応の高融点金属を除
去して、全工程を終了する。
【００１２】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の半導体素子の選択的シリサイド膜の形成工程で
は、ロジック形成部Ｂのソース・ドレイン領域上のみに
選択的に自己整合でシリサイド膜26が形成されるよう
に、この部分からはSBL24 を除去し、DRAMセル形成部Ａ
にはSBL24 を残すわけであるが、このようにSBL24 を選
択的に食刻する工程が専用の光食刻工程により行われて
いるから、工程が複雑化し工程単価が高くなるという問
題点が発生する。
な従来の半導体素子の選択的シリサイド膜の形成工程で
は、ロジック形成部Ｂのソース・ドレイン領域上のみに
選択的に自己整合でシリサイド膜26が形成されるよう
に、この部分からはSBL24 を除去し、DRAMセル形成部Ａ
にはSBL24 を残すわけであるが、このようにSBL24 を選
択的に食刻する工程が専用の光食刻工程により行われて
いるから、工程が複雑化し工程単価が高くなるという問
題点が発生する。
【００１３】本発明の目的は、選択的シリサイド膜の形
成工程において、工程単純化と費用削減を実現し得る半
導体素子の製造方法を提供することにある。
成工程において、工程単純化と費用削減を実現し得る半
導体素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体素子の製
造方法は、半導体基板上に絶縁物で覆われた構造のゲー
ト電極を形成する工程と、前記ゲート電極を含めた前記
基板全面にシリサイドブロッキング膜を形成する工程
と、ロジック形成部中で第１トランジスタが形成される
部分の前記シリサイドブロッキング膜表面が露出される
ように、それ以外の領域のそれら結果物全面に感光膜パ
ターンを形成し、これをマスクとして第１トランジスタ
形成部の前記シリサイドブロッキング膜を除去する工程
と、同じく前記感光膜パターンをマスクとして前記基板
内に高濃度の第１導電型不純物をイオン注入して、第１
トランジスタ形成部の前記ゲート電極両側の前記基板内
部にソース・ドレイン領域を形成し、前記感光膜パター
ンを除去する工程と、ロジック形成部中で第２トランジ
スタが形成される部分の前記シリサイドブロッキング膜
表面が露出されるように、それ以外の領域のそれら結果
物全面に感光膜パターンを形成し、これをマスクとして
第２トランジスタ形成部の前記シリサイドブロッキング
膜を除去する工程と、同じく前記感光膜パターンをマス
クとして前記基板内に高濃度の第２導電型不純物をイオ
ン注入して、第２トランジスタ形成部の前記ゲート電極
両側の前記基板内部にソース・ドレイン領域を形成し、
前記感光膜パターンを除去する工程と、ロジック形成部
の前記ソース・ドレイン領域上にシリサイド膜を形成す
る工程とからなることを特徴とする。
造方法は、半導体基板上に絶縁物で覆われた構造のゲー
ト電極を形成する工程と、前記ゲート電極を含めた前記
基板全面にシリサイドブロッキング膜を形成する工程
と、ロジック形成部中で第１トランジスタが形成される
部分の前記シリサイドブロッキング膜表面が露出される
ように、それ以外の領域のそれら結果物全面に感光膜パ
ターンを形成し、これをマスクとして第１トランジスタ
形成部の前記シリサイドブロッキング膜を除去する工程
と、同じく前記感光膜パターンをマスクとして前記基板
内に高濃度の第１導電型不純物をイオン注入して、第１
トランジスタ形成部の前記ゲート電極両側の前記基板内
部にソース・ドレイン領域を形成し、前記感光膜パター
ンを除去する工程と、ロジック形成部中で第２トランジ
スタが形成される部分の前記シリサイドブロッキング膜
表面が露出されるように、それ以外の領域のそれら結果
物全面に感光膜パターンを形成し、これをマスクとして
第２トランジスタ形成部の前記シリサイドブロッキング
膜を除去する工程と、同じく前記感光膜パターンをマス
クとして前記基板内に高濃度の第２導電型不純物をイオ
ン注入して、第２トランジスタ形成部の前記ゲート電極
両側の前記基板内部にソース・ドレイン領域を形成し、
前記感光膜パターンを除去する工程と、ロジック形成部
の前記ソース・ドレイン領域上にシリサイド膜を形成す
る工程とからなることを特徴とする。
【００１５】このような製造方法において、高濃度の第
１導電型不純物イオン注入工程と高濃度の第２導電型不
純物イオン注入工程は、感光膜パターンの形成後、前記
シリサイドブロッキング膜を除去しない状態で直ぐ実施
しても構わない。ただし、その場合はシリサイドブロッ
キング膜を80〜150 Å程度の厚さに形成すべきである。
１導電型不純物イオン注入工程と高濃度の第２導電型不
純物イオン注入工程は、感光膜パターンの形成後、前記
シリサイドブロッキング膜を除去しない状態で直ぐ実施
しても構わない。ただし、その場合はシリサイドブロッ
キング膜を80〜150 Å程度の厚さに形成すべきである。
【００１６】上記のような製造方法によれば、ソース・
ドレイン領域形成用の光食刻工程（感光膜パターン）を
利用してシリサイドブロッキング膜（SBL ）の選択食刻
が行われており、シリサイドブロッキング膜に対して専
用の光食刻工程が不要になるので、選択的シリサイド膜
形成工程において、工程単純化と費用削減を実現でき
る。
ドレイン領域形成用の光食刻工程（感光膜パターン）を
利用してシリサイドブロッキング膜（SBL ）の選択食刻
が行われており、シリサイドブロッキング膜に対して専
用の光食刻工程が不要になるので、選択的シリサイド膜
形成工程において、工程単純化と費用削減を実現でき
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１乃至図４は、本発明に係る半導体素子
の製造方法の実施の形態を示す工程断面図である。これ
を参照して実施の形態を大きく４段階に区分して説明す
る。ここでは、DRAMとロジックを有する素子の工程を一
例として挙げる。前記図中Ａで表示された部分はDRAMメ
モリセル形成部、Ｂで表示された部分は組み込み型DRAM
のロジック形成部、Ｉで表示された部分はロジック回路
を構成するCMOSの第１トランジスタ形成部（例えばNMOS
形成部）、IIで表示された部分はロジック回路を構成す
るCMOSの第２トランジスタ形成部（例えばPMOS形成部）
を示す。
て説明する。図１乃至図４は、本発明に係る半導体素子
の製造方法の実施の形態を示す工程断面図である。これ
を参照して実施の形態を大きく４段階に区分して説明す
る。ここでは、DRAMとロジックを有する素子の工程を一
例として挙げる。前記図中Ａで表示された部分はDRAMメ
モリセル形成部、Ｂで表示された部分は組み込み型DRAM
のロジック形成部、Ｉで表示された部分はロジック回路
を構成するCMOSの第１トランジスタ形成部（例えばNMOS
形成部）、IIで表示された部分はロジック回路を構成す
るCMOSの第２トランジスタ形成部（例えばPMOS形成部）
を示す。
【００１８】第１段階として、図１に示すように、半導
体基板（例えばシリコン基板）100上の所定部分にフィ
ールド領域形成工程によりフィールド酸化膜102 を形成
し、このフィールド酸化膜102 を含めた基板100 上の全
面に酸化工程によってゲート絶縁膜104 を30〜60Åの厚
さに形成した後、その上にポリシリコン膜と数百〜数千
Å程度の厚さを有する絶縁膜108 を順次形成する。この
とき、前記絶縁膜としては酸化膜或いは窒化膜（例えば
Si3N4 又はSiON) が用いられ、好ましくはSiONが使用さ
れる。
体基板（例えばシリコン基板）100上の所定部分にフィ
ールド領域形成工程によりフィールド酸化膜102 を形成
し、このフィールド酸化膜102 を含めた基板100 上の全
面に酸化工程によってゲート絶縁膜104 を30〜60Åの厚
さに形成した後、その上にポリシリコン膜と数百〜数千
Å程度の厚さを有する絶縁膜108 を順次形成する。この
とき、前記絶縁膜としては酸化膜或いは窒化膜（例えば
Si3N4 又はSiON) が用いられ、好ましくはSiONが使用さ
れる。
【００１９】次いで、光食刻工程により絶縁膜108 上に
ゲート電極形成部を限定する感光膜パターン（図示せ
ず）を形成し、これをマスクとして絶縁膜108 を食刻し
た後感光膜パターンを除去する。その後、食刻処理され
た絶縁膜108 をマスクとしてポリシリコン膜とゲート絶
縁膜104 を順次食刻することにより、図１のように表面
が絶縁膜108 で覆われたポリシリコン材質のゲート電極
106 とその下のゲート絶縁膜104 を形成する。その後、
ゲート電極106 の両側壁に酸化膜或いは窒化膜からなる
絶縁膜材質のスペーサ110 を形成する。その結果、絶縁
物（ゲート絶縁膜104 、絶縁膜108 及びスペーサ110)で
覆われた構造のゲート電極106 が形成される。
ゲート電極形成部を限定する感光膜パターン（図示せ
ず）を形成し、これをマスクとして絶縁膜108 を食刻し
た後感光膜パターンを除去する。その後、食刻処理され
た絶縁膜108 をマスクとしてポリシリコン膜とゲート絶
縁膜104 を順次食刻することにより、図１のように表面
が絶縁膜108 で覆われたポリシリコン材質のゲート電極
106 とその下のゲート絶縁膜104 を形成する。その後、
ゲート電極106 の両側壁に酸化膜或いは窒化膜からなる
絶縁膜材質のスペーサ110 を形成する。その結果、絶縁
物（ゲート絶縁膜104 、絶縁膜108 及びスペーサ110)で
覆われた構造のゲート電極106 が形成される。
【００２０】その後、前記ゲート電極106 とフィールド
酸化膜102 を含めた基板100 全面に酸化膜或いは窒化膜
（例えばSi3N4 又はSiON）材質のSBL112を350 〜550 Å
の厚さに形成する。
酸化膜102 を含めた基板100 全面に酸化膜或いは窒化膜
（例えばSi3N4 又はSiON）材質のSBL112を350 〜550 Å
の厚さに形成する。
【００２１】第２段階として、図２に示すように、光食
刻工程により、ロジック形成部Ｂ中で第１トランジスタ
が形成される部分（例えばNMOSが形成される部分）Ｉの
SBL112表面が露出されるように、それ以外の領域の前記
結果物全面に感光膜パターン114aを形成する。次いで、
感光膜パターン114aをマスクとして第１トランジスタ形
成部ＩのSBL112を食刻する。続いて、感光膜パターン11
4aをマスクとして基板100 に高濃度の第１導電型（例え
ばｎ型）不純物をイオン注入する。その結果、第１トラ
ンジスタ形成部Ｉの前記ゲート電極106 両側の基板100
内部にソース・ドレイン領域（図示せず）が形成され
る。
刻工程により、ロジック形成部Ｂ中で第１トランジスタ
が形成される部分（例えばNMOSが形成される部分）Ｉの
SBL112表面が露出されるように、それ以外の領域の前記
結果物全面に感光膜パターン114aを形成する。次いで、
感光膜パターン114aをマスクとして第１トランジスタ形
成部ＩのSBL112を食刻する。続いて、感光膜パターン11
4aをマスクとして基板100 に高濃度の第１導電型（例え
ばｎ型）不純物をイオン注入する。その結果、第１トラ
ンジスタ形成部Ｉの前記ゲート電極106 両側の基板100
内部にソース・ドレイン領域（図示せず）が形成され
る。
【００２２】第３段階として、図３に示すように、前記
感光膜パターン114aを除去した後、再度光食刻工程によ
りロジック形成部Ｂ中で第２トランジスタが形成される
部分（例えばPMOSが形成される部分）IIのSBL112表面が
露出されるように、それ以外の領域の前記結果物全面に
感光膜パターン114bを形成する。そして、その感光膜パ
ターン114bをマスクとして第２トランジスタ形成部IIの
SBL112を食刻する。続いて、感光膜パターン114bをマス
クとして基板100 に高濃度の第２導電型（例えばｐ型）
不純物をイオン注入する。その結果、第２トランジスタ
形成部IIの前記ゲート電極106 両側の基板100 内部にソ
ース・ドレイン領域（図示せず）が形成される。
感光膜パターン114aを除去した後、再度光食刻工程によ
りロジック形成部Ｂ中で第２トランジスタが形成される
部分（例えばPMOSが形成される部分）IIのSBL112表面が
露出されるように、それ以外の領域の前記結果物全面に
感光膜パターン114bを形成する。そして、その感光膜パ
ターン114bをマスクとして第２トランジスタ形成部IIの
SBL112を食刻する。続いて、感光膜パターン114bをマス
クとして基板100 に高濃度の第２導電型（例えばｐ型）
不純物をイオン注入する。その結果、第２トランジスタ
形成部IIの前記ゲート電極106 両側の基板100 内部にソ
ース・ドレイン領域（図示せず）が形成される。
【００２３】ところで、前記SBL112が酸化膜材質で形成
された場合、SBL112と感光膜間に窒化膜（例えばSiN 又
はSiON）を更に形成し、これを感光膜パターン114a,114
b をマスクに食刻して、SBL112の食刻時、感光膜パター
ン114a,114b とその下の食刻処理された窒化膜をマスク
としてSBL112を食刻する方法とした方がパターニング特
性を向上させることができる。但し、窒化膜を用いる場
合は、上記の方法のように、高濃度の第１導電型不純物
をイオン注入する前に第１トランジスタ形成部Ｉの窒化
膜とSBL112の全てを除去し、高濃度の第２導電型不純物
をイオン注入する前に第２トランジスタ形成部IIの窒化
膜とSBL112の全てを除去すべきである。
された場合、SBL112と感光膜間に窒化膜（例えばSiN 又
はSiON）を更に形成し、これを感光膜パターン114a,114
b をマスクに食刻して、SBL112の食刻時、感光膜パター
ン114a,114b とその下の食刻処理された窒化膜をマスク
としてSBL112を食刻する方法とした方がパターニング特
性を向上させることができる。但し、窒化膜を用いる場
合は、上記の方法のように、高濃度の第１導電型不純物
をイオン注入する前に第１トランジスタ形成部Ｉの窒化
膜とSBL112の全てを除去し、高濃度の第２導電型不純物
をイオン注入する前に第２トランジスタ形成部IIの窒化
膜とSBL112の全てを除去すべきである。
【００２４】最後に第４段階として、図４に示すよう
に、感光膜パターン114bを除去した後、絶縁物で覆われ
たゲート電極106 とSBL112を含めた基板100 上の全面に
Co,Ti,Ni材質の高融点金属を形成し、熱処理を施してロ
ジック形成部Ｂのソース・ドレイン領域上に自己整合的
にシリサイド膜116 を形成し、未反応の高融点金属を例
えば硫酸で除去して、全工程を終了する。
に、感光膜パターン114bを除去した後、絶縁物で覆われ
たゲート電極106 とSBL112を含めた基板100 上の全面に
Co,Ti,Ni材質の高融点金属を形成し、熱処理を施してロ
ジック形成部Ｂのソース・ドレイン領域上に自己整合的
にシリサイド膜116 を形成し、未反応の高融点金属を例
えば硫酸で除去して、全工程を終了する。
【００２５】このとき、ロジック形成部Ｂのソース・ド
レイン領域上のみに選択的にシリサイド膜116 が形成さ
れ、ゲート電極106 の部分にはシリサイド膜が形成され
ない理由は、ゲート電極106 はその上面及び側面に絶縁
膜108 とスペーサ110 が形成されて、シリコンと高融点
金属が直接に反応しないためである。従って、ロジック
形成部Ｂのゲート電極106 上にもシリサイド膜116 を形
成する場合は、第３段階の工程後にゲート電極106 上面
の絶縁膜108 を更に除去すればよい。
レイン領域上のみに選択的にシリサイド膜116 が形成さ
れ、ゲート電極106 の部分にはシリサイド膜が形成され
ない理由は、ゲート電極106 はその上面及び側面に絶縁
膜108 とスペーサ110 が形成されて、シリコンと高融点
金属が直接に反応しないためである。従って、ロジック
形成部Ｂのゲート電極106 上にもシリサイド膜116 を形
成する場合は、第３段階の工程後にゲート電極106 上面
の絶縁膜108 を更に除去すればよい。
【００２６】さらに、本発明の他の実施の形態として、
各トランジスタ形成部のSBL112を除去した後高濃度の第
１、第２導電型不純物イオン注入を行う代わりに、高濃
度の不純物イオン注入をまず実施した後SBL112を食刻す
るようにしてもよく、その場合は次の４段階の工程とな
る。なお、以下の説明は、図１ないし図４で用いた符号
を各部に付して、上記実施の形態と異なる部分を重点的
に述べる。
各トランジスタ形成部のSBL112を除去した後高濃度の第
１、第２導電型不純物イオン注入を行う代わりに、高濃
度の不純物イオン注入をまず実施した後SBL112を食刻す
るようにしてもよく、その場合は次の４段階の工程とな
る。なお、以下の説明は、図１ないし図４で用いた符号
を各部に付して、上記実施の形態と異なる部分を重点的
に述べる。
【００２７】第１段階として、フィールド酸化膜102 が
形成された半導体基板100 上の所定部分に、絶縁物（ゲ
ート絶縁膜104 、絶縁膜108 及びスペーサ110 ）で覆わ
れた構造のゲート電極106 を形成した後、基板100 上の
全面に酸化膜或いは窒化膜材質のSBL112を形成する。こ
のとき、SBL112は後続工程（例えば不純物イオン注入工
程）を考慮して約80〜150 Å程度の厚さに形成される。
形成された半導体基板100 上の所定部分に、絶縁物（ゲ
ート絶縁膜104 、絶縁膜108 及びスペーサ110 ）で覆わ
れた構造のゲート電極106 を形成した後、基板100 上の
全面に酸化膜或いは窒化膜材質のSBL112を形成する。こ
のとき、SBL112は後続工程（例えば不純物イオン注入工
程）を考慮して約80〜150 Å程度の厚さに形成される。
【００２８】第２段階として、ロジック形成部Ｂ中で第
１トランジスタが形成される部分（例えばNMOSが形成さ
れる部分）ＩのSBL112が露出されるように、それ以外の
領域のそれら結果物の全面に感光膜パターン114aを形成
し、この感光膜パターン114aをマスクとして基板100 に
高濃度の第１導電型（例えばｎ型）不純物をイオン注入
することにより、第１トランジスタ形成部Ｉのゲート電
極106 両側の基板100内部のみに選択的にソース・ドレ
イン領域を形成する。次いで、感光膜パターン114aをマ
スクとして用いて第１トランジスタ形成部ＩのSBL112を
食刻し、さらに感光膜パターン114aを除去する。
１トランジスタが形成される部分（例えばNMOSが形成さ
れる部分）ＩのSBL112が露出されるように、それ以外の
領域のそれら結果物の全面に感光膜パターン114aを形成
し、この感光膜パターン114aをマスクとして基板100 に
高濃度の第１導電型（例えばｎ型）不純物をイオン注入
することにより、第１トランジスタ形成部Ｉのゲート電
極106 両側の基板100内部のみに選択的にソース・ドレ
イン領域を形成する。次いで、感光膜パターン114aをマ
スクとして用いて第１トランジスタ形成部ＩのSBL112を
食刻し、さらに感光膜パターン114aを除去する。
【００２９】第３段階として、ロジック形成部Ｂ中で第
２トランジスタが形成される部分（例えばPMOSが形成さ
れる部分）IIのSBL112が露出されるように、それ以外の
領域のそれら結果物の全面に感光膜パターン114bを形成
し、この感光膜パターン114bをマスクとして基板100 に
高濃度の第２導電型（例えばｐ型）不純物をイオン注入
することにより、第２トランジスタ形成部IIのゲート電
極106 両側の基板100内部にソース・ドレイン領域を形
成する。次いで、感光膜パターン114bをマスクとして第
２トランジスタ形成部IIのSBL112を食刻し、さらに感光
膜パターン114bを除去する。
２トランジスタが形成される部分（例えばPMOSが形成さ
れる部分）IIのSBL112が露出されるように、それ以外の
領域のそれら結果物の全面に感光膜パターン114bを形成
し、この感光膜パターン114bをマスクとして基板100 に
高濃度の第２導電型（例えばｐ型）不純物をイオン注入
することにより、第２トランジスタ形成部IIのゲート電
極106 両側の基板100内部にソース・ドレイン領域を形
成する。次いで、感光膜パターン114bをマスクとして第
２トランジスタ形成部IIのSBL112を食刻し、さらに感光
膜パターン114bを除去する。
【００３０】第４段階として、ロジック形成部Ｂのソー
ス・ドレイン領域上のみに自己整合的にシリサイド膜11
6 を形成して、全工程を終了する。
ス・ドレイン領域上のみに自己整合的にシリサイド膜11
6 を形成して、全工程を終了する。
【００３１】以上のような本発明の実施の形態によれ
ば、ソース・ドレイン領域形成用の光食刻工程（感光膜
パターン114a,114b ）を利用してSBL112の選択食刻が行
われており、SBL112に対して専用の光食刻工程（感光膜
パターン）が不要になり、光食刻工程を１回減らせるの
で、選択的シリサイド膜形成工程において、工程単純化
と費用削減を実現できる。
ば、ソース・ドレイン領域形成用の光食刻工程（感光膜
パターン114a,114b ）を利用してSBL112の選択食刻が行
われており、SBL112に対して専用の光食刻工程（感光膜
パターン）が不要になり、光食刻工程を１回減らせるの
で、選択的シリサイド膜形成工程において、工程単純化
と費用削減を実現できる。
【００３２】以上、実施の形態を通して本発明を具体的
に説明したが、本発明はこれに限定されず、本発明の技
術思想内で変形及び改良が可能であることは勿論であ
る。
に説明したが、本発明はこれに限定されず、本発明の技
術思想内で変形及び改良が可能であることは勿論であ
る。
【００３３】
【発明の効果】以上説明したように本発明によれば、ソ
ース・ドレイン領域形成用の光食刻工程（感光膜パター
ン）を利用してSBL の選択食刻を行うようにしたので、
選択的シリサイド膜形成工程において、光食刻工程を１
回減らすことができ、工程単純化と費用削減を実現でき
る。
ース・ドレイン領域形成用の光食刻工程（感光膜パター
ン）を利用してSBL の選択食刻を行うようにしたので、
選択的シリサイド膜形成工程において、光食刻工程を１
回減らすことができ、工程単純化と費用削減を実現でき
る。
【図１】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図２】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図３】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図４】本発明の半導体素子の製造方法の実施の形態を
示す工程断面図。
示す工程断面図。
【図５】従来の半導体素子の選択的シリサイド膜の形成
方法を示す工程断面図。
方法を示す工程断面図。
【図６】従来の半導体素子の選択的シリサイド膜の形成
方法を示す工程断面図。
方法を示す工程断面図。
【図７】従来の半導体素子の選択的シリサイド膜の形成
方法を示す工程断面図。
方法を示す工程断面図。
【図８】従来の半導体素子の選択的シリサイド膜の形成
方法を示す工程断面図。
方法を示す工程断面図。
【図９】従来の半導体素子の選択的シリサイド膜の形成
方法を示す工程断面図。
方法を示す工程断面図。
100 半導体基板 106 ゲート電極 112 SBL 114a 感光膜パターン Ｉ 第１トランジスタ形成部
Claims (19)
- 【請求項１】 半導体基板上に絶縁物で覆われた構造の
ゲート電極を形成する工程と、 前記ゲート電極を含めた前記基板全面にシリサイドブロ
ッキング膜を形成する工程と、 ロジック形成部中で第１トランジスタが形成される部分
の前記シリサイドブロッキング膜表面が露出されるよう
に、それ以外の領域のそれら結果物全面に感光膜パター
ンを形成し、これをマスクとして第１トランジスタ形成
部の前記シリサイドブロッキング膜を除去する工程と、 同じく前記感光膜パターンをマスクとして前記基板内に
高濃度の第１導電型不純物をイオン注入して、第１トラ
ンジスタ形成部の前記ゲート電極両側の前記基板内部に
ソース・ドレイン領域を形成し、前記感光膜パターンを
除去する工程と、 ロジック形成部中で第２トランジスタが形成される部分
の前記シリサイドブロッキング膜表面が露出されるよう
に、それ以外の領域のそれら結果物全面に感光膜パター
ンを形成し、これをマスクとして第２トランジスタ形成
部の前記シリサイドブロッキング膜を除去する工程と、 同じく前記感光膜パターンをマスクとして前記基板内に
高濃度の第２導電型不純物をイオン注入して、第２トラ
ンジスタ形成部の前記ゲート電極両側の前記基板内部に
ソース・ドレイン領域を形成し、前記感光膜パターンを
除去する工程と、 ロジック形成部の前記ソース・ドレイン領域上にシリサ
イド膜を形成する工程とからなることを特徴とする半導
体素子の製造方法。 - 【請求項２】 絶縁物で覆われた構造の前記ゲート電極
は、 前記半導体基板上にゲート絶縁膜、ポリシリコン膜及び
絶縁膜を順次形成する工程と、 前記絶縁膜上にゲート電極形成部を限定する感光膜パタ
ーンを形成し、これをマスクとして前記絶縁膜を食刻し
た後、前記感光膜パターンを除去する工程と、 食刻処理された前記絶縁膜をマスクとして前記ポリシリ
コン膜と前記ゲート絶縁膜を順次食刻することにより、
表面が前記絶縁膜で覆われたポリシリコン材質のゲート
電極とその下のゲート絶縁膜を形成する工程と、 前記ゲート電極の両側壁に絶縁膜材質のスペーサを形成
する工程とから形成されることを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項３】 前記シリサイドブロッキング膜は酸化膜
或いは窒化膜で形成されることを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項４】 前記シリサイドブロッキング膜が酸化膜
で形成される場合、前記シリサイドブロッキング膜の形
成以後にその全面に窒化膜を形成する工程を更に有する
ことを特徴とする請求項３に記載の半導体素子の製造方
法。 - 【請求項５】 前記シリサイドブロッキング膜上に窒化
膜が更に形成された場合、第１トランジスタ形成部と第
２トランジスタ形成部の前記シリサイドブロッキング膜
を除去する前に前記窒化膜を除去する工程を更に有する
ことを特徴とする請求項４に記載の半導体素子の製造方
法。 - 【請求項６】 前記窒化膜はSi3N4 或いはSiONであるこ
とを特徴とする請求項３に記載の半導体素子の製造方
法。 - 【請求項７】 前記シリサイドブロッキング膜は350 Å
〜550 Åの厚さに形成されることを特徴とする請求項１
に記載の半導体素子の製造方法。 - 【請求項８】 前記シリサイド膜を形成する以前にロジ
ック形成部の前記ゲート電極上に形成された前記絶縁物
を除去する工程を更に有して、前記ゲート電極上にも前
記シリサイド膜が形成されるようにしたことを特徴とす
る請求項１に記載の半導体素子の製造方法。 - 【請求項９】 前記シリサイド膜は、 絶縁物で覆われた前記ゲート電極と前記シリサイドブロ
ッキング膜を含めた前記基板全面に高融点金属を形成
し、これを熱処理する工程と、 未反応の前記高融点金属を除去する工程とにより形成さ
れることを特徴とする請求項１に記載の半導体素子の製
造方法。 - 【請求項１０】 前記高融点金属はCo,Ti,Niのうちいず
れか一つであることを特徴とする請求項９に記載の半導
体素子の製造方法。 - 【請求項１１】 未反応の高融点金属は硫酸で除去され
ることを特徴とする請求項９に記載の半導体素子の製造
方法。 - 【請求項１２】 半導体基板上に絶縁物で覆われた構造
のゲート電極を形成する工程と、前記ゲート電極を含め
た前記基板全面にシリサイドブロッキング膜を形成する
工程と、 ロジック形成部中で第１トランジスタが形成される部分
の前記シリサイドブロッキング膜表面が露出されるよう
に、それ以外の領域のそれら結果物全面に感光膜パター
ンを形成する工程と、 前記感光膜パターンをマスクとして前記基板内に高濃度
の第１導電型不純物をイオン注入して、第１トランジス
タ形成部の前記ゲート電極両側の前記基板内部にソース
・ドレイン領域を形成する工程と、 同じく前記感光膜パターンをマスクとして第１トランジ
スタ形成部の前記シリサイドブロッキング膜を食刻し、
前記感光膜パターンを除去する工程と、 ロジック形成部中で第２トランジスタが形成される部分
の前記シリサイドブロッキング膜表面が露出されるよう
に、それ以外の領域のそれら結果物全面に感光膜パター
ンを形成する工程と、 前記感光膜パターンをマスクとして前記基板内に高濃度
の第２導電型不純物をイオン注入して、第２トランジス
タ形成部の前記ゲート電極両側の前記基板内部にソース
・ドレイン領域を形成する工程と、 同じく前記感光膜パターンをマスクとして第２トランジ
スタ形成部の前記シリサイドブロッキング膜を食刻し、
前記感光膜パターンを除去する工程と、 ロジック形成部の前記ソース・ドレイン領域上にシリサ
イド膜を形成する工程とからなることを特徴とする半導
体素子の製造方法。 - 【請求項１３】 前記シリサイドブロッキング膜は酸化
膜或いは窒化膜で形成されることを特徴とする請求項１
２に記載の半導体素子の製造方法。 - 【請求項１４】 前記窒化膜はSi3N4 或いはSiONである
ことを特徴とする請求項１３に記載の半導体素子の製造
方法。 - 【請求項１５】 前記シリサイドブロッキング膜は80Å
〜150 Åの厚さに形成されることを特徴とする請求項１
２に記載の半導体素子の製造方法。 - 【請求項１６】 前記シリサイド膜を形成する工程以前
にロジック形成部の前記ゲート電極上に形成された前記
絶縁物を除去する工程を更に有して、前記ゲート電極上
にも前記シリサイド膜が形成されるようにしたことを特
徴とする請求項１２に記載の半導体素子の製造方法。 - 【請求項１７】 前記シリサイド膜は、 絶縁物で覆われた前記ゲート電極と前記シリサイドブロ
ッキング膜を含めた前記基板全面に高融点金属を形成
し、これを熱処理する工程と、 未反応の前記高融点金属を除去する工程とにより形成さ
れることを特徴とする請求項１２に記載の半導体素子の
製造方法。 - 【請求項１８】 前記高融点金属はCo,Ti,Niのうちいず
れか一つであることを特徴とする請求項１７に記載の半
導体素子の製造方法。 - 【請求項１９】 未反応の前記高融点金属は硫酸で除去
されることを特徴とする請求項１７に記載の半導体素子
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015153A KR100262456B1 (ko) | 1998-04-28 | 1998-04-28 | 반도체 소자 제조방법 |
| KR1998P-15153 | 1998-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312788A true JPH11312788A (ja) | 1999-11-09 |
Family
ID=19536799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10268553A Pending JPH11312788A (ja) | 1998-04-28 | 1998-09-22 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11312788A (ja) |
| KR (1) | KR100262456B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417894B1 (ko) * | 2001-05-10 | 2004-02-11 | 삼성전자주식회사 | 실리사이데이션 저지층의 형성방법 |
| KR20040005381A (ko) * | 2002-07-10 | 2004-01-16 | 주식회사 하이닉스반도체 | 씨모스 이미지 센서 소자의 제조방법 |
| KR100772262B1 (ko) * | 2006-07-28 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 살리사이드 방지막 제조 방법 |
-
1998
- 1998-04-28 KR KR1019980015153A patent/KR100262456B1/ko not_active IP Right Cessation
- 1998-09-22 JP JP10268553A patent/JPH11312788A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990081304A (ko) | 1999-11-15 |
| KR100262456B1 (ko) | 2000-09-01 |
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