JP3946545B2 - Ｃｍｏｓ薄膜トランジスタの製造方法 - Google Patents
Ｃｍｏｓ薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP3946545B2 JP3946545B2 JP2002054844A JP2002054844A JP3946545B2 JP 3946545 B2 JP3946545 B2 JP 3946545B2 JP 2002054844 A JP2002054844 A JP 2002054844A JP 2002054844 A JP2002054844 A JP 2002054844A JP 3946545 B2 JP3946545 B2 JP 3946545B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- mask
- gate electrode
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 156
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 238000000034 method Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 45
- 125000006850 spacer group Chemical group 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 16
- 239000007943 implant Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 79
- 239000010408 film Substances 0.000 description 56
- 238000010586 diagram Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 239000007772 electrode material Substances 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
Description
【０００１】
【発明の属する技術分野】
本発明はＴＦＴに係り、特にＣＭＯＳ薄膜トランジスタを製造する方法に関する。
【０００２】
【従来の技術】
通常的に能動表示素子の製作において、スイッチング素子として用いられるポリシリコン薄膜トランジスタのオフ状態における漏れ電流を防止することが最も根本的な問題である。薄膜トランジスタにおいて、このような漏れ電流を防止するための手段としてＬＤＤ(Lightly Doped Drain)構造またはオフセット(off-set)構造が適用されている。
【０００３】
従来のオフセット構造またはＬＤＤ構造の薄膜トランジスタを形成する方法としては、薄膜トランジスタのゲート電極の幅が感光膜のパターンの幅より狭くなされるようにゲート電極物質、すなわちゲート金属をアンダーカッティングした次にソース／ドレーン領域を形成する方法、ゲートの側壁にスペーサを形成した次にソース／ドレーン領域を形成する方法または金属ゲートを電気的酸化させてゲート絶縁膜を形成した次にソース／ドレーン領域を形成する方法などがある。
【０００４】
図１Ａないし図１Ｅは、従来のＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図を示したものである。
【０００５】
図１Ａを参照すると、Ｎ型薄膜トランジスタが形成される領域１０ａとＰ型薄膜トランジスタが形成される領域１０ｂを備えた絶縁基板１０上にポリシリコン膜を蒸着した次に、第１マスク（図面上には図示せず）を利用して前記ポリシリコン膜をエッチングしてＮ型及びＰ型薄膜トランジスタ領域１０ａ、１０ｂにポリシリコン膜１１ａ、１１ｂのパターンを各々形成する。前記ポリシリコン膜１１ａ、１１ｂは各々Ｎ型及びＰ型薄膜トランジスタの半導体層(active layer)として働く。
【０００６】
続いて、前記Ｎ型薄膜トランジスタ領域１０ａの半導体層１１ａが露出されるように第２マスクとして感光膜１２を形成する。前記第２マスク１２を利用して前記半導体層１１ａにスレショルド電圧を調節するためのチャネルドーピングを実施する。
【０００７】
図１Ｂを参照すると、前記第２マスク１２を除去した次に、基板上にゲート絶縁膜１３を形成して、さらにゲート電極物質を蒸着する。図面上には示さなかったが、第３マスクを利用して前記ゲート電極物質をエッチングして各々Ｎ型薄膜トランジスタとＰ型薄膜トランジスタのゲート１４ａ、１４ｂをゲート絶縁膜１３上に形成する。
【０００８】
ゲート電極１４ａ、１４ｂを形成した次にＮ型薄膜トランジスタ領域１０ａの前記半導体層１１ａに所定の導電型を有する、例えばＮ型の低濃度不純物をイオン注入してゲート電極１４ａの両側にＬＤＤ領域１５を形成する。
【０００９】
この際、前記Ｐ型薄膜トランジスタ領域１０ｂにイオン注入された低濃度のＮ型不純物は、後続するＰ型薄膜トランジスタの高濃度ソース／ドレーン領域のためのＰ型不純物のイオン注入によって相殺されるので、Ｐ型薄膜トランジスタには影響を及ぼさないようになる。
【００１０】
図１Ｃを参照すると、前記Ｎ型薄膜トランジスタ領域１０ａへの不純物イオン注入を防止するための第４マスクとして感光膜１６を形成する。前記第４マスク１６を利用してＰ型薄膜トランジスタ領域１０ｂの半導体層１１ｂに高濃度のＰ型不純物をイオン注入してＰ型薄膜トランジスタのソース／ドレーン領域１７を形成する。
【００１１】
図１Ｄを参照すると、前記第４マスク１６を除去した次に、再び基板上にＮ型薄膜トランジスタのＬＤＤ領域形成及び前記Ｐ型薄膜トランジスタ領域１０ｂへの不純物イオン注入を防止するための第５マスクとして感光膜１８を形成する。前記第５マスク１８を利用してＮ型の高濃度不純物を前記Ｎ型薄膜トランジスタ領域１０ａの半導体層１１ａにイオン注入して高濃度のソース／ドレーン領域１９を形成する。
【００１２】
図１Ｅを参照すると、基板上にかけて層間絶縁膜２０を形成した次に第６マスク（図面上には示さない）を利用して前記Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタのソース／ドレーン領域１９、１７が露出されるように前記層間絶縁膜２０をエッチングしてＮ型薄膜トランジスタ領域１０ａ及びＰ型薄膜トランジスタ領域１０ｂに各々コンタクトホール２１ａ、２１ｂを各々形成する。
【００１３】
続いて、基板上にソース／ドレーン用電極物質を蒸着した次に第７マスク（図面上には示さない）を利用して前記ソース／ドレーン用電極物質をエッチングしてＮ型薄膜トランジスタとＰ型薄膜トランジスタのソース／ドレーン電極２２ａ、２２ｂを各々形成する。
【００１４】
こういうわけで、ＬＤＤ構造を有するＮ型薄膜トランジスタと通常的な構造のＰ型薄膜トランジスタで構成されたＣＭＯＳ薄膜トランジスタが製作される。
【００１５】
一方、図１Ｂで低濃度のＮ型不純物をＮ型薄膜トランジスタ領域１０ａのポリシリコン膜１１ａにイオン注入する工程を省略すると前記低濃度のＮ型ソース／ドレーン領域１５の代りにオフセット領域が形成されて、従来のオフセット構造を有するＣＭＯＳ薄膜トランジスタを製作する。
【００１６】
前記したようなＬＤＤまたはオフセット構造を有するＣＭＯＳは、Ｎ型薄膜トランジスタにＬＤＤまたはオフセット構造を採択することによって、オフ状態における漏れ電流を減少させて能動素子の表示特性を向上させることができる。
【００１７】
しかし、前記したような従来のＣＭＯＳ薄膜トランジスタを製造する方法は、ＬＤＤ構造またはオフセット構造を採択するためのマスク数の増加及び新しい装置が必要であって、これによって生産性低下と不良率の増加及びコストの上昇などをもたらす問題点があった。
【００１８】
【発明が解決しようとする課題】
このような従来技術の問題点を解決するために案出したものであり、本発明の目的は、マスク数を減少させて工程を単純化できるＣＭＯＳ薄膜トランジスタの製造方法を提供することにある。
【００１９】
本発明の他の目的は、収率が高くて製造コストが低いＣＭＯＳ薄膜トランジスタの製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記の目的を達成するための本発明は、第１マスクを利用して絶縁基板の第１領域には第１半導体層を第２領域には第２半導体層を各々形成する段階と；前記半導体層を含んだ基板上に第１絶縁層、第１金属層及び第２絶縁層を順次形成する段階と；第２マスクを利用して前記第１領域上の前記第１金属層の一部及び前記第２絶縁層の一部をエッチングして第１ゲート電極と第１キャッピング層を形成する段階と；前記第１ゲート電極と前記第１キャッピング層の側壁に第１スペーサを形成する段階と；前記第１スペーサと前記第１ゲート電極をマスクで利用して第１導電型高濃度不純物を前記第１半導体層にイオン注入して第１高濃度ソース／ドレーン領域を形成する段階と；第３マスクを利用して前記基板の第２領域上の前記第１金属層の一部と前記第２絶縁層の一部をエッチングして第２ゲート電極と第２キャッピング層を形成する段階と；前記第３マスクを利用して第２導電型高濃度不純物を前記第２半導体層にイオン注入して第２高濃度ソース／ドレーン領域を形成する段階を含むことを特徴とするＣＭＯＳ薄膜トランジスタの製造方法を提供する。
【００２１】
本発明はまた、第１マスクを利用して絶縁基板の第１領域には第１半導体層を第２領域には第２半導体層を各々形成する段階と；前記半導体層を含んだ基板上に第１絶縁層、第１金属層及び第２絶縁層を順次形成する段階と；第２マスクを利用して前記第１領域上の前記第１金属層の一部及び前記第２絶縁層の一部をエッチングして第１ゲート電極と第１キャッピング層を形成する段階と；第３マスクを利用して第１導電型高濃度不純物を前記第１半導体層にイオン注入して第１高濃度ソース／ドレーン領域を形成する段階と；第４マスクを利用して前記基板の第２領域上の前記第１金属層の一部と前記第２絶縁層の一部をエッチングして第２ゲート電極と第２キャッピング層を形成する段階と；前記第４マスクを利用して第２導電型高濃度不純物を前記第２半導体層にイオン注入して第２高濃度ソース／ドレーン領域を形成する段階とを含むことを特徴とするＣＭＯＳ薄膜トランジスタの製造方法を提供する。
【００２２】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の実施形態を通して本発明をさらに詳細に説明する。
【００２３】
図２Ａないし図２Ｅは、本発明の一実施形態によるオフセット領域を有する薄膜トランジスタの製造工程図を示したものである。
【００２４】
図２Ａを参照すると、Ｎ型薄膜トランジスタ領域４０ａとＰ型薄膜トランジスタ領域４０ｂを備えた絶縁基板４０上にバッファ層４１を形成した次に、その上にポリシリコン膜を形成する。前記ポリシリコン膜上に第１マスク（図面上には示さない）を形成した次に、第１マスクを利用して前記ポリシリコン膜をパターニングしてＮ型薄膜トランジスタ領域４０ａ及びＰ型薄膜トランジスタ４０ｂの領域に各々半導体層４２ａ、４２ｂを形成する。
【００２５】
図面上には示さなかったが、ポリシリコン膜でなされたＮ型及びＰ型薄膜トランジスタの半導体層４２ａ、４２ｂを形成した次に、通常的な方法でＮ型及びＰ型薄膜トランジスタ領域４０ａ、４０ｂの半導体層４２ａ、４２ｂにスレショルド電圧調節用チャネルドーピング工程を実施する場合もある。
【００２６】
前記半導体層４２ａ、４２ｂを含んだバッファ層４１上にゲート絶縁膜４３とゲート電極物質４４及びキャッピング層４５を順次形成する。この際、キャッピング層４５に酸化膜または窒化膜の絶縁膜が用いられる。
【００２７】
続いて、基板上に第２マスク４６を形成するが、第２マスク４６中Ｎ型薄膜トランジスタ領域４０ａに形成されたパターン４６ａはＮ型薄膜トランジスタのゲート電極用マスクとして働いて、Ｐ型薄膜トランジスタ領域４０ｂに形成されたパターン４６ｂはＮ型薄膜トランジスタのゲート形成時Ｐ型薄膜トランジスタ領域４０ｂを保護するためのマスクとして働く。
【００２８】
続いて、第２マスク４６を利用して前記キャッピング層４５とゲート電極物質４４をパターニングしてその上部にキャッピング層４５ａを備えたＮ型薄膜トランジスタのゲート電極４４ａを形成する。ゲート電極４４ａを形成した後第２マスク４６を除去する。このようなパターンは例えば、マスク４６が形成された領域周囲の層をエッチングすることによって形成できる。
【００２９】
図２Ｂのように、基板全面にかけてスペーサ用絶縁膜を形成する。前記スペーサ用絶縁膜として酸化膜または窒化膜が用いられる。続いて、前記スペーサ用絶縁膜を異方性エッチングしてＮ型薄膜トランジスタのゲート電極４４ａの側壁及びＰ型薄膜トランジスタのゲート電極物質４４の側壁にスペーサ４７ａを形成する。
【００３０】
次に、前記スペーサ４７ａを利用して高濃度不純物を前記半導体層４２ａにイオン注入すると前記スペーサ４７ａによって前記半導体層４２ａにＮ型薄膜トランジスタの高濃度のソース／ドレーン領域４８が形成されると同時にオフセット領域４９が限定される。
【００３１】
図２Ｂでゲート電極４４ａの側壁にスペーサ４７ａを形成した次にこれをマスクにしてイオン注入工程を実施してオフセット領域及びソース／ドレーン領域を形成したが、図２Ａで第２マスク４６ａ、４６ｂを利用したゲート電極形成後これをマスクとしてＮ型薄膜トランジスタ領域４０ａの半導体層４２ａに低濃度の不純物をイオン注入して、図２Ｂのスペーサ形成工程後高濃度イオン注入工程を実施すると前記オフセット領域４９に低濃度ソース／ドレーン領域が形成されてＬＤＤ構造のソース／ドレーン領域を形成することが可能である。
【００３２】
図２Ｃを参照すると、基板全面にかけて感光膜を塗布した次にパターニングして基板上に第３マスク５０を形成する。この際、第３マスク５０中のＮ型薄膜トランジスタ領域４０ａに形成されたパターン５０ａはＰ型薄膜トランジスタのゲート形成時及びソース／ドレーン領域のためのイオン注入時Ｎ型薄膜トランジスタ領域を保護するためのマスクとして働いて、Ｐ型薄膜トランジスタ領域４０ｂに形成された部分５０ｂはＰ型薄膜トランジスタのゲート電極を形成するためのマスクとして働く。
【００３３】
続いて、第３マスク５０を利用してＰ型薄膜トランジスタ領域４０ｂの前記キャッピング層４５とゲート電極物質４４をパターニングしてその上部にキャッピング層４５ｂを備えたＰ型薄膜トランジスタのゲート電極４４ｂを形成する。
【００３４】
Ｐ型薄膜トランジスタのゲート電極４４ｂを形成した次に、高濃度のＰ型不純物をポリシリコン膜４２ｂにイオン注入してＰ型薄膜トランジスタの高濃度ソース／ドレーン領域５１を形成する。
【００３５】
図２Ｄを参照すると、第３マスク５０を除去した次に、基板全面にかけてスペーサ用絶縁膜を形成する。前記スペーサ用絶縁膜として酸化膜または窒化膜が用いられる。続いて、前記スペーサ用絶縁膜を異方性エッチングしてＮ型及びＰ型薄膜トランジスタのゲート電極４４ａ、４４ｂ及びキャッピング層４５ａ、４５ｂの側壁にスペーサ５２ａ、５２ｂを形成する。
【００３６】
この際、スペーサ用絶縁膜のエッチングによる側壁スペーサ５２ａ、５２ｂ形成時その下部のゲート絶縁膜４３も一緒にエッチングされる。したがって、Ｎ型薄膜トランジスタのゲート絶縁膜４３ａはゲート電極４４ａ及びスペーサ５２ａ下部にのみ存在して、Ｐ型薄膜トランジスタのゲート絶縁膜４３ｂはゲート電極４５ｂ及びスペーサ５２ｂの下部にのみ存在するので、前記半導体層４２ａ、４２ｂに形成されたＮ型及びＰ型薄膜トランジスタの高濃度ソース／ドレーン領域４８、５１が露出される。
【００３７】
また、前記ゲート電極４４ａ、４４ｂがその上部に形成されたキャッピング層４５ａ、４５ｂとスペーサ５２ａ、５２ｂによって絶縁される。したがって、後続のソース／ドレーン電極とのコンタクトのための別途のマスクを利用した層間絶縁膜のエッチングによるコンタクトホール形成工程が要らなくなる。
【００３８】
図２Ｅを参照すると、基板全面にかけてソース／ドレーン電極用金属を蒸着した次に第４マスク（図面上には示さない）を利用してエッチングしてＮ型薄膜トランジスタのソース／ドレーン電極５３ａとＰ型薄膜トランジスタのソース／ドレーン電極５３ｂを各々形成する。したがって、本発明のオフセット領域を有するＮ型の薄膜トランジスタと通常的な構造のＰ型薄膜トランジスタでなされたＣＭＯＳ薄膜トランジスタを製造する。
【００３９】
本発明の一実施形態によると、Ｎ型薄膜トランジスタのソース／ドレーン電極５３ａとＰ型薄膜トランジスタのソース／ドレーン電極５３ｂがソース／ドレーン領域４８、５１と直接コンタクトされるが、この際Ｎ型及びＰ型薄膜トランジスタのゲート電極４４ａ、４４ｂがキャッピング層４５ａ、４５ｂ及びスペーサ５２ａ、５２ｂによって完全に覆い被せられる構造を有するので、層間絶縁膜なしに直接ソース／ドレーン領域４８、５１とソース／ドレーン電極５３ａ、５３ｂを直接コンタクトさせてもソース／ドレーン電極とゲート電極間のショートが発生されないようになる。
【００４０】
本発明の実施形態には図示されなかったが、ゲートラインが前記ゲート電極と同時に形成されて、データラインは前記ソース／ドレーン電極と同時に形成される。
【００４１】
図３Ａないし図３Ｆは、本発明の他の実施形態によるＬＤＤ構造を有する薄膜トランジスタの製造工程図を示したものである。
【００４２】
図３Ａを参照すると、Ｎ型薄膜トランジスタ領域６０ａとＰ型薄膜トランジスタ領域６０ｂを備えた絶縁基板６０上にバッファ層６１に酸化膜を形成する。前記バッファ層６１上にポリシリコン膜を形成して、前記ポリシリコン膜上に半導体層形成用第１マスク（図面上には示さない）を形成する。
【００４３】
前記第１マスクを利用して前記ポリシリコン膜をエッチングしてＮ型薄膜トランジスタ領域６０ａ及びＰ型薄膜トランジスタ領域６０ｂに各々Ｎ型薄膜トランジスタの半導体層６２ａ及びＰ型薄膜トランジスタの半導体層６２ｂを各々形成する。続いて、図面上には示さなかったが、通常的な方法でＮ型薄膜トランジスタ領域６０ａとＰ型薄膜トランジスタ領域６０ｂに各々形成された半導体層６２ａ、６２ｂにスレショルド電圧調節用チャネルドーピング工程を実施する場合もある。
【００４４】
続いて、前記半導体層６２ａ、６２ｂを含んだバッファ層６１上にゲート絶縁膜６３とゲート電極物質６４及びキャッピング層６５を順次に形成する。続いて、Ｎ型薄膜トランジスタ領域６０ａ及びＰ型薄膜トランジスタ領域６０ｂのキャッピング層６５上に第２マスク６６を形成する。この際、キャッピング層６５として酸化膜または窒化膜のような絶縁膜を用いる。
【００４５】
ここで、第２マスク６６の中Ｎ型薄膜トランジスタ領域６０ａに形成されたパターン６６ａはＮ型薄膜トランジスタのゲート電極用マスクとして働いて、Ｐ型薄膜トランジスタ領域６０ｂに形成されたパターン６６ｂはＮ型薄膜トランジスタのゲート形成時Ｐ型薄膜トランジスタ領域６０ｂを保護するためのマスクとして働く。
【００４６】
図３Ｂを参照すると、第２マスク６６を利用して前記キャッピング層６５とゲート電極物質６４をパターニングしてその上部にキャッピング層６５ａを備えたＮ型薄膜トランジスタのゲート電極６４ａを形成する。
【００４７】
続いて、前記Ｎ型薄膜トランジスタ領域６０ａの半導体層６２ａに低濃度のＮ型不純物をイオン注入してゲート電極６４ａ両側の半導体層６２ａにＮ型低濃度ソース／ドレーン領域６７を形成する。残っている第２マスク６６を除去する。
【００４８】
図３Ｃを参照すると、ＬＤＤ領域限定及びイオン注入用第３マスクとして感光膜６９を形成する。前記第３マスク６９中Ｎ型薄膜トランジスタ領域６０ａに形成されたパターン６９ａはＮ型薄膜トランジスタのＬＤＤ領域を限定するためのマスクであって、前記Ｎ型薄膜トランジスタのゲート６４ａを十分に覆うようにゲート電極の幅より広く形成する。前記第３マスク６９中Ｐ型薄膜トランジスタ領域６０ｂに形成されたパターン６９ｂはＰ型薄膜トランジスタ領域６０ｂを保護するためのマスクとして働く。
【００４９】
この際、第３マスク６９中前記Ｎ型薄膜トランジスタ領域６０ａに形成されたパターン６９ａの幅を“ａ”として、ゲート電極６４ａの幅を“ｂ”という時、後続工程で形成されるオフセット領域の幅を“ｃ”とすると、ｃ＝ａ−ｂになる。したがって、第３マスク６９の幅によってＬＤＤ領域の幅が定められる。
【００５０】
次に、前記第３マスク６９を利用してＮ型の高濃度不純物をＮ型薄膜トランジスタ領域６０ａの半導体層６２ａにイオン注入してＮ型の高濃度ソース／ドレーン領域７０を形成する。こういうわけで、ＬＤＤ構造を有するＮ型薄膜トランジスタを製造する。
【００５１】
前記で説明したように、オフセット領域の幅Ｃは第３マスク６９の幅Ａからゲート電極６４ａの幅Ｂを差し引いた値になるので、第３マスク６９の幅を可変させることによってＬＤＤ領域６７で１．０μｍ以上の所望する幅を容易に確保できるようになる。
【００５２】
図３Ｄを参照すると、前記第３マスク６９を除去した次に、基板のＮ型薄膜トランジスタ領域６０ａとＰ型薄膜トランジスタ領域６０ｂ上に第４マスク７１を形成するが、この際、第４マスク７１中Ｎ型薄膜トランジスタ領域６０ａに形成されたパターン７１ａはＰ型薄膜トランジスタのゲート電極形成及びソース／ドレーン領域のためのイオン注入工程時Ｎ型薄膜トランジスタ領域６０ａを保護するためのマスクの役割をして、Ｐ型薄膜トランジスタ領域６０ｂに形成された部分７１ｂはＰ型薄膜トランジスタのゲート電極を形成するためのマスクの役割をする。
【００５３】
続いて、第４マスク７１を利用してＰ型薄膜トランジスタ領域６０ｂの前記キャッピング層６５とゲート電極物質６４をパターニングしてその上部にキャッピング層６５ｂを備えたＰ型薄膜トランジスタのゲート電極６４ｂを形成する。
【００５４】
Ｐ型薄膜トランジスタのゲート電極６４ｂを形成した次にＰ型薄膜トランジスタ領域６０ｂの半導体層６２ｂに高濃度のＰ型不純物をイオン注入してＰ型薄膜トランジスタの高濃度ソース／ドレーン領域７２を形成する。こういうわけで通常的な構造のＰ型薄膜トランジスタが製造される。
【００５５】
図３Ｅのように、Ｐ型薄膜トランジスタのソース／ドレーン領域７２を形成した次に第４マスク７１を除去する。続いて、基板全面にかけて酸化膜または窒化膜のようなスペーサ用絶縁膜を形成する。
【００５６】
続いて、前記スペーサ用絶縁膜を異方性エッチングしてＮ型薄膜トランジスタのゲート電極６４ａそしてＰ型薄膜トランジスタのゲート電極６４ｂの側壁にスペーサ７３ａ、７３ｂを各々形成する。
【００５７】
この際、前記スペーサ用絶縁膜のエッチングによるスペーサ７３ａ、７３ｂを形成する際、その下部のゲート絶縁膜６３も一緒にエッチングされる。したがって、Ｎ型薄膜トランジスタのゲート絶縁膜６３ａはゲート電極６４ａ及びスペーサ７３ａ下部にのみ存在して、Ｐ型薄膜トランジスタのゲート絶縁膜６３ｂはゲート電極６４ｂ及びスペーサ７３ｂの下部にのみ存在するので、前記半導体層６２ａ、６２ｂに形成されたＮ型及びＰ型薄膜トランジスタの高濃度ソース／ドレーン領域７０、７２が露出される。
【００５８】
また、前記ゲート電極６４ａ、６４ｂがその上部に形成されたキャッピング層６５ａ、６５ｂとスペーサ７３ａ、７３ｂによって絶縁される。このようにＮ型及びＰ型薄膜トランジスタの高濃度ソース／ドレーン領域７０、７２が露出されて、前記ゲート電極６４ａ、６４ｂが絶縁されるので、後続のソース／ドレーン電極間を絶縁させるための層間絶縁膜の形成及びコンタクトホール形成工程が要らなくなる。
【００５９】
図３Ｆを参照すると、基板全面にかけてソース／ドレーン電極用金属を蒸着した次に第５マスク（図面上には図示せず）を利用して前記ソース／ドレーン電極用金属をエッチングしてＮ型薄膜トランジスタのソース／ドレーン電極７４ａとＰ型薄膜トランジスタのソース／ドレーン電極７４ｂを各々形成する。したがって、本発明のＬＤＤ構造を有するＮ型の薄膜トランジスタと通常的な構造のＰ型薄膜トランジスタでなされたＣＭＯＳ薄膜トランジスタを製造する。
【００６０】
本発明の他の実施形態によると、Ｎ型薄膜トランジスタのソース／ドレーン電極７４ａが前記ソース／ドレーン領域７０と直接コンタクトされると同時にＰ型薄膜トランジスタのソース／ドレーン電極７４ｂが前記ソース／ドレーン領域７２と直接コンタクトされるのでコンタクトホール形成工程を省略できる。
【００６１】
また、Ｎ型及びＰ型薄膜トランジスタのゲート電極６４ａ、６４ｂが各々キャッピング層及びスペーサ６５ａ、７３ａと６５ｂ、７３ｂによって完全に覆い被せられる構造を有するので、層間絶縁膜なしに直接ソース／ドレーン領域７０、７２とソース／ドレーン電極７４ａ、７４ｂを直接コンタクトさせてもソース／ドレーン電極とゲート電極間のショートは発生されないようになる。
【００６２】
本発明の他の実施形態によるＣＭＯＳ薄膜トランジスタの製造工程中図３Ｃに示したＮ型の低濃度ソース／ドレーン領域６７を形成するためのイオン注入工程が省略されると、低濃度ソース／ドレーン領域６７の代りにオフセット領域が形成されて、オフセット領域を有するＮ型薄膜トランジスタと通常的なＰ型薄膜トランジスタでなされたＣＭＯＳトランジスタを製作する場合もある。
【００６３】
本発明の一実施形態及び他の実施形態による薄膜トランジスタの製造時、図面上には示さなかったが、前記Ｎ型及びＰ型薄膜トランジスタのゲート電極を形成する際、薄膜トランジスタのゲートラインが形成されて前記ソース／ドレーン電極を形成する際、薄膜トランジスタのデータラインが同時に形成される。
【００６４】
【発明の効果】
以上、説明したように本発明の実施形態によるＣＭＯＳ薄膜トランジスタは、４ないし５個のマスク工程によって形成されることができるので、製造工程が単純になり、したがって、製造収率が高くて、製造コストが低い利点がある。
【００６５】
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【図面の簡単な説明】
【図１Ａ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図１Ｂ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図１Ｃ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図１Ｄ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図１Ｅ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ａ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ｂ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ｃ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ｄ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ｅ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ａ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｂ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｃ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｄ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｅ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｆ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【発明の属する技術分野】
本発明はＴＦＴに係り、特にＣＭＯＳ薄膜トランジスタを製造する方法に関する。
【０００２】
【従来の技術】
通常的に能動表示素子の製作において、スイッチング素子として用いられるポリシリコン薄膜トランジスタのオフ状態における漏れ電流を防止することが最も根本的な問題である。薄膜トランジスタにおいて、このような漏れ電流を防止するための手段としてＬＤＤ(Lightly Doped Drain)構造またはオフセット(off-set)構造が適用されている。
【０００３】
従来のオフセット構造またはＬＤＤ構造の薄膜トランジスタを形成する方法としては、薄膜トランジスタのゲート電極の幅が感光膜のパターンの幅より狭くなされるようにゲート電極物質、すなわちゲート金属をアンダーカッティングした次にソース／ドレーン領域を形成する方法、ゲートの側壁にスペーサを形成した次にソース／ドレーン領域を形成する方法または金属ゲートを電気的酸化させてゲート絶縁膜を形成した次にソース／ドレーン領域を形成する方法などがある。
【０００４】
図１Ａないし図１Ｅは、従来のＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図を示したものである。
【０００５】
図１Ａを参照すると、Ｎ型薄膜トランジスタが形成される領域１０ａとＰ型薄膜トランジスタが形成される領域１０ｂを備えた絶縁基板１０上にポリシリコン膜を蒸着した次に、第１マスク（図面上には図示せず）を利用して前記ポリシリコン膜をエッチングしてＮ型及びＰ型薄膜トランジスタ領域１０ａ、１０ｂにポリシリコン膜１１ａ、１１ｂのパターンを各々形成する。前記ポリシリコン膜１１ａ、１１ｂは各々Ｎ型及びＰ型薄膜トランジスタの半導体層(active layer)として働く。
【０００６】
続いて、前記Ｎ型薄膜トランジスタ領域１０ａの半導体層１１ａが露出されるように第２マスクとして感光膜１２を形成する。前記第２マスク１２を利用して前記半導体層１１ａにスレショルド電圧を調節するためのチャネルドーピングを実施する。
【０００７】
図１Ｂを参照すると、前記第２マスク１２を除去した次に、基板上にゲート絶縁膜１３を形成して、さらにゲート電極物質を蒸着する。図面上には示さなかったが、第３マスクを利用して前記ゲート電極物質をエッチングして各々Ｎ型薄膜トランジスタとＰ型薄膜トランジスタのゲート１４ａ、１４ｂをゲート絶縁膜１３上に形成する。
【０００８】
ゲート電極１４ａ、１４ｂを形成した次にＮ型薄膜トランジスタ領域１０ａの前記半導体層１１ａに所定の導電型を有する、例えばＮ型の低濃度不純物をイオン注入してゲート電極１４ａの両側にＬＤＤ領域１５を形成する。
【０００９】
この際、前記Ｐ型薄膜トランジスタ領域１０ｂにイオン注入された低濃度のＮ型不純物は、後続するＰ型薄膜トランジスタの高濃度ソース／ドレーン領域のためのＰ型不純物のイオン注入によって相殺されるので、Ｐ型薄膜トランジスタには影響を及ぼさないようになる。
【００１０】
図１Ｃを参照すると、前記Ｎ型薄膜トランジスタ領域１０ａへの不純物イオン注入を防止するための第４マスクとして感光膜１６を形成する。前記第４マスク１６を利用してＰ型薄膜トランジスタ領域１０ｂの半導体層１１ｂに高濃度のＰ型不純物をイオン注入してＰ型薄膜トランジスタのソース／ドレーン領域１７を形成する。
【００１１】
図１Ｄを参照すると、前記第４マスク１６を除去した次に、再び基板上にＮ型薄膜トランジスタのＬＤＤ領域形成及び前記Ｐ型薄膜トランジスタ領域１０ｂへの不純物イオン注入を防止するための第５マスクとして感光膜１８を形成する。前記第５マスク１８を利用してＮ型の高濃度不純物を前記Ｎ型薄膜トランジスタ領域１０ａの半導体層１１ａにイオン注入して高濃度のソース／ドレーン領域１９を形成する。
【００１２】
図１Ｅを参照すると、基板上にかけて層間絶縁膜２０を形成した次に第６マスク（図面上には示さない）を利用して前記Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタのソース／ドレーン領域１９、１７が露出されるように前記層間絶縁膜２０をエッチングしてＮ型薄膜トランジスタ領域１０ａ及びＰ型薄膜トランジスタ領域１０ｂに各々コンタクトホール２１ａ、２１ｂを各々形成する。
【００１３】
続いて、基板上にソース／ドレーン用電極物質を蒸着した次に第７マスク（図面上には示さない）を利用して前記ソース／ドレーン用電極物質をエッチングしてＮ型薄膜トランジスタとＰ型薄膜トランジスタのソース／ドレーン電極２２ａ、２２ｂを各々形成する。
【００１４】
こういうわけで、ＬＤＤ構造を有するＮ型薄膜トランジスタと通常的な構造のＰ型薄膜トランジスタで構成されたＣＭＯＳ薄膜トランジスタが製作される。
【００１５】
一方、図１Ｂで低濃度のＮ型不純物をＮ型薄膜トランジスタ領域１０ａのポリシリコン膜１１ａにイオン注入する工程を省略すると前記低濃度のＮ型ソース／ドレーン領域１５の代りにオフセット領域が形成されて、従来のオフセット構造を有するＣＭＯＳ薄膜トランジスタを製作する。
【００１６】
前記したようなＬＤＤまたはオフセット構造を有するＣＭＯＳは、Ｎ型薄膜トランジスタにＬＤＤまたはオフセット構造を採択することによって、オフ状態における漏れ電流を減少させて能動素子の表示特性を向上させることができる。
【００１７】
しかし、前記したような従来のＣＭＯＳ薄膜トランジスタを製造する方法は、ＬＤＤ構造またはオフセット構造を採択するためのマスク数の増加及び新しい装置が必要であって、これによって生産性低下と不良率の増加及びコストの上昇などをもたらす問題点があった。
【００１８】
【発明が解決しようとする課題】
このような従来技術の問題点を解決するために案出したものであり、本発明の目的は、マスク数を減少させて工程を単純化できるＣＭＯＳ薄膜トランジスタの製造方法を提供することにある。
【００１９】
本発明の他の目的は、収率が高くて製造コストが低いＣＭＯＳ薄膜トランジスタの製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記の目的を達成するための本発明は、第１マスクを利用して絶縁基板の第１領域には第１半導体層を第２領域には第２半導体層を各々形成する段階と；前記半導体層を含んだ基板上に第１絶縁層、第１金属層及び第２絶縁層を順次形成する段階と；第２マスクを利用して前記第１領域上の前記第１金属層の一部及び前記第２絶縁層の一部をエッチングして第１ゲート電極と第１キャッピング層を形成する段階と；前記第１ゲート電極と前記第１キャッピング層の側壁に第１スペーサを形成する段階と；前記第１スペーサと前記第１ゲート電極をマスクで利用して第１導電型高濃度不純物を前記第１半導体層にイオン注入して第１高濃度ソース／ドレーン領域を形成する段階と；第３マスクを利用して前記基板の第２領域上の前記第１金属層の一部と前記第２絶縁層の一部をエッチングして第２ゲート電極と第２キャッピング層を形成する段階と；前記第３マスクを利用して第２導電型高濃度不純物を前記第２半導体層にイオン注入して第２高濃度ソース／ドレーン領域を形成する段階を含むことを特徴とするＣＭＯＳ薄膜トランジスタの製造方法を提供する。
【００２１】
本発明はまた、第１マスクを利用して絶縁基板の第１領域には第１半導体層を第２領域には第２半導体層を各々形成する段階と；前記半導体層を含んだ基板上に第１絶縁層、第１金属層及び第２絶縁層を順次形成する段階と；第２マスクを利用して前記第１領域上の前記第１金属層の一部及び前記第２絶縁層の一部をエッチングして第１ゲート電極と第１キャッピング層を形成する段階と；第３マスクを利用して第１導電型高濃度不純物を前記第１半導体層にイオン注入して第１高濃度ソース／ドレーン領域を形成する段階と；第４マスクを利用して前記基板の第２領域上の前記第１金属層の一部と前記第２絶縁層の一部をエッチングして第２ゲート電極と第２キャッピング層を形成する段階と；前記第４マスクを利用して第２導電型高濃度不純物を前記第２半導体層にイオン注入して第２高濃度ソース／ドレーン領域を形成する段階とを含むことを特徴とするＣＭＯＳ薄膜トランジスタの製造方法を提供する。
【００２２】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の実施形態を通して本発明をさらに詳細に説明する。
【００２３】
図２Ａないし図２Ｅは、本発明の一実施形態によるオフセット領域を有する薄膜トランジスタの製造工程図を示したものである。
【００２４】
図２Ａを参照すると、Ｎ型薄膜トランジスタ領域４０ａとＰ型薄膜トランジスタ領域４０ｂを備えた絶縁基板４０上にバッファ層４１を形成した次に、その上にポリシリコン膜を形成する。前記ポリシリコン膜上に第１マスク（図面上には示さない）を形成した次に、第１マスクを利用して前記ポリシリコン膜をパターニングしてＮ型薄膜トランジスタ領域４０ａ及びＰ型薄膜トランジスタ４０ｂの領域に各々半導体層４２ａ、４２ｂを形成する。
【００２５】
図面上には示さなかったが、ポリシリコン膜でなされたＮ型及びＰ型薄膜トランジスタの半導体層４２ａ、４２ｂを形成した次に、通常的な方法でＮ型及びＰ型薄膜トランジスタ領域４０ａ、４０ｂの半導体層４２ａ、４２ｂにスレショルド電圧調節用チャネルドーピング工程を実施する場合もある。
【００２６】
前記半導体層４２ａ、４２ｂを含んだバッファ層４１上にゲート絶縁膜４３とゲート電極物質４４及びキャッピング層４５を順次形成する。この際、キャッピング層４５に酸化膜または窒化膜の絶縁膜が用いられる。
【００２７】
続いて、基板上に第２マスク４６を形成するが、第２マスク４６中Ｎ型薄膜トランジスタ領域４０ａに形成されたパターン４６ａはＮ型薄膜トランジスタのゲート電極用マスクとして働いて、Ｐ型薄膜トランジスタ領域４０ｂに形成されたパターン４６ｂはＮ型薄膜トランジスタのゲート形成時Ｐ型薄膜トランジスタ領域４０ｂを保護するためのマスクとして働く。
【００２８】
続いて、第２マスク４６を利用して前記キャッピング層４５とゲート電極物質４４をパターニングしてその上部にキャッピング層４５ａを備えたＮ型薄膜トランジスタのゲート電極４４ａを形成する。ゲート電極４４ａを形成した後第２マスク４６を除去する。このようなパターンは例えば、マスク４６が形成された領域周囲の層をエッチングすることによって形成できる。
【００２９】
図２Ｂのように、基板全面にかけてスペーサ用絶縁膜を形成する。前記スペーサ用絶縁膜として酸化膜または窒化膜が用いられる。続いて、前記スペーサ用絶縁膜を異方性エッチングしてＮ型薄膜トランジスタのゲート電極４４ａの側壁及びＰ型薄膜トランジスタのゲート電極物質４４の側壁にスペーサ４７ａを形成する。
【００３０】
次に、前記スペーサ４７ａを利用して高濃度不純物を前記半導体層４２ａにイオン注入すると前記スペーサ４７ａによって前記半導体層４２ａにＮ型薄膜トランジスタの高濃度のソース／ドレーン領域４８が形成されると同時にオフセット領域４９が限定される。
【００３１】
図２Ｂでゲート電極４４ａの側壁にスペーサ４７ａを形成した次にこれをマスクにしてイオン注入工程を実施してオフセット領域及びソース／ドレーン領域を形成したが、図２Ａで第２マスク４６ａ、４６ｂを利用したゲート電極形成後これをマスクとしてＮ型薄膜トランジスタ領域４０ａの半導体層４２ａに低濃度の不純物をイオン注入して、図２Ｂのスペーサ形成工程後高濃度イオン注入工程を実施すると前記オフセット領域４９に低濃度ソース／ドレーン領域が形成されてＬＤＤ構造のソース／ドレーン領域を形成することが可能である。
【００３２】
図２Ｃを参照すると、基板全面にかけて感光膜を塗布した次にパターニングして基板上に第３マスク５０を形成する。この際、第３マスク５０中のＮ型薄膜トランジスタ領域４０ａに形成されたパターン５０ａはＰ型薄膜トランジスタのゲート形成時及びソース／ドレーン領域のためのイオン注入時Ｎ型薄膜トランジスタ領域を保護するためのマスクとして働いて、Ｐ型薄膜トランジスタ領域４０ｂに形成された部分５０ｂはＰ型薄膜トランジスタのゲート電極を形成するためのマスクとして働く。
【００３３】
続いて、第３マスク５０を利用してＰ型薄膜トランジスタ領域４０ｂの前記キャッピング層４５とゲート電極物質４４をパターニングしてその上部にキャッピング層４５ｂを備えたＰ型薄膜トランジスタのゲート電極４４ｂを形成する。
【００３４】
Ｐ型薄膜トランジスタのゲート電極４４ｂを形成した次に、高濃度のＰ型不純物をポリシリコン膜４２ｂにイオン注入してＰ型薄膜トランジスタの高濃度ソース／ドレーン領域５１を形成する。
【００３５】
図２Ｄを参照すると、第３マスク５０を除去した次に、基板全面にかけてスペーサ用絶縁膜を形成する。前記スペーサ用絶縁膜として酸化膜または窒化膜が用いられる。続いて、前記スペーサ用絶縁膜を異方性エッチングしてＮ型及びＰ型薄膜トランジスタのゲート電極４４ａ、４４ｂ及びキャッピング層４５ａ、４５ｂの側壁にスペーサ５２ａ、５２ｂを形成する。
【００３６】
この際、スペーサ用絶縁膜のエッチングによる側壁スペーサ５２ａ、５２ｂ形成時その下部のゲート絶縁膜４３も一緒にエッチングされる。したがって、Ｎ型薄膜トランジスタのゲート絶縁膜４３ａはゲート電極４４ａ及びスペーサ５２ａ下部にのみ存在して、Ｐ型薄膜トランジスタのゲート絶縁膜４３ｂはゲート電極４５ｂ及びスペーサ５２ｂの下部にのみ存在するので、前記半導体層４２ａ、４２ｂに形成されたＮ型及びＰ型薄膜トランジスタの高濃度ソース／ドレーン領域４８、５１が露出される。
【００３７】
また、前記ゲート電極４４ａ、４４ｂがその上部に形成されたキャッピング層４５ａ、４５ｂとスペーサ５２ａ、５２ｂによって絶縁される。したがって、後続のソース／ドレーン電極とのコンタクトのための別途のマスクを利用した層間絶縁膜のエッチングによるコンタクトホール形成工程が要らなくなる。
【００３８】
図２Ｅを参照すると、基板全面にかけてソース／ドレーン電極用金属を蒸着した次に第４マスク（図面上には示さない）を利用してエッチングしてＮ型薄膜トランジスタのソース／ドレーン電極５３ａとＰ型薄膜トランジスタのソース／ドレーン電極５３ｂを各々形成する。したがって、本発明のオフセット領域を有するＮ型の薄膜トランジスタと通常的な構造のＰ型薄膜トランジスタでなされたＣＭＯＳ薄膜トランジスタを製造する。
【００３９】
本発明の一実施形態によると、Ｎ型薄膜トランジスタのソース／ドレーン電極５３ａとＰ型薄膜トランジスタのソース／ドレーン電極５３ｂがソース／ドレーン領域４８、５１と直接コンタクトされるが、この際Ｎ型及びＰ型薄膜トランジスタのゲート電極４４ａ、４４ｂがキャッピング層４５ａ、４５ｂ及びスペーサ５２ａ、５２ｂによって完全に覆い被せられる構造を有するので、層間絶縁膜なしに直接ソース／ドレーン領域４８、５１とソース／ドレーン電極５３ａ、５３ｂを直接コンタクトさせてもソース／ドレーン電極とゲート電極間のショートが発生されないようになる。
【００４０】
本発明の実施形態には図示されなかったが、ゲートラインが前記ゲート電極と同時に形成されて、データラインは前記ソース／ドレーン電極と同時に形成される。
【００４１】
図３Ａないし図３Ｆは、本発明の他の実施形態によるＬＤＤ構造を有する薄膜トランジスタの製造工程図を示したものである。
【００４２】
図３Ａを参照すると、Ｎ型薄膜トランジスタ領域６０ａとＰ型薄膜トランジスタ領域６０ｂを備えた絶縁基板６０上にバッファ層６１に酸化膜を形成する。前記バッファ層６１上にポリシリコン膜を形成して、前記ポリシリコン膜上に半導体層形成用第１マスク（図面上には示さない）を形成する。
【００４３】
前記第１マスクを利用して前記ポリシリコン膜をエッチングしてＮ型薄膜トランジスタ領域６０ａ及びＰ型薄膜トランジスタ領域６０ｂに各々Ｎ型薄膜トランジスタの半導体層６２ａ及びＰ型薄膜トランジスタの半導体層６２ｂを各々形成する。続いて、図面上には示さなかったが、通常的な方法でＮ型薄膜トランジスタ領域６０ａとＰ型薄膜トランジスタ領域６０ｂに各々形成された半導体層６２ａ、６２ｂにスレショルド電圧調節用チャネルドーピング工程を実施する場合もある。
【００４４】
続いて、前記半導体層６２ａ、６２ｂを含んだバッファ層６１上にゲート絶縁膜６３とゲート電極物質６４及びキャッピング層６５を順次に形成する。続いて、Ｎ型薄膜トランジスタ領域６０ａ及びＰ型薄膜トランジスタ領域６０ｂのキャッピング層６５上に第２マスク６６を形成する。この際、キャッピング層６５として酸化膜または窒化膜のような絶縁膜を用いる。
【００４５】
ここで、第２マスク６６の中Ｎ型薄膜トランジスタ領域６０ａに形成されたパターン６６ａはＮ型薄膜トランジスタのゲート電極用マスクとして働いて、Ｐ型薄膜トランジスタ領域６０ｂに形成されたパターン６６ｂはＮ型薄膜トランジスタのゲート形成時Ｐ型薄膜トランジスタ領域６０ｂを保護するためのマスクとして働く。
【００４６】
図３Ｂを参照すると、第２マスク６６を利用して前記キャッピング層６５とゲート電極物質６４をパターニングしてその上部にキャッピング層６５ａを備えたＮ型薄膜トランジスタのゲート電極６４ａを形成する。
【００４７】
続いて、前記Ｎ型薄膜トランジスタ領域６０ａの半導体層６２ａに低濃度のＮ型不純物をイオン注入してゲート電極６４ａ両側の半導体層６２ａにＮ型低濃度ソース／ドレーン領域６７を形成する。残っている第２マスク６６を除去する。
【００４８】
図３Ｃを参照すると、ＬＤＤ領域限定及びイオン注入用第３マスクとして感光膜６９を形成する。前記第３マスク６９中Ｎ型薄膜トランジスタ領域６０ａに形成されたパターン６９ａはＮ型薄膜トランジスタのＬＤＤ領域を限定するためのマスクであって、前記Ｎ型薄膜トランジスタのゲート６４ａを十分に覆うようにゲート電極の幅より広く形成する。前記第３マスク６９中Ｐ型薄膜トランジスタ領域６０ｂに形成されたパターン６９ｂはＰ型薄膜トランジスタ領域６０ｂを保護するためのマスクとして働く。
【００４９】
この際、第３マスク６９中前記Ｎ型薄膜トランジスタ領域６０ａに形成されたパターン６９ａの幅を“ａ”として、ゲート電極６４ａの幅を“ｂ”という時、後続工程で形成されるオフセット領域の幅を“ｃ”とすると、ｃ＝ａ−ｂになる。したがって、第３マスク６９の幅によってＬＤＤ領域の幅が定められる。
【００５０】
次に、前記第３マスク６９を利用してＮ型の高濃度不純物をＮ型薄膜トランジスタ領域６０ａの半導体層６２ａにイオン注入してＮ型の高濃度ソース／ドレーン領域７０を形成する。こういうわけで、ＬＤＤ構造を有するＮ型薄膜トランジスタを製造する。
【００５１】
前記で説明したように、オフセット領域の幅Ｃは第３マスク６９の幅Ａからゲート電極６４ａの幅Ｂを差し引いた値になるので、第３マスク６９の幅を可変させることによってＬＤＤ領域６７で１．０μｍ以上の所望する幅を容易に確保できるようになる。
【００５２】
図３Ｄを参照すると、前記第３マスク６９を除去した次に、基板のＮ型薄膜トランジスタ領域６０ａとＰ型薄膜トランジスタ領域６０ｂ上に第４マスク７１を形成するが、この際、第４マスク７１中Ｎ型薄膜トランジスタ領域６０ａに形成されたパターン７１ａはＰ型薄膜トランジスタのゲート電極形成及びソース／ドレーン領域のためのイオン注入工程時Ｎ型薄膜トランジスタ領域６０ａを保護するためのマスクの役割をして、Ｐ型薄膜トランジスタ領域６０ｂに形成された部分７１ｂはＰ型薄膜トランジスタのゲート電極を形成するためのマスクの役割をする。
【００５３】
続いて、第４マスク７１を利用してＰ型薄膜トランジスタ領域６０ｂの前記キャッピング層６５とゲート電極物質６４をパターニングしてその上部にキャッピング層６５ｂを備えたＰ型薄膜トランジスタのゲート電極６４ｂを形成する。
【００５４】
Ｐ型薄膜トランジスタのゲート電極６４ｂを形成した次にＰ型薄膜トランジスタ領域６０ｂの半導体層６２ｂに高濃度のＰ型不純物をイオン注入してＰ型薄膜トランジスタの高濃度ソース／ドレーン領域７２を形成する。こういうわけで通常的な構造のＰ型薄膜トランジスタが製造される。
【００５５】
図３Ｅのように、Ｐ型薄膜トランジスタのソース／ドレーン領域７２を形成した次に第４マスク７１を除去する。続いて、基板全面にかけて酸化膜または窒化膜のようなスペーサ用絶縁膜を形成する。
【００５６】
続いて、前記スペーサ用絶縁膜を異方性エッチングしてＮ型薄膜トランジスタのゲート電極６４ａそしてＰ型薄膜トランジスタのゲート電極６４ｂの側壁にスペーサ７３ａ、７３ｂを各々形成する。
【００５７】
この際、前記スペーサ用絶縁膜のエッチングによるスペーサ７３ａ、７３ｂを形成する際、その下部のゲート絶縁膜６３も一緒にエッチングされる。したがって、Ｎ型薄膜トランジスタのゲート絶縁膜６３ａはゲート電極６４ａ及びスペーサ７３ａ下部にのみ存在して、Ｐ型薄膜トランジスタのゲート絶縁膜６３ｂはゲート電極６４ｂ及びスペーサ７３ｂの下部にのみ存在するので、前記半導体層６２ａ、６２ｂに形成されたＮ型及びＰ型薄膜トランジスタの高濃度ソース／ドレーン領域７０、７２が露出される。
【００５８】
また、前記ゲート電極６４ａ、６４ｂがその上部に形成されたキャッピング層６５ａ、６５ｂとスペーサ７３ａ、７３ｂによって絶縁される。このようにＮ型及びＰ型薄膜トランジスタの高濃度ソース／ドレーン領域７０、７２が露出されて、前記ゲート電極６４ａ、６４ｂが絶縁されるので、後続のソース／ドレーン電極間を絶縁させるための層間絶縁膜の形成及びコンタクトホール形成工程が要らなくなる。
【００５９】
図３Ｆを参照すると、基板全面にかけてソース／ドレーン電極用金属を蒸着した次に第５マスク（図面上には図示せず）を利用して前記ソース／ドレーン電極用金属をエッチングしてＮ型薄膜トランジスタのソース／ドレーン電極７４ａとＰ型薄膜トランジスタのソース／ドレーン電極７４ｂを各々形成する。したがって、本発明のＬＤＤ構造を有するＮ型の薄膜トランジスタと通常的な構造のＰ型薄膜トランジスタでなされたＣＭＯＳ薄膜トランジスタを製造する。
【００６０】
本発明の他の実施形態によると、Ｎ型薄膜トランジスタのソース／ドレーン電極７４ａが前記ソース／ドレーン領域７０と直接コンタクトされると同時にＰ型薄膜トランジスタのソース／ドレーン電極７４ｂが前記ソース／ドレーン領域７２と直接コンタクトされるのでコンタクトホール形成工程を省略できる。
【００６１】
また、Ｎ型及びＰ型薄膜トランジスタのゲート電極６４ａ、６４ｂが各々キャッピング層及びスペーサ６５ａ、７３ａと６５ｂ、７３ｂによって完全に覆い被せられる構造を有するので、層間絶縁膜なしに直接ソース／ドレーン領域７０、７２とソース／ドレーン電極７４ａ、７４ｂを直接コンタクトさせてもソース／ドレーン電極とゲート電極間のショートは発生されないようになる。
【００６２】
本発明の他の実施形態によるＣＭＯＳ薄膜トランジスタの製造工程中図３Ｃに示したＮ型の低濃度ソース／ドレーン領域６７を形成するためのイオン注入工程が省略されると、低濃度ソース／ドレーン領域６７の代りにオフセット領域が形成されて、オフセット領域を有するＮ型薄膜トランジスタと通常的なＰ型薄膜トランジスタでなされたＣＭＯＳトランジスタを製作する場合もある。
【００６３】
本発明の一実施形態及び他の実施形態による薄膜トランジスタの製造時、図面上には示さなかったが、前記Ｎ型及びＰ型薄膜トランジスタのゲート電極を形成する際、薄膜トランジスタのゲートラインが形成されて前記ソース／ドレーン電極を形成する際、薄膜トランジスタのデータラインが同時に形成される。
【００６４】
【発明の効果】
以上、説明したように本発明の実施形態によるＣＭＯＳ薄膜トランジスタは、４ないし５個のマスク工程によって形成されることができるので、製造工程が単純になり、したがって、製造収率が高くて、製造コストが低い利点がある。
【００６５】
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【図面の簡単な説明】
【図１Ａ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図１Ｂ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図１Ｃ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図１Ｄ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図１Ｅ】 従来のＬＤＤ領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ａ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ｂ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ｃ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ｄ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図２Ｅ】 本発明の一実施形態によるオフセット領域を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ａ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｂ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｃ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｄ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｅ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
【図３Ｆ】 本発明の他の実施形態によるＬＤＤ構造を有するＣＭＯＳ薄膜トランジスタの製造工程図である。
Claims (17)
- 第１マスクを利用して絶縁基板の第１領域には第１半導体層を第２領域には第２半導体層を各々形成する段階と；
前記第１及び第２半導体層を含んだ前記絶縁基板上に第１絶縁層、第１金属層及び第２絶縁層を順次形成する段階と；
前記第１領域上に第１ゲート電極を形成するための第１パターンと前記第２領域を保護するための第２パターンとを有する第２マスクを利用して、前記第１領域上の前記第１金属層の一部と前記第２絶縁層の一部をエッチングして第１ゲート電極と第１キャッピング層を形成する段階と；
前記第１ゲート電極と前記第１キャッピング層の側壁に第１スペーサを形成する段階と；
前記第１スペーサと前記第１ゲート電極をマスクとして利用して第１導電型高濃度不純物を前記第１半導体層にイオン注入して第１高濃度ソース／ドレーン領域を形成する段階と；
前記第１領域を保護するための第１マスクパターンと、第２領域上に第２ゲート電極を形成するための第２マスクパターンを有する第３マスクを利用して、前記第２領域上の前記第１金属層の一部及び前記第２絶縁層の一部とをエッチングして第２ゲート電極と第２キャッピング層とを形成する段階と；
前記第３マスクを利用して第２導電型高濃度不純物を前記第２半導体層にイオン注入して第２高濃度ソース／ドレーン領域を形成する段階とを含むことを特徴とするＣＭＯＳ薄膜トランジスタの製造方法。 - 前記第１及び第２半導体層を形成した後、スレショルド電圧を制御するためのチャネルドーピング工程をさらに遂行することを特徴とする請求項１に記載のＣＭＯＳトランジスタの製造方法。
- 前記第１金属層と前記第２絶縁層の一部をエッチングした後、前記第２マスクを利用して第１導電型低濃度不純物を前記第１半導体層にイオン注入して第１低濃度ソース／ドレーン領域を形成する段階をさらに含むことを特徴とする請求項１に記載のＣＭＯＳトランジスタの製造方法。
- 前記第１高濃度ソース／ドレーン領域は、前記第１ゲート電極から離隔しており、前記第１ゲート電極と前記第１高濃度ソース／ドレーン領域間にオフセット領域が形成されていることを特徴とする請求項１に記載のＣＭＯＳトランジスタ製造方法。
- 前記第１領域上に形成された第１ＴＦＴはＮ型であって、前記第２領域上に形成された第２ＴＦＴはＰ型であることを特徴とする請求項３に記載のＣＭＯＳトランジスタの製造方法。
- 前記第１領域上に形成された第１ＴＦＴはＮ型であって、前記第２領域上に形成された第２ＴＦＴはＰ型であることを特徴とする請求項４に記載のＣＭＯＳトランジスタの製造方法。
- 前記第３マスクを除去した後、前記絶縁基板全面に第３絶縁層を形成する段階と；
前記第３及び第１絶縁層をエッチングして、前記第１ゲート電極と前記第１キャッピング層の側壁及び前記第２ゲート電極と前記第２キャッピング層の側壁にそれぞれ第２スペーサを形成すると共に、前記第１及び第２高濃度ソース／ドレーン領域を露出させる段階と；
第４マスクを利用して、前記第１高濃度ソース／ドレーン領域と接触する第１ソース／ドレーン電極と、前記第２高濃度ソース／ドレーン領域と接触する第２ソース／ドレーン電極を形成する段階をさらに含むことを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。 - 前記第１及び第２ゲート電極は、前記第１及び第２スペーサと前記第１及び第２キャッピング層によって絶縁されることにより、前記第１及び第２ゲート電極と前記第１及び第２ソース／ドレーン電極間の短絡を防止することを特徴とする請求項７に記載のＣＭＯＳトランジスタの製造方法。
- 第１マスクを利用して絶縁基板の第１領域には第１半導体層を第２領域には第２半導体層を各々形成する段階と；
前記第１及び第２半導体層を含んだ前記絶縁基板上に第１絶縁層、第１金属層及び第２絶縁層を順次形成する段階と；
前記第１領域上に第１ゲート電極を形成するための第１パターンと前記第２領域を保護するための第２パターンとを有する第２マスクを利用して、前記第１領域上の前記第１金属層の一部及び前記第２絶縁層の一部をエッチングして第１ゲート電極と第１キャッピング層を形成する段階と；
前記第１ゲート電極の幅より広く、かつ、第１高濃度ソース／ドレーン領域を形成するための第１マスクパターンと、前記第２領域を保護するための第２マスクパターンを有する第３マスクを利用して第１導電型高濃度不純物を前記第１半導体層にイオン注入して第１高濃度ソース／ドレーン領域を形成する段階と；
前記第１領域を保護するための第１マスクパターンと、前記第２領域上に前記第２ゲート電極とを形成するための第２マスクパターンを有する第４マスクを利用して、前記第２領域上の前記第１金属層の一部と前記第２絶縁層の一部をエッチングして第２ゲート電極と第２キャッピング層を形成する段階と；
前記第４マスクを利用して第２導電型高濃度不純物を前記第２半導体層にイオン注入して第２高濃度ソース／ドレーン領域を形成する段階とを含むことを特徴とするＣＭＯＳ薄膜トランジスタの製造方法。 - 前記第１及び第２半導体層を形成した後、スレショルド電圧を制御するためのチャネルドーピング工程をさらに遂行することを特徴とする請求項９に記載のＣＭＯＳトランジスタの製造方法。
- 前記第１金属層と前記第２絶縁層の一部をエッチングした後、前記第２マスクを利用して第１導電型低濃度不純物を前記第１半導体層にイオン注入して第１低濃度ソース／ドレーン領域を形成する段階をさらに含むことを特徴とする請求項９に記載のＣＭＯＳトランジスタの製造方法。
- 前記第１低濃度ソース／ドレーン領域の幅は、前記第３マスクの幅によって決定されることを特徴とする請求項１１に記載のＣＭＯＳトランジスタの製造方法。
- 前記第１高濃度ソース／ドレーン領域は、前記第１ゲート電極から離隔しており、前記第１ゲート電極と前記第１高濃度ソース／ドレーン領域間にオフセット領域が形成されていることを特徴とする請求項９に記載のＣＭＯＳトランジスタの製造方法。
- 前記オフセット領域の幅は、前記第３マスクの幅によって決定されることを特徴とする請求項１３に記載のＣＭＯＳトランジスタの製造方法。
- 前記第１領域上に形成された第１ＴＦＴはＮ型であって、前記第２領域上に形成された第２ＴＦＴはＰ型であることを特徴とする請求項１１に記載のＣＭＯＳトランジスタの製造方法。
- 前記第４マスクを除去した後、前記絶縁基板全面に第３絶縁層を形成する段階と；
前記第３及び第１絶縁層をエッチングして、前記第１ゲート電極と前記第１キャッピング層の側壁及び前記第２ゲート電極と前記第２キャッピング層の側壁にそれぞれ第１及び第２スペーサを形成すると共に、前記第１及び第２高濃度ソース／ドレーン領域を露出させる段階と；
第５マスクを利用して、前記第１高濃度ソース／ドレーン領域と接触する第１ソース／ドレーン電極と、前記第２高濃度ソース／ドレーン領域と接触する第２ソース／ドレーン電極とを形成する段階をさらに含むことを特徴とする請求項９に記載のＣＭＯＳ薄膜トランジスタの製造方法。 - 前記第１及び第２ゲート電極は、前記第１及び第２スペーサと前記第１及び第２キャッピング層によって絶縁されることにより、前記第１及び第２ゲート電極と前記第１及び第２ソース／ドレーン電極間の短絡を防止することを特徴とする請求項１６に記載のＣＭＯＳトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0010843A KR100437473B1 (ko) | 2001-03-02 | 2001-03-02 | 엘디디 구조를 갖는 씨모스 박막 트랜지스터 및 그의제조방법 |
| KR2001-010843 | 2001-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002314095A JP2002314095A (ja) | 2002-10-25 |
| JP3946545B2 true JP3946545B2 (ja) | 2007-07-18 |
Family
ID=19706412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002054844A Expired - Lifetime JP3946545B2 (ja) | 2001-03-02 | 2002-02-28 | Ｃｍｏｓ薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6753235B2 (ja) |
| JP (1) | JP3946545B2 (ja) |
| KR (1) | KR100437473B1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100590264B1 (ko) * | 2001-03-02 | 2006-06-15 | 삼성에스디아이 주식회사 | 오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법 |
| KR101043991B1 (ko) * | 2004-07-28 | 2011-06-24 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR101056013B1 (ko) * | 2004-08-03 | 2011-08-10 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| KR101043992B1 (ko) | 2004-08-12 | 2011-06-24 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR101037322B1 (ko) | 2004-08-13 | 2011-05-27 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR101048998B1 (ko) | 2004-08-26 | 2011-07-12 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR101048903B1 (ko) | 2004-08-26 | 2011-07-12 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| DE102004042275A1 (de) * | 2004-09-01 | 2006-03-02 | Robert Bosch Gmbh | Verfahren zur Herstellung eines Thermoelements |
| KR101073403B1 (ko) | 2004-09-09 | 2011-10-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR101050899B1 (ko) | 2004-09-09 | 2011-07-20 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| EP1820093B1 (de) * | 2004-10-25 | 2018-08-15 | Robert Bosch Gmbh | Verfahren und einrichtung zum umschalten in einem computersystem mit mindestens zwei ausführungseinheiten |
| KR101146418B1 (ko) * | 2004-11-08 | 2012-05-17 | 엘지디스플레이 주식회사 | 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법 |
| KR101078360B1 (ko) | 2004-11-12 | 2011-10-31 | 엘지디스플레이 주식회사 | 폴리형 액정 표시 패널 및 그 제조 방법 |
| KR101192746B1 (ko) * | 2004-11-12 | 2012-10-18 | 엘지디스플레이 주식회사 | 폴리형 박막 트랜지스터 기판의 제조방법 |
| KR101066489B1 (ko) * | 2004-11-12 | 2011-09-21 | 엘지디스플레이 주식회사 | 폴리형 박막 트랜지스터 기판 및 그 제조 방법 |
| JP4482428B2 (ja) * | 2004-11-12 | 2010-06-16 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路の製造方法および半導体集積回路 |
| KR101146522B1 (ko) | 2004-12-08 | 2012-05-25 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| KR101153297B1 (ko) | 2004-12-22 | 2012-06-07 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| KR101086487B1 (ko) | 2004-12-24 | 2011-11-25 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101107251B1 (ko) | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101125252B1 (ko) | 2004-12-31 | 2012-03-21 | 엘지디스플레이 주식회사 | 폴리 액정 표시 패널 및 그 제조 방법 |
| KR101107252B1 (ko) | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 일렉트로-루미네센스 표시 패널의 박막 트랜지스터 기판및 그 제조 방법 |
| KR101107712B1 (ko) * | 2005-02-28 | 2012-01-25 | 엘지디스플레이 주식회사 | 액정표시장치 |
| US7915128B2 (en) * | 2008-02-29 | 2011-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage semiconductor devices |
| KR101675113B1 (ko) * | 2010-01-08 | 2016-11-11 | 삼성전자주식회사 | 트랜지스터 및 그 제조방법 |
| KR102138037B1 (ko) * | 2013-08-16 | 2020-08-14 | 삼성디스플레이 주식회사 | 박막트랜지스터, 이를 포함하는 표시패널 및 박막트랜지스터 제조방법 |
| CN104465702B (zh) * | 2014-11-03 | 2019-12-10 | 深圳市华星光电技术有限公司 | Amoled背板的制作方法 |
| US11362215B2 (en) | 2018-03-30 | 2022-06-14 | Intel Corporation | Top-gate doped thin film transistor |
| US11257956B2 (en) | 2018-03-30 | 2022-02-22 | Intel Corporation | Thin film transistor with selectively doped oxide thin film |
| CN110211925B (zh) * | 2019-04-04 | 2021-07-06 | Tcl华星光电技术有限公司 | 顶发光型氧化铟镓锌薄膜晶体管器件制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216502B2 (ja) * | 1995-10-16 | 2001-10-09 | 株式会社日立製作所 | Ｃｍｏｓ薄膜半導体装置及びその製造方法 |
| JPH09298304A (ja) * | 1996-05-08 | 1997-11-18 | Semiconductor Energy Lab Co Ltd | 液晶表示装置の製造方法および半導体装置の製造方法 |
| KR100540131B1 (ko) * | 1997-07-19 | 2006-03-22 | 엘지.필립스 엘시디 주식회사 | 액정표시장치제조방법 |
| KR100333273B1 (ko) * | 1999-08-02 | 2002-04-24 | 구본준, 론 위라하디락사 | 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법 |
| JP2001345448A (ja) * | 2000-05-31 | 2001-12-14 | Toshiba Corp | 薄膜トランジスタの製造方法および薄膜トランジスタ |
| TW471181B (en) * | 2000-12-27 | 2002-01-01 | Ind Tech Res Inst | Manufacturing method of wide view angle flat panel display cell |
-
2001
- 2001-03-02 KR KR10-2001-0010843A patent/KR100437473B1/ko active IP Right Grant
-
2002
- 2002-02-28 JP JP2002054844A patent/JP3946545B2/ja not_active Expired - Lifetime
- 2002-03-04 US US10/086,629 patent/US6753235B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002314095A (ja) | 2002-10-25 |
| KR100437473B1 (ko) | 2004-06-23 |
| US6753235B2 (en) | 2004-06-22 |
| KR20020071061A (ko) | 2002-09-12 |
| US20020123201A1 (en) | 2002-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3946545B2 (ja) | Ｃｍｏｓ薄膜トランジスタの製造方法 | |
| KR100205320B1 (ko) | 모스펫 및 그 제조방법 | |
| JP2717645B2 (ja) | 半導体素子の製造方法 | |
| US7572690B2 (en) | Method of fabricating CMOS thin film transistor (TFT) and CMOS TFT fabricated using the same | |
| KR100590264B1 (ko) | 오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법 | |
| JP2951893B2 (ja) | 半導体素子のトランジスター製造方法 | |
| US20030008515A1 (en) | Method of fabricating a vertical MOS transistor | |
| JP2000196016A (ja) | 半導体装置及びその製造方法 | |
| KR100260043B1 (ko) | 반도체 소자 제조방법 | |
| JP4160174B2 (ja) | 半導体装置 | |
| KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
| JP2001168328A (ja) | 耐圧性能を持つｍｏｓ型半導体装置およびその製造方法 | |
| JPH11312788A (ja) | 半導体素子の製造方法 | |
| KR100542980B1 (ko) | 엘디디영역을 갖는 씨모스 박막 트랜지스터의 제조방법 | |
| KR100414375B1 (ko) | 마스크롬 제조 방법 | |
| KR0166888B1 (ko) | 박막트랜지스터 제조방법 | |
| KR100546723B1 (ko) | 반도체 소자의 폴리레지스터 형성방법 | |
| KR100304975B1 (ko) | 반도체소자제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100800922B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPH11233774A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2004282016A (ja) | 低濃度ドレインを有する半導体装置及びその製造方法 | |
| KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
| KR100252754B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP2004039681A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070411 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3946545 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |