JP2000196016A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 容量素子とＭＯＳトランジスタとを有する半
導体装置及びその製造方法において、反射防止膜による
絶縁不良を防止するとともに、スペーサ形成時まで反射
防止膜を残し、スペーサ形成時のエッチング工程におい
てＭＯＳトランジスタ及び容量素子にダメージを与える
ことを回避する。 【解決手段】 半導体基板１１上にシリコン膜１４を形
成し、その上にシリコン酸化膜及び多結晶シリコン膜を
形成する。そして、多結晶シリコン膜をパターニングし
て容量上部電極１６ａを形成した後、シリコン酸化膜を
パターニングして、容量上部電極１６ａの下に容量上部
電極１６ａよりも大きい形状の容量誘電体膜１５ａを形
成する。次いで、全面に反射防止膜（シリコンリッチな
シリコン窒化膜）を形成し、フォトリソグラフィにより
シリコン膜１４をパターニングして、容量下部電極及び
トランジスタのゲート電極を形成する。
導体装置及びその製造方法において、反射防止膜による
絶縁不良を防止するとともに、スペーサ形成時まで反射
防止膜を残し、スペーサ形成時のエッチング工程におい
てＭＯＳトランジスタ及び容量素子にダメージを与える
ことを回避する。 【解決手段】 半導体基板１１上にシリコン膜１４を形
成し、その上にシリコン酸化膜及び多結晶シリコン膜を
形成する。そして、多結晶シリコン膜をパターニングし
て容量上部電極１６ａを形成した後、シリコン酸化膜を
パターニングして、容量上部電極１６ａの下に容量上部
電極１６ａよりも大きい形状の容量誘電体膜１５ａを形
成する。次いで、全面に反射防止膜（シリコンリッチな
シリコン窒化膜）を形成し、フォトリソグラフィにより
シリコン膜１４をパターニングして、容量下部電極及び
トランジスタのゲート電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フォトリソグラフ
ィ工程における加工精度を向上させるために反射防止膜
を形成する工程を有する半導体装置の製造方法及びその
製造方法により形成された半導体装置に関し、特に半導
体基板に容量素子及びトランジスタを集積化した半導体
装置及びその製造方法に関する。
ィ工程における加工精度を向上させるために反射防止膜
を形成する工程を有する半導体装置の製造方法及びその
製造方法により形成された半導体装置に関し、特に半導
体基板に容量素子及びトランジスタを集積化した半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】図１１〜図１３は、容量素子及びＭＯＳ
（Metal Oxide Semiconductor ）トランジスタを有する
半導体装置の従来の製造方法を工程順に示す断面図であ
る。
（Metal Oxide Semiconductor ）トランジスタを有する
半導体装置の従来の製造方法を工程順に示す断面図であ
る。
【０００３】まず、図１１（ａ）に示すように、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）法により、半導体
基板６１の素子分離領域にフィールド酸化膜６２を形成
する。また、熱酸化法により、半導体基板６１のトラン
ジスタ形成領域の表面にゲート酸化膜６３を形成する。
ＯＳ（Local Oxidation of Silicon）法により、半導体
基板６１の素子分離領域にフィールド酸化膜６２を形成
する。また、熱酸化法により、半導体基板６１のトラン
ジスタ形成領域の表面にゲート酸化膜６３を形成する。
【０００４】その後、半導体基板６１の上側全面に、容
量素子の下部電極（以下、容量下部電極という）及びト
ランジスタのゲート電極となる多結晶シリコン膜６４を
形成し、この多結晶シリコン膜６４に高濃度に不純物を
導入して導電性を付与する。
量素子の下部電極（以下、容量下部電極という）及びト
ランジスタのゲート電極となる多結晶シリコン膜６４を
形成し、この多結晶シリコン膜６４に高濃度に不純物を
導入して導電性を付与する。
【０００５】次に、多結晶シリコン膜６４の上に、容量
素子の誘電体膜（以下、容量誘電体膜という）となるシ
リコン酸化膜６５を形成し、その上に容量素子の上部電
極（以下、容量上部電極という）となる多結晶シリコン
膜６６を形成する。そして、この多結晶シリコン膜６６
に不純物を高濃度に導入して導電性を付与する。
素子の誘電体膜（以下、容量誘電体膜という）となるシ
リコン酸化膜６５を形成し、その上に容量素子の上部電
極（以下、容量上部電極という）となる多結晶シリコン
膜６６を形成する。そして、この多結晶シリコン膜６６
に不純物を高濃度に導入して導電性を付与する。
【０００６】次に、図１１（ｂ）に示すように、多結晶
シリコン膜６６の上に、容量上部電極の形状を画定する
ためのレジストパターン６７を形成する。そして、この
レジストパターン６７をマスクとして多結晶シリコン膜
６６及びシリコン酸化膜６５をエッチングすることによ
り、容量誘電体膜６５ａ及び容量上部電極６６ａを形成
する。その後、レジストパターン６７を除去する。
シリコン膜６６の上に、容量上部電極の形状を画定する
ためのレジストパターン６７を形成する。そして、この
レジストパターン６７をマスクとして多結晶シリコン膜
６６及びシリコン酸化膜６５をエッチングすることによ
り、容量誘電体膜６５ａ及び容量上部電極６６ａを形成
する。その後、レジストパターン６７を除去する。
【０００７】次に、図１２（ａ）に示すように、半導体
基板６１の上側全面に反射防止膜６８を形成し、この反
射防止膜６８により多結晶シリコン膜６４及び容量上部
電極６６ａを覆う。そして、この反射防止膜６１の上に
フォトレジストを塗布し、該フォトレジストを露光及び
現像処理して、容量下部電極及びＭＯＳトランジスタの
ゲート電極の形状を画定するためのレジストパターン６
９を形成する。
基板６１の上側全面に反射防止膜６８を形成し、この反
射防止膜６８により多結晶シリコン膜６４及び容量上部
電極６６ａを覆う。そして、この反射防止膜６１の上に
フォトレジストを塗布し、該フォトレジストを露光及び
現像処理して、容量下部電極及びＭＯＳトランジスタの
ゲート電極の形状を画定するためのレジストパターン６
９を形成する。
【０００８】次に、レジストパターン６９をマスクとし
て反射防止膜６８及び多結晶シリコン膜６４をエッチン
グすることにより、図１２（ｂ）に示すように、容量下
部電極６４ａ及びゲート電極６４ｂを形成する。その
後、レジストパターン６９を除去した後、半導体基板６
１のゲート電極６４ｂの両側部分に不純物を浅くかつ低
濃度にイオン注入して、ＬＤＤ（Lightly Dopes Drain)
拡散層７０を自己整合的に形成する。
て反射防止膜６８及び多結晶シリコン膜６４をエッチン
グすることにより、図１２（ｂ）に示すように、容量下
部電極６４ａ及びゲート電極６４ｂを形成する。その
後、レジストパターン６９を除去した後、半導体基板６
１のゲート電極６４ｂの両側部分に不純物を浅くかつ低
濃度にイオン注入して、ＬＤＤ（Lightly Dopes Drain)
拡散層７０を自己整合的に形成する。
【０００９】次に、半導体基板６１の上側全面にシリコ
ン酸化膜を厚く形成し、このシリコン酸化膜を異方性エ
ッチングする。これにより、図１３（ａ）に示すよう
に、容量下部電極６４ａの側方、容量上部電極６６ａの
側方及びゲート電極６４ｂの側方のみにシリコン酸化膜
が残存して、スペーサ７１が形成される。その後、半導
体基板６１のゲート電極６４ｂの両側部分に不純物を比
較的高濃度にイオン注入して、ＭＯＳトランジスタのソ
ース及びドレインとなる不純物拡散領域７２を自己整合
的に形成する。
ン酸化膜を厚く形成し、このシリコン酸化膜を異方性エ
ッチングする。これにより、図１３（ａ）に示すよう
に、容量下部電極６４ａの側方、容量上部電極６６ａの
側方及びゲート電極６４ｂの側方のみにシリコン酸化膜
が残存して、スペーサ７１が形成される。その後、半導
体基板６１のゲート電極６４ｂの両側部分に不純物を比
較的高濃度にイオン注入して、ＭＯＳトランジスタのソ
ース及びドレインとなる不純物拡散領域７２を自己整合
的に形成する。
【００１０】次いで、図１３（ｂ）に示すように、容量
上部電極６６ａ、容量下部電極６４ａ及びゲート電極６
４ｂの上の反射防止膜６８を除去する。その後、層間絶
縁膜及び配線（いずれも図示せず）を形成して、容量素
子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体
装置が完成する。
上部電極６６ａ、容量下部電極６４ａ及びゲート電極６
４ｂの上の反射防止膜６８を除去する。その後、層間絶
縁膜及び配線（いずれも図示せず）を形成して、容量素
子とＬＤＤ構造のＭＯＳトランジスタとを有する半導体
装置が完成する。
【００１１】
【発明が解決しようとする課題】近年、半導体装置のよ
り一層の高集積化が要望されており、それに伴ってＭＯ
Ｓトランジスタのゲート電極等も微細化される傾向にあ
る。そのために、フォトリソグラフィ工程で使用される
光源として、ＫｒＦ光源やＡｒＦ光源が用いられるよう
になった。また、これらの光源を使用したときに有効な
反射防止膜として、シリコンリッチなシリコン窒化膜又
はシリコン酸窒化膜が使用される。
り一層の高集積化が要望されており、それに伴ってＭＯ
Ｓトランジスタのゲート電極等も微細化される傾向にあ
る。そのために、フォトリソグラフィ工程で使用される
光源として、ＫｒＦ光源やＡｒＦ光源が用いられるよう
になった。また、これらの光源を使用したときに有効な
反射防止膜として、シリコンリッチなシリコン窒化膜又
はシリコン酸窒化膜が使用される。
【００１２】しかしながら、シリコンリッチなシリコン
窒化膜やシリコン酸窒化膜は、絶縁性が十分とはいえな
い。半導体基板にトランジスタしか形成しないときはス
ペーサを形成した後に全ての反射防止膜を除去してしま
うため問題となることはないが、前述したように容量素
子を形成する場合は、図１３（ｂ）に示すように容量上
部電極６６ａの側方に反射防止膜６８が必然的に残存す
る。このため、この反射防止膜６８がシリコンリッチな
シリコン酸化膜又はシリコン窒化膜からなる場合、反射
防止膜６８を介して容量素子の上部電極６６ａと下部電
極６４ａとの間で電流リークが発生したり、耐圧不良の
原因となる。
窒化膜やシリコン酸窒化膜は、絶縁性が十分とはいえな
い。半導体基板にトランジスタしか形成しないときはス
ペーサを形成した後に全ての反射防止膜を除去してしま
うため問題となることはないが、前述したように容量素
子を形成する場合は、図１３（ｂ）に示すように容量上
部電極６６ａの側方に反射防止膜６８が必然的に残存す
る。このため、この反射防止膜６８がシリコンリッチな
シリコン酸化膜又はシリコン窒化膜からなる場合、反射
防止膜６８を介して容量素子の上部電極６６ａと下部電
極６４ａとの間で電流リークが発生したり、耐圧不良の
原因となる。
【００１３】スペーサ７１を形成する前に反射防止膜６
８を除去してしまうことも考えられる。シリコン窒化膜
又はシリコン酸窒化膜の除去は、一般的に熱リン酸を用
いたウェットエッチングにより行われる。しかし、スペ
ーサ７１を形成する前にシリコン窒化膜又はシリコン酸
窒化膜からなる反射防止膜６８を除去しようとすると、
エッチング時に、ポリシリコンからなる容量上部電極６
６ａ、容量下部電極６４ａ及びゲート電極６４ｂ等にダ
メージを与えたり、半導体基板６１のＭＯＳ界面を汚染
して、トランジスタの特性や容量素子の特性が低下する
おそれが有り、好ましくない。また、反射防止膜６８を
スペーサ形成時まで残しておくことは、スペーサ形成時
の異方性エッチングにおいてトランジスタ及び容量への
ダメージを軽減する効果も期待できて都合がよい。従っ
て、反射防止膜はスペーサ形成後に除去することが好ま
しい。
８を除去してしまうことも考えられる。シリコン窒化膜
又はシリコン酸窒化膜の除去は、一般的に熱リン酸を用
いたウェットエッチングにより行われる。しかし、スペ
ーサ７１を形成する前にシリコン窒化膜又はシリコン酸
窒化膜からなる反射防止膜６８を除去しようとすると、
エッチング時に、ポリシリコンからなる容量上部電極６
６ａ、容量下部電極６４ａ及びゲート電極６４ｂ等にダ
メージを与えたり、半導体基板６１のＭＯＳ界面を汚染
して、トランジスタの特性や容量素子の特性が低下する
おそれが有り、好ましくない。また、反射防止膜６８を
スペーサ形成時まで残しておくことは、スペーサ形成時
の異方性エッチングにおいてトランジスタ及び容量への
ダメージを軽減する効果も期待できて都合がよい。従っ
て、反射防止膜はスペーサ形成後に除去することが好ま
しい。
【００１４】以上から本発明の目的は、反射防止膜によ
る絶縁不良を防止するとともに、スペーサ形成時まで反
射防止膜を残し、スペーサ形成時のエッチング工程にお
いてＭＯＳトランジスタ及び容量素子にダメージを与え
ることが回避できる半導体装置及びその製造方法を提供
することを目的とする。
る絶縁不良を防止するとともに、スペーサ形成時まで反
射防止膜を残し、スペーサ形成時のエッチング工程にお
いてＭＯＳトランジスタ及び容量素子にダメージを与え
ることが回避できる半導体装置及びその製造方法を提供
することを目的とする。
【００１５】
【課題を解決するための手段】上記した課題は、図４に
例示するように、容量素子と電界効果型トランジスタと
を備えた半導体装置において、前記容量素子が、半導体
基板（１１）の上に絶縁膜（１２）を介して形成された
容量下部電極（１４ａ）と、前記容量下部電極（１４
ａ）の上に形成された容量誘電体膜（１５ａ）と、前記
容量誘電体膜（１５ａ）の上に、該容量誘電体膜（１５
ａ）よりも小さい形状に形成された容量上部電極（１６
ａ）と、少なくとも、前記上部電極（１６ａ）の外側に
露出した前記容量誘電体膜（１５ａ）上に形成された反
射防止膜（１９）とにより構成されていることを特徴と
する半導体装置により解決する。
例示するように、容量素子と電界効果型トランジスタと
を備えた半導体装置において、前記容量素子が、半導体
基板（１１）の上に絶縁膜（１２）を介して形成された
容量下部電極（１４ａ）と、前記容量下部電極（１４
ａ）の上に形成された容量誘電体膜（１５ａ）と、前記
容量誘電体膜（１５ａ）の上に、該容量誘電体膜（１５
ａ）よりも小さい形状に形成された容量上部電極（１６
ａ）と、少なくとも、前記上部電極（１６ａ）の外側に
露出した前記容量誘電体膜（１５ａ）上に形成された反
射防止膜（１９）とにより構成されていることを特徴と
する半導体装置により解決する。
【００１６】上記した課題は、図１〜図４に例示するよ
うに、容量素子とトランジスタとを備えた半導体装置の
製造方法において、半導体基板１１の上に第１の絶縁膜
（１２，１３）を形成する工程と、前記第１の絶縁膜
（１２，１３）の上に第１の導電膜（１４）を形成する
工程と、前記第１の導電膜（１４）の上に第２の絶縁膜
（１５）を形成する工程と、前記第２の絶縁膜（１５）
の上に第２の導電膜（１６）を形成する工程と、前記第
２の導電膜（１６）をパターニングして容量素子の上部
電極（１６ａ）を形成する工程と、前記第２の絶縁膜
（１５）をパターニングして前記上部電極（１６ａ）の
下に前記容量素子の誘電体膜（１５ａ）を、前記上部電
極（１６ａ）よりも大きい形状に形成する工程と、前記
半導体基板（１１）の上側全面に反射防止膜（１９）を
形成する工程と、前記反射防止膜（１９）の上にフォト
レジストを塗布し、該フォトレジストを露光及び現像処
理して、前記容量素子の下部電極及び前記トランジスタ
のゲート電極の形状を画定するレジストパターン（２
０）を形成する工程と、前記レジストパターン（２０）
をマスクとして前記反射防止膜（１９）及び第１の導電
膜（１４）をパターニングし、前記容量素子の下部電極
（１４ａ）及び前記トランジスタのゲート電極（１４
ｂ）を形成する工程と、前記レジストパターン（２０）
を除去した後、前記容量素子の上部電極（１６ａ）及び
前記トランジスタのゲート電極（１４ｂ）の上に残存す
る前記反射防止膜（１９）を除去する工程と、前記半導
体基板（１１）の前記ゲート電極（１４ｂ）の両側部分
に不純物を導入して、前記トランジスタのソース及びド
レイン（２３）を形成する工程とを有することを特徴と
する半導体装置の製造方法により解決する。
うに、容量素子とトランジスタとを備えた半導体装置の
製造方法において、半導体基板１１の上に第１の絶縁膜
（１２，１３）を形成する工程と、前記第１の絶縁膜
（１２，１３）の上に第１の導電膜（１４）を形成する
工程と、前記第１の導電膜（１４）の上に第２の絶縁膜
（１５）を形成する工程と、前記第２の絶縁膜（１５）
の上に第２の導電膜（１６）を形成する工程と、前記第
２の導電膜（１６）をパターニングして容量素子の上部
電極（１６ａ）を形成する工程と、前記第２の絶縁膜
（１５）をパターニングして前記上部電極（１６ａ）の
下に前記容量素子の誘電体膜（１５ａ）を、前記上部電
極（１６ａ）よりも大きい形状に形成する工程と、前記
半導体基板（１１）の上側全面に反射防止膜（１９）を
形成する工程と、前記反射防止膜（１９）の上にフォト
レジストを塗布し、該フォトレジストを露光及び現像処
理して、前記容量素子の下部電極及び前記トランジスタ
のゲート電極の形状を画定するレジストパターン（２
０）を形成する工程と、前記レジストパターン（２０）
をマスクとして前記反射防止膜（１９）及び第１の導電
膜（１４）をパターニングし、前記容量素子の下部電極
（１４ａ）及び前記トランジスタのゲート電極（１４
ｂ）を形成する工程と、前記レジストパターン（２０）
を除去した後、前記容量素子の上部電極（１６ａ）及び
前記トランジスタのゲート電極（１４ｂ）の上に残存す
る前記反射防止膜（１９）を除去する工程と、前記半導
体基板（１１）の前記ゲート電極（１４ｂ）の両側部分
に不純物を導入して、前記トランジスタのソース及びド
レイン（２３）を形成する工程とを有することを特徴と
する半導体装置の製造方法により解決する。
【００１７】上記した課題は、図８〜図１０に例示する
ように、容量素子とトランジスタとを備えた半導体装置
の製造方法において、半導体基板（４１）の上に絶縁膜
（４２，４３）を形成する工程と、前記絶縁膜（４２，
４３）の上に非晶質シリコン又は多結晶シリコンからな
るシリコン膜（４４）を形成する工程と、前記シリコン
膜（４４）の前記容量素子の誘電体膜形成領域に不純物
を選択的に導入する工程と、前記シリコン膜（４４）の
表面を熱酸化させて、前記不純物を導入した部分に他の
部分よりも厚い酸化膜（４６ａ）を形成する工程と、前
記半導体基板（４１）の上側全面に導電膜（４７）を形
成する工程と、前記導電膜（４７）をパターニングして
前記容量素子の上部電極（４７ａ）を形成するととも
に、前記熱酸化で形成した酸化膜（４６，４６ａ）のう
ち前記不純物が導入された部分（４６ａ）を前記容量素
子の誘電体膜として残し、他の部分（４６）の酸化膜を
除去する工程と、前記半導体基板（４１）の上側全面に
反射防止膜（４９）を形成する工程と、前記反射防止膜
（４９）の上にフォトレジストを塗布し、該フォトレジ
ストを露光及び現像処理して、前記容量素子の下部電極
及び前記トランジスタのゲート電極の形状を画定するレ
ジストパターン（５０）を形成する工程と、前記レジス
トパターン（５０）をマスクとして前記シリコン膜（４
４）及び前記反射防止膜（４９）をパターニングし、前
記容量素子の下部電極（４４ａ）及び前記トランジスタ
のゲート電極（４４ｂ）を形成する工程と、前記上部電
極（４７ａ）及び前記ゲート電極（４４ｂ）の上に残存
する前記反射防止膜（４９）を除去する工程と、前記半
導体基板（４１）の前記ゲート電極（４４ｂ）の両側部
分に不純物を導入して、前記トランジスタのソース及び
ドレイン（５２）を形成する工程とを有することを特徴
とする半導体装置の製造方法により解決する。
ように、容量素子とトランジスタとを備えた半導体装置
の製造方法において、半導体基板（４１）の上に絶縁膜
（４２，４３）を形成する工程と、前記絶縁膜（４２，
４３）の上に非晶質シリコン又は多結晶シリコンからな
るシリコン膜（４４）を形成する工程と、前記シリコン
膜（４４）の前記容量素子の誘電体膜形成領域に不純物
を選択的に導入する工程と、前記シリコン膜（４４）の
表面を熱酸化させて、前記不純物を導入した部分に他の
部分よりも厚い酸化膜（４６ａ）を形成する工程と、前
記半導体基板（４１）の上側全面に導電膜（４７）を形
成する工程と、前記導電膜（４７）をパターニングして
前記容量素子の上部電極（４７ａ）を形成するととも
に、前記熱酸化で形成した酸化膜（４６，４６ａ）のう
ち前記不純物が導入された部分（４６ａ）を前記容量素
子の誘電体膜として残し、他の部分（４６）の酸化膜を
除去する工程と、前記半導体基板（４１）の上側全面に
反射防止膜（４９）を形成する工程と、前記反射防止膜
（４９）の上にフォトレジストを塗布し、該フォトレジ
ストを露光及び現像処理して、前記容量素子の下部電極
及び前記トランジスタのゲート電極の形状を画定するレ
ジストパターン（５０）を形成する工程と、前記レジス
トパターン（５０）をマスクとして前記シリコン膜（４
４）及び前記反射防止膜（４９）をパターニングし、前
記容量素子の下部電極（４４ａ）及び前記トランジスタ
のゲート電極（４４ｂ）を形成する工程と、前記上部電
極（４７ａ）及び前記ゲート電極（４４ｂ）の上に残存
する前記反射防止膜（４９）を除去する工程と、前記半
導体基板（４１）の前記ゲート電極（４４ｂ）の両側部
分に不純物を導入して、前記トランジスタのソース及び
ドレイン（５２）を形成する工程とを有することを特徴
とする半導体装置の製造方法により解決する。
【００１８】以下、本発明の作用について説明する。
【００１９】本発明においては、容量素子の誘電体膜と
なる第２の絶縁膜の上に第２の導電膜を形成し、この第
２の導電膜をパターニングして、容量素子の上部電極を
形成する。その後、前記第２の絶縁膜をパターニングし
て、上部電極の下に該上部電極よりも大きい形状の誘電
体膜を形成する。次いで、誘電体膜の下方の導電膜をパ
ターニングして、容量素子の下部電極を形成する。
なる第２の絶縁膜の上に第２の導電膜を形成し、この第
２の導電膜をパターニングして、容量素子の上部電極を
形成する。その後、前記第２の絶縁膜をパターニングし
て、上部電極の下に該上部電極よりも大きい形状の誘電
体膜を形成する。次いで、誘電体膜の下方の導電膜をパ
ターニングして、容量素子の下部電極を形成する。
【００２０】このように、誘電体膜をその上の上部電極
よりも大きい形状に形成するので、下部電極の上方に絶
縁性が低い反射防止膜が残存しても、誘電体膜により上
部電極と下部電極との間の絶縁性が確保される。
よりも大きい形状に形成するので、下部電極の上方に絶
縁性が低い反射防止膜が残存しても、誘電体膜により上
部電極と下部電極との間の絶縁性が確保される。
【００２１】ＬＤＤ構造のＭＯＳトランジスタの場合、
ゲート電極の側方に絶縁性のスペーサが形成される。こ
の場合、容量素子の上部電極及び下部電極の側方にも必
然的にスペーサが形成される。前記誘電体膜の大きさ
は、このスペーサの幅と露光時の位置合わせ精度とを考
慮して決めることが好ましい。
ゲート電極の側方に絶縁性のスペーサが形成される。こ
の場合、容量素子の上部電極及び下部電極の側方にも必
然的にスペーサが形成される。前記誘電体膜の大きさ
は、このスペーサの幅と露光時の位置合わせ精度とを考
慮して決めることが好ましい。
【００２２】容量素子の下部電極及びトランジスタのゲ
ートとなる第１の導電膜、並びに容量素子の上部電極と
なる第２の導電膜は、例えばノンドープの非晶質シリコ
ン又は多結晶シリコンからなるシリコン膜を形成した後
に、このシリコン膜に不純物を導入することにより導電
性を付与することにより形成する。また、第１の導電膜
及び第２の導電膜は、不純物が導入されたシリコンを堆
積させて形成してもよい。
ートとなる第１の導電膜、並びに容量素子の上部電極と
なる第２の導電膜は、例えばノンドープの非晶質シリコ
ン又は多結晶シリコンからなるシリコン膜を形成した後
に、このシリコン膜に不純物を導入することにより導電
性を付与することにより形成する。また、第１の導電膜
及び第２の導電膜は、不純物が導入されたシリコンを堆
積させて形成してもよい。
【００２３】容量素子の誘電体膜となる第２の絶縁膜と
しては、例えばシリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜とシリコン窒化膜との積層体、及びタンタル
酸化膜等の高誘電体膜を用いることができる。
しては、例えばシリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜とシリコン窒化膜との積層体、及びタンタル
酸化膜等の高誘電体膜を用いることができる。
【００２４】また、フォトレジストを露光する光源とし
てＫｒＦ光源又はＡｒＦ光源を使用する場合、反射防止
膜として、シリコン膜、シリコンリッチなシリコン窒化
膜、シリコンリッチなシリコン酸窒化膜などを使用する
ことができる。反射防止膜として機能するためには、屈
折率が２．３以上であることが必要になる。通常のシリ
コン窒化膜（絶縁性良好な膜）は屈折率が約２．０（±
０．１）であるのに対し、屈折率が２．３以上のシリコ
ン窒化膜又はシリコン酸窒化膜ならばＫｒＦやＡｒＦ光
源に対する反射防止膜として十分に機能する。また、シ
リコンのみからなる膜を反射防止膜として使用すること
も可能である。シリコンのみからなる膜の場合、屈折率
は３．８となる。
てＫｒＦ光源又はＡｒＦ光源を使用する場合、反射防止
膜として、シリコン膜、シリコンリッチなシリコン窒化
膜、シリコンリッチなシリコン酸窒化膜などを使用する
ことができる。反射防止膜として機能するためには、屈
折率が２．３以上であることが必要になる。通常のシリ
コン窒化膜（絶縁性良好な膜）は屈折率が約２．０（±
０．１）であるのに対し、屈折率が２．３以上のシリコ
ン窒化膜又はシリコン酸窒化膜ならばＫｒＦやＡｒＦ光
源に対する反射防止膜として十分に機能する。また、シ
リコンのみからなる膜を反射防止膜として使用すること
も可能である。シリコンのみからなる膜の場合、屈折率
は３．８となる。
【００２５】反射防止膜として、シリコン膜、シリコン
リッチなシリコン窒化膜、又はシリコンリッチなシリコ
ン酸窒化膜を用いた場合、反射防止膜はリン酸又はリン
酸混合液を使用してウェットエッチングにより除去する
ことができる。
リッチなシリコン窒化膜、又はシリコンリッチなシリコ
ン酸窒化膜を用いた場合、反射防止膜はリン酸又はリン
酸混合液を使用してウェットエッチングにより除去する
ことができる。
【００２６】本発明の他の半導体装置の製造方法におい
ては、絶縁膜の上に非晶質シリコン又は多結晶シリコン
からなるシリコン膜を形成し、このシリコン膜に不純物
を選択的に導入した後、シリコン膜の表面を熱酸化させ
る。不純物が導入された部分は他の部分よりも酸化レー
トが高くなり、その結果不純物が導入された部分に他の
部分よりも厚い酸化膜が形成される。
ては、絶縁膜の上に非晶質シリコン又は多結晶シリコン
からなるシリコン膜を形成し、このシリコン膜に不純物
を選択的に導入した後、シリコン膜の表面を熱酸化させ
る。不純物が導入された部分は他の部分よりも酸化レー
トが高くなり、その結果不純物が導入された部分に他の
部分よりも厚い酸化膜が形成される。
【００２７】その後、厚く形成された酸化膜の上に容量
素子の上部電極を形成するとともに、不純物が導入され
たなかった部分の酸化膜を除去する。これにより、上部
電極の下側に残った酸化膜が容量素子の誘電体膜とな
る。次いで、前記シリコン膜をパターニングして、容量
素子の下部電極を形成する。
素子の上部電極を形成するとともに、不純物が導入され
たなかった部分の酸化膜を除去する。これにより、上部
電極の下側に残った酸化膜が容量素子の誘電体膜とな
る。次いで、前記シリコン膜をパターニングして、容量
素子の下部電極を形成する。
【００２８】この場合も、上部電極の下側に上部電極よ
りも大きい形状の誘電体膜が存在するので、上部電極の
側方に反射防止膜が残っても、上部電極と下部電極との
間の絶縁性を確保することができる。
りも大きい形状の誘電体膜が存在するので、上部電極の
側方に反射防止膜が残っても、上部電極と下部電極との
間の絶縁性を確保することができる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。
て、添付の図面を参照して説明する。
【００３０】（第１の実施の形態）図１〜図４は本発明
の第１の実施の形態の半導体装置の製造方法を工程順に
示す断面図である。
の第１の実施の形態の半導体装置の製造方法を工程順に
示す断面図である。
【００３１】まず、図１（ａ）に示すように、ＬＯＣＯ
Ｓ法により、半導体基板１１の素子分離領域に、厚さが
約３００ｎｍのフィールド酸化膜１２を形成する。ま
た、熱酸化法により、半導体基板１１のトランジスタ形
成領域上に、厚さが約５０ｎｍのゲート酸化膜１３を形
成する。その後、ＣＶＤ（Chemical Vapor Depositio
n）法により、半導体基板１１の上側全面にノンドープ
多結晶シリコンを堆積させて、厚さが約１５０ｎｍの多
結晶シリコン膜１４を形成する。そして、この多結晶シ
リコン膜１４にＮ型不純物であるリンを例えば気相拡散
によって導入し、多結晶シリコン膜１４に導電性を付与
する。
Ｓ法により、半導体基板１１の素子分離領域に、厚さが
約３００ｎｍのフィールド酸化膜１２を形成する。ま
た、熱酸化法により、半導体基板１１のトランジスタ形
成領域上に、厚さが約５０ｎｍのゲート酸化膜１３を形
成する。その後、ＣＶＤ（Chemical Vapor Depositio
n）法により、半導体基板１１の上側全面にノンドープ
多結晶シリコンを堆積させて、厚さが約１５０ｎｍの多
結晶シリコン膜１４を形成する。そして、この多結晶シ
リコン膜１４にＮ型不純物であるリンを例えば気相拡散
によって導入し、多結晶シリコン膜１４に導電性を付与
する。
【００３２】その後、多結晶シリコン膜１４の上に、容
量素子の誘電体膜となるシリコン酸化膜１５を約３０ｎ
ｍの厚さに形成する。このシリコン酸化膜１５は、例え
ば約７５０〜８００℃の温度条件でＣＶＤ法により形成
することができる。また、容量素子の誘電体膜は、上記
のシリコン酸化膜１５に替えて、シリコン窒化膜、又は
シリコン酸化膜とシリコン窒化膜との積層構造としても
よい。また、容量素子の誘電体膜として、タンタル酸化
膜等の高誘電体膜を使用することもできる。
量素子の誘電体膜となるシリコン酸化膜１５を約３０ｎ
ｍの厚さに形成する。このシリコン酸化膜１５は、例え
ば約７５０〜８００℃の温度条件でＣＶＤ法により形成
することができる。また、容量素子の誘電体膜は、上記
のシリコン酸化膜１５に替えて、シリコン窒化膜、又は
シリコン酸化膜とシリコン窒化膜との積層構造としても
よい。また、容量素子の誘電体膜として、タンタル酸化
膜等の高誘電体膜を使用することもできる。
【００３３】次に、ＣＶＤ法により、シリコン酸化膜１
５の上にノンドープ多結晶シリコンを堆積させ、厚さが
約１５０ｎｍの多結晶シリコン膜１６を形成する。そし
て、この多結晶シリコン膜１６にリンを導入して導電性
を付与する。なお、本実施の形態においては、上述の如
くシリコン膜１４，１６を多結晶シリコンにより形成す
るが、シリコン膜１４，１６を非晶質シリコンにより形
成してもよい。また、ＣＶＤ法により、基板１１の上側
に不純物が導入された多結晶又は非晶質シリコン膜を成
長させることにより、導電性シリコン膜を形成してもよ
い。更に、これらの多結晶シリコン又は非晶質シリコン
の膜と他の導電膜（金属膜等）との積層構造としてもよ
い。
５の上にノンドープ多結晶シリコンを堆積させ、厚さが
約１５０ｎｍの多結晶シリコン膜１６を形成する。そし
て、この多結晶シリコン膜１６にリンを導入して導電性
を付与する。なお、本実施の形態においては、上述の如
くシリコン膜１４，１６を多結晶シリコンにより形成す
るが、シリコン膜１４，１６を非晶質シリコンにより形
成してもよい。また、ＣＶＤ法により、基板１１の上側
に不純物が導入された多結晶又は非晶質シリコン膜を成
長させることにより、導電性シリコン膜を形成してもよ
い。更に、これらの多結晶シリコン又は非晶質シリコン
の膜と他の導電膜（金属膜等）との積層構造としてもよ
い。
【００３４】次に、図１（ｂ）に示すように、シリコン
膜１６の上に、容量上部電極の形状を画定するためのレ
ジストパターン１７を形成する。そして、このレジスト
パターン１７をマスクとして、シリコン膜１６をドライ
エッチングし、容量上部電極１６ａを形成する。シリコ
ン膜１６のドライエッチングには、例えば塩素系ガス
（Ｃｌ2 ／Ｏ2 ）又はＨＢｒガスを使用する。その後、
レジストパターン１７を除去する。
膜１６の上に、容量上部電極の形状を画定するためのレ
ジストパターン１７を形成する。そして、このレジスト
パターン１７をマスクとして、シリコン膜１６をドライ
エッチングし、容量上部電極１６ａを形成する。シリコ
ン膜１６のドライエッチングには、例えば塩素系ガス
（Ｃｌ2 ／Ｏ2 ）又はＨＢｒガスを使用する。その後、
レジストパターン１７を除去する。
【００３５】次に、図２（ａ）に示すように、容量上部
電極１６ａを覆うレジストパターン１８を形成する。こ
の場合、容量上部電極１６ａのエッジとレジストパター
ン１８のエッジとの間隔（水平方向の間隔）は、後述す
るスペーサ２２の幅とフォトリソグラフィ工程のマスク
位置合わせ精度とを合わせた値以上の値とする。例え
ば、容量上部電極１６ａのエッジとレジストパターン１
８のエッジとの間隔は１μｍ程度とする。
電極１６ａを覆うレジストパターン１８を形成する。こ
の場合、容量上部電極１６ａのエッジとレジストパター
ン１８のエッジとの間隔（水平方向の間隔）は、後述す
るスペーサ２２の幅とフォトリソグラフィ工程のマスク
位置合わせ精度とを合わせた値以上の値とする。例え
ば、容量上部電極１６ａのエッジとレジストパターン１
８のエッジとの間隔は１μｍ程度とする。
【００３６】その後、レジストパターン１８をマスクと
して、シリコン酸化膜１５を、例えばフッ酸系のウェッ
トエッチングによって除去する。これにより、レジスト
パターン１８の下方に残存したシリコン酸化膜１５が容
量誘電体膜１５ａとなる。その後、レジストパターン１
８を除去する。
して、シリコン酸化膜１５を、例えばフッ酸系のウェッ
トエッチングによって除去する。これにより、レジスト
パターン１８の下方に残存したシリコン酸化膜１５が容
量誘電体膜１５ａとなる。その後、レジストパターン１
８を除去する。
【００３７】次に、図２（ｂ）に示すように、半導体基
板１１の上側全面に、反射防止膜として、シリコンリッ
チなシリコン窒化膜１９をプラズマＣＶＤ法によって約
３０ｎｍの厚さに形成する。そして、このシリコン窒化
膜１９の上にフォトレジストを塗布し、該フォトレジス
トをＫｒＦ光源又はＡｒＦ光源を用いた露光機で選択露
光した後、現像処理して、容量下部電極及びトランジス
タのゲート電極の形状を画定するためのレジストパター
ン２０を形成する。
板１１の上側全面に、反射防止膜として、シリコンリッ
チなシリコン窒化膜１９をプラズマＣＶＤ法によって約
３０ｎｍの厚さに形成する。そして、このシリコン窒化
膜１９の上にフォトレジストを塗布し、該フォトレジス
トをＫｒＦ光源又はＡｒＦ光源を用いた露光機で選択露
光した後、現像処理して、容量下部電極及びトランジス
タのゲート電極の形状を画定するためのレジストパター
ン２０を形成する。
【００３８】なお、反射防止膜としては、上記したシリ
コンリッチなシリコン窒化膜に替えて、シリコン膜又は
シリコンリッチなシリコン酸窒化膜を使用することがで
きる。シリコン窒化膜及びシリコン酸窒化膜は、いずれ
もシリコン含有量が多くなると屈折率が大きくなる。シ
リコンリッチなシリコン窒化膜とは、屈折率が２．３〜
３．８のシリコン窒化膜をいう。また、シリコンリッチ
なシリコン酸窒化膜とは屈折率が２．３〜３．８のシリ
コン酸窒化膜をいう。
コンリッチなシリコン窒化膜に替えて、シリコン膜又は
シリコンリッチなシリコン酸窒化膜を使用することがで
きる。シリコン窒化膜及びシリコン酸窒化膜は、いずれ
もシリコン含有量が多くなると屈折率が大きくなる。シ
リコンリッチなシリコン窒化膜とは、屈折率が２．３〜
３．８のシリコン窒化膜をいう。また、シリコンリッチ
なシリコン酸窒化膜とは屈折率が２．３〜３．８のシリ
コン酸窒化膜をいう。
【００３９】次に、レジストパターン２０をマスクとし
て異方性ドライエッチングを施し、図３（ａ）に示すよ
うに、シリコン窒化膜１９及び多結晶シリコン膜１４を
パターニングする。このとき、シリコン酸化物からなる
容量誘電体膜１５ａをハードマスクとして、自己整合的
に容量下部電極１４ａが形成される。その後、レジスト
パターン２０を除去する。そして、半導体基板１１のゲ
ート電極１４ｂの両側部分に不純物を浅くかつ低濃度に
導入して、ＬＤＤ拡散層２１を形成する。
て異方性ドライエッチングを施し、図３（ａ）に示すよ
うに、シリコン窒化膜１９及び多結晶シリコン膜１４を
パターニングする。このとき、シリコン酸化物からなる
容量誘電体膜１５ａをハードマスクとして、自己整合的
に容量下部電極１４ａが形成される。その後、レジスト
パターン２０を除去する。そして、半導体基板１１のゲ
ート電極１４ｂの両側部分に不純物を浅くかつ低濃度に
導入して、ＬＤＤ拡散層２１を形成する。
【００４０】次に、図３（ｂ）に示すように、半導体基
板１１の上側全面に厚さが約１５０ｎｍのシリコン酸化
膜を形成し、リアクティブイオンエッチングによる異方
性エッチングを施すことによって、シリコン酸化物から
なるスペーサ２２をトランジスタのゲート電極１４ｂの
側方、容量上部電極１６ａの側方、及び容量下部電極１
４ａの側方にそれぞれ形成する。
板１１の上側全面に厚さが約１５０ｎｍのシリコン酸化
膜を形成し、リアクティブイオンエッチングによる異方
性エッチングを施すことによって、シリコン酸化物から
なるスペーサ２２をトランジスタのゲート電極１４ｂの
側方、容量上部電極１６ａの側方、及び容量下部電極１
４ａの側方にそれぞれ形成する。
【００４１】次いで、図４に示すように、熱リン酸（又
は、リン酸混合液）によるウェットエッチングを施し
て、半導体基板１１の上側に露出しているシリコン窒化
膜１９を除去する。その後、半導体基板１１のゲート電
極１４ｂの両側部分に不純物を導入して、ＭＯＳトラン
ジスタのソース及びドレインとなる不純物拡散領域２３
を自己整合的に形成する。
は、リン酸混合液）によるウェットエッチングを施し
て、半導体基板１１の上側に露出しているシリコン窒化
膜１９を除去する。その後、半導体基板１１のゲート電
極１４ｂの両側部分に不純物を導入して、ＭＯＳトラン
ジスタのソース及びドレインとなる不純物拡散領域２３
を自己整合的に形成する。
【００４２】そして、公知の方法により層間絶縁膜及び
配線（いずれも図示せず）等を形成する。これにより、
容量素子とＬＤＤ構造のＭＯＳトランジスタとを有する
半導体装置が完成する。
配線（いずれも図示せず）等を形成する。これにより、
容量素子とＬＤＤ構造のＭＯＳトランジスタとを有する
半導体装置が完成する。
【００４３】本実施の形態においては、容量上部電極１
６ａの側方に、容量上部電極１６ａと接触するシリコン
リッチなシリコン窒化膜１９が残るが、このシリコン窒
化膜１９と容量下部電極１４ａとの間には容量誘電体膜
１５ａが介在する。このため、容量上部電極１６ａと容
量下部電極１４ａとの間の絶縁性が確実に確保され、耐
圧不良や電流リークの発生を防止することができる。ま
た、スペーサ２２を形成するときには多結晶シリコンか
らなる上部電極１６ａ、下部電極１４ａ及びゲート電極
１４ｂがシリコン窒化膜（反射防止膜）１９で覆われて
いるので、リン酸を用いたウェットエッチング時にこれ
らの上部電極１６ａ、下部電極１４ａ及びゲート電極１
４ｂがダメージを受けることが回避される。
６ａの側方に、容量上部電極１６ａと接触するシリコン
リッチなシリコン窒化膜１９が残るが、このシリコン窒
化膜１９と容量下部電極１４ａとの間には容量誘電体膜
１５ａが介在する。このため、容量上部電極１６ａと容
量下部電極１４ａとの間の絶縁性が確実に確保され、耐
圧不良や電流リークの発生を防止することができる。ま
た、スペーサ２２を形成するときには多結晶シリコンか
らなる上部電極１６ａ、下部電極１４ａ及びゲート電極
１４ｂがシリコン窒化膜（反射防止膜）１９で覆われて
いるので、リン酸を用いたウェットエッチング時にこれ
らの上部電極１６ａ、下部電極１４ａ及びゲート電極１
４ｂがダメージを受けることが回避される。
【００４４】（第２の実施の形態）図５〜図７は本発明
の第２の実施の形態の半導体装置の製造方法を工程順に
示す断面図である。
の第２の実施の形態の半導体装置の製造方法を工程順に
示す断面図である。
【００４５】第１の実施の形態の図１（ａ），（ｂ）で
説明したのと同様の工程を経て、図５（ａ）に示すよう
に、半導体基板１１の上にフィールド酸化膜１２、ゲー
ト酸化膜１３、多結晶シリコン膜１４、シリコン酸化膜
及び容量上部電極１６ａを形成し、前記シリコン酸化膜
の上にレジストパターン１８を形成する。そして、この
レジストパターンをマスクとして前記シリコン酸化膜を
パターニングし、容量誘電体膜１５ａを形成する。
説明したのと同様の工程を経て、図５（ａ）に示すよう
に、半導体基板１１の上にフィールド酸化膜１２、ゲー
ト酸化膜１３、多結晶シリコン膜１４、シリコン酸化膜
及び容量上部電極１６ａを形成し、前記シリコン酸化膜
の上にレジストパターン１８を形成する。そして、この
レジストパターンをマスクとして前記シリコン酸化膜を
パターニングし、容量誘電体膜１５ａを形成する。
【００４６】その後、レジスト膜１８を除去した後、図
５（ｂ）に示すように、半導体基板１１の上側全面に反
射防止膜としてシリコンリッチなシリコン窒化膜３１を
形成する。そして、このシリコン窒化膜３１の上にフォ
トレジストを塗布し、該フォトレジストをＫｒＦ又はＡ
ｒＦ光源を用いた露光機で選択露光し、その後現像処理
して、容量下部電極及びゲート電極の形状を画定するた
めのレジストパターン３２を形成する。この場合、レジ
ストパターン３２は、そのエッジが容量誘電体膜１５ａ
のエッジよりも若干外側に位置するように設定する。
５（ｂ）に示すように、半導体基板１１の上側全面に反
射防止膜としてシリコンリッチなシリコン窒化膜３１を
形成する。そして、このシリコン窒化膜３１の上にフォ
トレジストを塗布し、該フォトレジストをＫｒＦ又はＡ
ｒＦ光源を用いた露光機で選択露光し、その後現像処理
して、容量下部電極及びゲート電極の形状を画定するた
めのレジストパターン３２を形成する。この場合、レジ
ストパターン３２は、そのエッジが容量誘電体膜１５ａ
のエッジよりも若干外側に位置するように設定する。
【００４７】次に、レジストパターン３２をマスクとし
てシリコン窒化膜３１及び多結晶シリコン膜１４をエッ
チングして、図６（ａ）に示すように、容量下部電極１
４ａ及びゲート電極１４ｂを形成する。その後、レジス
トパターン３２を除去する。そして、半導体基板１１の
デート電極１４ｂの両側部分に不純物を浅くかつ低濃度
に導入して、ＬＤＤ拡散領域３３を形成する。
てシリコン窒化膜３１及び多結晶シリコン膜１４をエッ
チングして、図６（ａ）に示すように、容量下部電極１
４ａ及びゲート電極１４ｂを形成する。その後、レジス
トパターン３２を除去する。そして、半導体基板１１の
デート電極１４ｂの両側部分に不純物を浅くかつ低濃度
に導入して、ＬＤＤ拡散領域３３を形成する。
【００４８】第１の実施の形態では、容量誘電体膜１５
ａをハードマスクに容量下部電極１４ａを形成したのに
対し、本実施の形態では、上述の如く、レジストパター
ン３２をマスクとして容量下部電極１４ａ及びゲート電
極１４ｂを形成する。
ａをハードマスクに容量下部電極１４ａを形成したのに
対し、本実施の形態では、上述の如く、レジストパター
ン３２をマスクとして容量下部電極１４ａ及びゲート電
極１４ｂを形成する。
【００４９】次に、図６（ｂ）に示すように、半導体基
板１１の上側全面に、ＣＶＤ法により厚さが約１５０ｎ
ｍのシリコン酸化膜を形成し、そのシリコン酸化膜をリ
アクティブイオンエッチングにより異方性エッチングし
て、シリコン酸化物からなるスペーサ３４を、ゲート電
極１４ｂの側方と、容量上部電極１６ａの側方と、容量
下部電極１４ａの側方とにそれぞれ形成する。
板１１の上側全面に、ＣＶＤ法により厚さが約１５０ｎ
ｍのシリコン酸化膜を形成し、そのシリコン酸化膜をリ
アクティブイオンエッチングにより異方性エッチングし
て、シリコン酸化物からなるスペーサ３４を、ゲート電
極１４ｂの側方と、容量上部電極１６ａの側方と、容量
下部電極１４ａの側方とにそれぞれ形成する。
【００５０】次いで、図７に示すように、熱リン酸によ
るウェットエッチングにより、半導体基板１１の上側に
露出しているシリコン窒化膜３１を除去する。そして、
半導体基板１１のゲート電極１４ｂの両側部分に不純物
を導入して、トランジスタのソース及びドレインとなる
不純物拡散領域３５を自己整合的に形成する。その後、
公知の方法により層間絶縁膜及び配線（図示せず）を形
成する。これにより、容量素子とＭＯＳトランジスタと
を有する半導体装置が完成する。
るウェットエッチングにより、半導体基板１１の上側に
露出しているシリコン窒化膜３１を除去する。そして、
半導体基板１１のゲート電極１４ｂの両側部分に不純物
を導入して、トランジスタのソース及びドレインとなる
不純物拡散領域３５を自己整合的に形成する。その後、
公知の方法により層間絶縁膜及び配線（図示せず）を形
成する。これにより、容量素子とＭＯＳトランジスタと
を有する半導体装置が完成する。
【００５１】本実施の形態においても、容量上部電極１
６ａの側部に容量上部電極１６ａと接触したシリコンリ
ッチなシリコン窒化膜３１（反射防止膜）が残存する。
しかし、このシリコン窒化膜３１と容量下部電極１４ａ
との間には容量誘電体膜１５ａ（シリコン酸化膜）が介
在するするため、第１の実施の形態と同様に、容量上部
電極１６ａと容量下部電極１４ａとの間の絶縁性が確保
され、耐圧不良や電流リークの発生を防止するという効
果が得られる。また、スペーサ３４を形成するときには
多結晶シリコンからなる上部電極１６ａ、下部電極１４
ａ及びゲート電極１４ｂがシリコン窒化膜（反射防止
膜）３１で覆われているので、リン酸を用いたウェット
エッチング時にこれらの上部電極１６ａ、下部電極１４
ａ及びゲート電極１４ｂがダメージを受けることを回避
できる。
６ａの側部に容量上部電極１６ａと接触したシリコンリ
ッチなシリコン窒化膜３１（反射防止膜）が残存する。
しかし、このシリコン窒化膜３１と容量下部電極１４ａ
との間には容量誘電体膜１５ａ（シリコン酸化膜）が介
在するするため、第１の実施の形態と同様に、容量上部
電極１６ａと容量下部電極１４ａとの間の絶縁性が確保
され、耐圧不良や電流リークの発生を防止するという効
果が得られる。また、スペーサ３４を形成するときには
多結晶シリコンからなる上部電極１６ａ、下部電極１４
ａ及びゲート電極１４ｂがシリコン窒化膜（反射防止
膜）３１で覆われているので、リン酸を用いたウェット
エッチング時にこれらの上部電極１６ａ、下部電極１４
ａ及びゲート電極１４ｂがダメージを受けることを回避
できる。
【００５２】（第３の実施の形態）図８〜１０は本発明
の第３の実施の形態の半導体装置の製造方法を工程順に
示す断面図である。
の第３の実施の形態の半導体装置の製造方法を工程順に
示す断面図である。
【００５３】まず、図８（ａ）に示すように、半導体基
板４１の上に素子分離のためのフィールド酸化膜４２を
約３００ｎｍの厚さに形成する。また、フィールド酸化
膜４２に囲まれた半導体基板４１の表面を熱酸化法によ
り酸化させて、厚さが約５０ｎｍのゲート酸化膜４３を
形成する。
板４１の上に素子分離のためのフィールド酸化膜４２を
約３００ｎｍの厚さに形成する。また、フィールド酸化
膜４２に囲まれた半導体基板４１の表面を熱酸化法によ
り酸化させて、厚さが約５０ｎｍのゲート酸化膜４３を
形成する。
【００５４】その後、半導体基板４１の上側全面に、ノ
ンドープ多結晶シリコン膜４４を約１５０ｎｍの厚さに
形成させる。そして、多結晶シリコン膜４４の上に、容
量下部電極を形成すべき部分が開口されたレジストパタ
ーン４５を形成する。
ンドープ多結晶シリコン膜４４を約１５０ｎｍの厚さに
形成させる。そして、多結晶シリコン膜４４の上に、容
量下部電極を形成すべき部分が開口されたレジストパタ
ーン４５を形成する。
【００５５】そして、このレジストパターン４５の開口
部を介して、多結晶シリコン膜４４に、例えばＮ型不純
物であるリンを約１０15〜１０16個ｃｍ-2の濃度でイオ
ン注入する。その後、レジストパターン４５を除去す
る。このとき、トランジスタを形成する際のゲート電極
となる部分にもレジストパターン４５の開口部を設けて
おき、その部分の多結晶シリコン膜４４にもＮ型不純物
を導入する。なお、Ｎ型ＭＯＳトランジスタとＰ型ＭＯ
Ｓトランジスタでゲート電極部分に導入する不純物のタ
イプを変えるデュアルゲートトランジスタを形成する場
合には、Ｎ型ＭＯＳトランジスタのゲート電極となる部
分のみにレジストパターン４５の開口部を設けること
で、その部分の多結晶シリコン膜４４にＮ型不純物を導
入し、Ｐ型ＭＯＳトランジスタのゲート電極となる領域
には別途レジスト等をマスクとしてＰ型不純物をその部
分の多結晶シリコン膜４４に選択的に導入すればよい。
部を介して、多結晶シリコン膜４４に、例えばＮ型不純
物であるリンを約１０15〜１０16個ｃｍ-2の濃度でイオ
ン注入する。その後、レジストパターン４５を除去す
る。このとき、トランジスタを形成する際のゲート電極
となる部分にもレジストパターン４５の開口部を設けて
おき、その部分の多結晶シリコン膜４４にもＮ型不純物
を導入する。なお、Ｎ型ＭＯＳトランジスタとＰ型ＭＯ
Ｓトランジスタでゲート電極部分に導入する不純物のタ
イプを変えるデュアルゲートトランジスタを形成する場
合には、Ｎ型ＭＯＳトランジスタのゲート電極となる部
分のみにレジストパターン４５の開口部を設けること
で、その部分の多結晶シリコン膜４４にＮ型不純物を導
入し、Ｐ型ＭＯＳトランジスタのゲート電極となる領域
には別途レジスト等をマスクとしてＰ型不純物をその部
分の多結晶シリコン膜４４に選択的に導入すればよい。
【００５６】次に、温度が８００℃のウェット雰囲気で
多結晶シリコン膜４４の表面を熱酸化させて、シリコン
酸化膜４３を形成する。このとき、図８（ｂ）に示すよ
うに、多結晶シリコン膜４４のうちリンがイオン注入さ
れた領域では、不純物を導入した部分の酸化レートが高
くなるいわゆる増速酸化現象により、他の領域よりもシ
リコン酸化膜が厚く形成される。例えば、不純物が導入
されたところには厚さが約５０ｎｍのシリコン酸化膜４
６ａが形成され、その他の部分では厚さが約５ｎｍのシ
リコン酸化膜４６が形成される。なお、熱処理時の温度
が高温であると増速酸化現象が現われにくくなるため、
熱処理時の温度は９００℃以下とすることが好ましい。
多結晶シリコン膜４４の表面を熱酸化させて、シリコン
酸化膜４３を形成する。このとき、図８（ｂ）に示すよ
うに、多結晶シリコン膜４４のうちリンがイオン注入さ
れた領域では、不純物を導入した部分の酸化レートが高
くなるいわゆる増速酸化現象により、他の領域よりもシ
リコン酸化膜が厚く形成される。例えば、不純物が導入
されたところには厚さが約５０ｎｍのシリコン酸化膜４
６ａが形成され、その他の部分では厚さが約５ｎｍのシ
リコン酸化膜４６が形成される。なお、熱処理時の温度
が高温であると増速酸化現象が現われにくくなるため、
熱処理時の温度は９００℃以下とすることが好ましい。
【００５７】その後、シリコン酸化膜４６, ４６ａの上
にノンドープ多結晶シリコン膜４７を形成する。このと
きの成膜条件は、多結晶シリコン膜４４のときと同様で
ある。そして、この多結晶シリコン膜４７の全体に、例
えばＮ型不純物であるリンを約１０15〜１０16個ｃｍ-2
の濃度でイオン注入して導電性を付与する。
にノンドープ多結晶シリコン膜４７を形成する。このと
きの成膜条件は、多結晶シリコン膜４４のときと同様で
ある。そして、この多結晶シリコン膜４７の全体に、例
えばＮ型不純物であるリンを約１０15〜１０16個ｃｍ-2
の濃度でイオン注入して導電性を付与する。
【００５８】そして、多結晶シリコン膜４７の上に、容
量上部電極の形状を画定するためのレジストパターン４
８を形成する。このレジストパターン４８は、シリコン
酸化膜４６ａの上方にシリコン酸化膜４６ａよりも若干
小さなサイズで形成する。
量上部電極の形状を画定するためのレジストパターン４
８を形成する。このレジストパターン４８は、シリコン
酸化膜４６ａの上方にシリコン酸化膜４６ａよりも若干
小さなサイズで形成する。
【００５９】次に、レジストパターン４８をマスクとし
て多結晶シリコン膜４７をエッチングすることにより、
図９（ａ）に示すように、容量上部電極４７ａを形成す
る。その後、希釈フッ酸を使用して、増速酸化現象によ
り厚く形成された部分のシリコン酸化膜４６ａが残り、
他の部分のシリコン酸化膜４６が除去される条件でシリ
コン酸化膜４６をエッチングする。これにより残存した
シリコン酸化膜４６ａが容量誘電体膜（以下、容量誘電
体膜４６ａという）となる。
て多結晶シリコン膜４７をエッチングすることにより、
図９（ａ）に示すように、容量上部電極４７ａを形成す
る。その後、希釈フッ酸を使用して、増速酸化現象によ
り厚く形成された部分のシリコン酸化膜４６ａが残り、
他の部分のシリコン酸化膜４６が除去される条件でシリ
コン酸化膜４６をエッチングする。これにより残存した
シリコン酸化膜４６ａが容量誘電体膜（以下、容量誘電
体膜４６ａという）となる。
【００６０】次に、半導体基板４１の上側全面に、反射
防止膜として、プラズマＣＶＤ法により、厚さが約３０
ｎｍのシリコンリッチなシリコン窒化膜４９を形成す
る。そして、このシリコン窒化膜４９の上にフォトレジ
ストを塗布し、該フォトレジストをＫｒＦ光源又はＡｒ
Ｆ光源を用いた露光機で選択露光した後、現像処理し
て、容量下部電極及びトランジスタのゲート電極の形状
を画定するためのレジストパターン５０を形成する。
防止膜として、プラズマＣＶＤ法により、厚さが約３０
ｎｍのシリコンリッチなシリコン窒化膜４９を形成す
る。そして、このシリコン窒化膜４９の上にフォトレジ
ストを塗布し、該フォトレジストをＫｒＦ光源又はＡｒ
Ｆ光源を用いた露光機で選択露光した後、現像処理し
て、容量下部電極及びトランジスタのゲート電極の形状
を画定するためのレジストパターン５０を形成する。
【００６１】次に、レジストパターン５０をマスクとし
てシリコン窒化膜４９及び多結晶シリコン膜４４を異方
性ドライエッチングし、図９（ｂ）に示すように、容量
下部電極４４ａ及びゲート電極４４ｂを形成する。その
後、レジストパターン５０を除去する。
てシリコン窒化膜４９及び多結晶シリコン膜４４を異方
性ドライエッチングし、図９（ｂ）に示すように、容量
下部電極４４ａ及びゲート電極４４ｂを形成する。その
後、レジストパターン５０を除去する。
【００６２】その後、ゲート電極４４ｂの両側の半導体
基板４１に不純物を浅くかつ低濃度に導入してＬＤＤ拡
散層を形成する。そして、半導体基板４１の上側全面
に、ＣＶＤ法によって厚さが約１５０ｎｍのシリコン酸
化膜を形成し、このシリコン酸化膜に対しリアクティブ
イオンエッチングによる異方性エッチングを施すことに
より、ゲート電極４４ｂの側方、容量上部電極４７ａの
側方及び容量下部電極４４ａの側部にそれぞれスペーサ
５１を形成する。
基板４１に不純物を浅くかつ低濃度に導入してＬＤＤ拡
散層を形成する。そして、半導体基板４１の上側全面
に、ＣＶＤ法によって厚さが約１５０ｎｍのシリコン酸
化膜を形成し、このシリコン酸化膜に対しリアクティブ
イオンエッチングによる異方性エッチングを施すことに
より、ゲート電極４４ｂの側方、容量上部電極４７ａの
側方及び容量下部電極４４ａの側部にそれぞれスペーサ
５１を形成する。
【００６３】次いで、図１０に示すように、熱リン酸に
よるウェットエッチングを施して、半導体基板４１の上
側に露出しているシリコン窒化膜４９を除去する。その
後、ゲート電極４４ｂ及びその両側のスペーサ５１をマ
スクとしてゲート電極４４ｂの両側部分の半導体基板４
１に不純物を高濃度にイオン注入してトランジスタのソ
ース及びドレインとなる不純物拡散領域５２を形成す
る。そして、公知の方法により層間絶縁膜及び配線等を
形成する。これにより、容量素子及びＭＯＳトランジス
タを有する半導体装置が完成する。
よるウェットエッチングを施して、半導体基板４１の上
側に露出しているシリコン窒化膜４９を除去する。その
後、ゲート電極４４ｂ及びその両側のスペーサ５１をマ
スクとしてゲート電極４４ｂの両側部分の半導体基板４
１に不純物を高濃度にイオン注入してトランジスタのソ
ース及びドレインとなる不純物拡散領域５２を形成す
る。そして、公知の方法により層間絶縁膜及び配線等を
形成する。これにより、容量素子及びＭＯＳトランジス
タを有する半導体装置が完成する。
【００６４】本実施の形態においても、スペーサ５１の
下には反射防止膜（シリコン窒化膜４９）が残存するこ
とになるが、容量誘電体膜４６ａがスペーサ５１の外側
まで延在するために、容量上部電極４７ａと容量下部電
極４４ａとの間の絶縁性が確保される。このため、本実
施の形態においても、第１及び第２の実施の形態と同様
の効果が得られる。
下には反射防止膜（シリコン窒化膜４９）が残存するこ
とになるが、容量誘電体膜４６ａがスペーサ５１の外側
まで延在するために、容量上部電極４７ａと容量下部電
極４４ａとの間の絶縁性が確保される。このため、本実
施の形態においても、第１及び第２の実施の形態と同様
の効果が得られる。
【００６５】近年、トランジスタを例えば２．５Ｖ〜
１．３Ｖ程度の低電圧で駆動するようになってきた。こ
のように低電圧で駆動するトランジスタの場合、Ｐ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタの特性を
よくするために、Ｐ型ＭＯＳトランジスタのゲート電極
にはＰ型不純物を導入し、Ｎ型ＭＯＳトランジスタのゲ
ート電極にはＮ型不純物を導入することが一般的であ
る。このようなトランジスタを作製する場合、まず、ノ
ンドープのシリコン膜を形成し、Ｎ型不純物及びＰ型不
純物をそれぞれシリコン膜に選択的に導入する工程が必
要になる。本実施の形態においては、トランジスタのゲ
ート電極となる部分にＮ型不純物又はＰ型不純物を導入
する際に、同時に容量誘電体膜を形成する部分にも不純
物を導入する。これにより、製造工程数の増加が回避さ
れる。
１．３Ｖ程度の低電圧で駆動するようになってきた。こ
のように低電圧で駆動するトランジスタの場合、Ｐ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタの特性を
よくするために、Ｐ型ＭＯＳトランジスタのゲート電極
にはＰ型不純物を導入し、Ｎ型ＭＯＳトランジスタのゲ
ート電極にはＮ型不純物を導入することが一般的であ
る。このようなトランジスタを作製する場合、まず、ノ
ンドープのシリコン膜を形成し、Ｎ型不純物及びＰ型不
純物をそれぞれシリコン膜に選択的に導入する工程が必
要になる。本実施の形態においては、トランジスタのゲ
ート電極となる部分にＮ型不純物又はＰ型不純物を導入
する際に、同時に容量誘電体膜を形成する部分にも不純
物を導入する。これにより、製造工程数の増加が回避さ
れる。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
容量素子の誘電体膜をその上の上部電極よりも大きい形
状に形成するので、容量素子の下部電極の上方に絶縁性
が低い反射防止膜が残存しても、誘電体膜により上部電
極と下部電極との間の絶縁性が確保される。これによ
り、絶縁不良を回避することができる。また、反射防止
膜をスペーサ形成時まで残すことができるので、スペー
サ形成時のエッチング工程において、ＭＯＳトランジス
タ及び容量素子にダメージを与えることを回避できる。
容量素子の誘電体膜をその上の上部電極よりも大きい形
状に形成するので、容量素子の下部電極の上方に絶縁性
が低い反射防止膜が残存しても、誘電体膜により上部電
極と下部電極との間の絶縁性が確保される。これによ
り、絶縁不良を回避することができる。また、反射防止
膜をスペーサ形成時まで残すことができるので、スペー
サ形成時のエッチング工程において、ＭＯＳトランジス
タ及び容量素子にダメージを与えることを回避できる。
【００６７】また、本発明の他の製造方法によれば、シ
リコン膜を形成し、このシリコン膜の容量素子の誘電体
膜形成領域に不純物を選択的に導入した後、シリコン膜
の表面を熱酸化させ、前記不純物を導入した部分に他の
部分よりも厚いシリコン酸化膜を形成する。そして、こ
のシリコン酸化膜を、容量素子の誘電体膜とする。シリ
コン膜に不純物を導入する工程は、例えばＭＯＳトラン
ジスタのゲート電極となる部分に不純物を導入する工程
と同時に行うことができる。これにより、製造工程の増
加が回避される。
リコン膜を形成し、このシリコン膜の容量素子の誘電体
膜形成領域に不純物を選択的に導入した後、シリコン膜
の表面を熱酸化させ、前記不純物を導入した部分に他の
部分よりも厚いシリコン酸化膜を形成する。そして、こ
のシリコン酸化膜を、容量素子の誘電体膜とする。シリ
コン膜に不純物を導入する工程は、例えばＭＯＳトラン
ジスタのゲート電極となる部分に不純物を導入する工程
と同時に行うことができる。これにより、製造工程の増
加が回避される。
【図１】図１は本発明の第１の実施の形態の半導体装置
の製造方法を示す断面図（その１）である。
の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１の実施の形態の半導体装置
の製造方法を示す断面図（その２）である。
の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１の実施の形態の半導体装置
の製造方法を示す断面図（その３）である。
の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１の実施の形態の半導体装置
の製造方法を示す断面図（その４）である。
の製造方法を示す断面図（その４）である。
【図５】図５は本発明の第２の実施の形態の半導体装置
の製造方法を示す断面図（その１）である。
の製造方法を示す断面図（その１）である。
【図６】図６は本発明の第２の実施の形態の半導体装置
の製造方法を示す断面図（その２）である。
の製造方法を示す断面図（その２）である。
【図７】図７は本発明の第２の実施の形態の半導体装置
の製造方法を示す断面図（その３）である。
の製造方法を示す断面図（その３）である。
【図８】図８は本発明の第３の実施の形態の半導体装置
の製造方法を示す断面図（その１）である。
の製造方法を示す断面図（その１）である。
【図９】図９は本発明の第３の実施の形態の半導体装置
の製造方法を示す断面図（その２）である。
の製造方法を示す断面図（その２）である。
【図１０】図１０は本発明の第３の実施の形態の半導体
装置の製造方法を示す断面図（その３）である。
装置の製造方法を示す断面図（その３）である。
【図１１】図１１は従来の半導体装置の製造方法を示す
断面図（その１）である。
断面図（その１）である。
【図１２】図１２は従来の半導体装置の製造方法を示す
断面図（その２）である。
断面図（その２）である。
【図１３】図１３は従来の半導体装置の製造方法を示す
断面図（その３）である。
断面図（その３）である。
１１，４１，６１ 半導体基板、 １２，４２，６２ フィールド酸化膜、 １３，４３，６３ ゲート酸化膜、 １４，１６，４４，４７，６４，６６ 多結晶シリコン
膜、 １４ａ，４４ａ，６４ａ 容量下部電極、 １４ｂ，４４ｂ ゲート電極、 １５，６５ シリコン酸化膜、 １５ａ，６５ａ 容量誘電体膜、 １６ａ，４７ａ，６６ａ 容量上部電極、 １９，３１，６８ シリコン窒化膜（反射防止膜）、 ２２，３４，５１，７１ スペーサ、 ４６ａ シリコン酸化膜（容量下部電極）。
膜、 １４ａ，４４ａ，６４ａ 容量下部電極、 １４ｂ，４４ｂ ゲート電極、 １５，６５ シリコン酸化膜、 １５ａ，６５ａ 容量誘電体膜、 １６ａ，４７ａ，６６ａ 容量上部電極、 １９，３１，６８ シリコン窒化膜（反射防止膜）、 ２２，３４，５１，７１ スペーサ、 ４６ａ シリコン酸化膜（容量下部電極）。
Claims (11)
- 【請求項１】 容量素子と電界効果型トランジスタとを
備え、 前記容量素子が、半導体基板の上に絶縁膜を介して形成
された容量下部電極と、 前記容量下部電極の上に形成された容量誘電体膜と、 前記容量誘電体膜の上に、該容量誘電体膜よりも小さい
形状に形成された容量上部電極と、 少なくとも、前記上部電極の外側に露出した前記容量誘
電体膜上に形成された反射防止膜とにより構成されてい
ることを特徴とする半導体装置。 - 【請求項２】 前記反射防止膜が、屈折率２．３以上の
シリコン膜、シリコン窒化膜及びシリコン酸窒化膜のい
ずれか１種からなることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 半導体基板の上に第１の絶縁膜を形成す
る工程と、 前記第１の絶縁膜の上に第１の導電膜を形成する工程
と、 前記第１の導電膜の上に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜の上に第２の導電膜を形成する工程
と、 前記第２の導電膜をパターニングして容量素子の上部電
極を形成する工程と、 前記第２の絶縁膜をパターニングして前記上部電極の下
に前記容量素子の誘電体膜を、前記上部電極よりも大き
い形状に形成する工程と、 前記半導体基板の上側全面に反射防止膜を形成する工程
と、 前記反射防止膜の上にフォトレジストを塗布し、該フォ
トレジストを露光及び現像処理して、前記容量素子の下
部電極及びトランジスタのゲート電極の形状を画定する
レジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記反射防止膜及
び前記第１の導電膜をパターニングし、前記容量素子の
下部電極及び前記トランジスタのゲート電極を形成する
工程と、 前記レジストパターンを除去した後、前記容量素子の上
部電極及び前記トランジスタのゲート電極の上に残存す
る前記反射防止膜を除去する工程と、 前記半導体基板の前記ゲート電極の両側部分に不純物を
導入して、前記トランジスタのソース及びドレインを形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項４】 前記容量素子の下部電極及び前記トラン
ジスタのゲート電極を形成する工程と、前記反射防止膜
を除去する工程との間に、前記上部電極及び前記下部電
極の側方、並びに前記ゲート電極の側方に、それぞれ絶
縁性のスペーサを形成する工程を有することを特徴とす
る請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第１の導電膜及び前記第２の導電膜
は、非晶質シリコン又は多結晶シリコンからなることを
特徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項６】 前記フォトレジストの露光に、ＫｒＦ光
源又はＡｒＦ光源を使用することを特徴とする請求項３
に記載の半導体装置の製造方法。 - 【請求項７】 前記反射防止膜として、屈折率が２．３
以上のシリコン膜、シリコン窒化膜及びシリコン酸窒化
膜のいずれか１種を用いることを特徴とする請求項３に
記載の半導体装置の製造方法。 - 【請求項８】 半導体基板の上に絶縁膜を形成する工程
と、 前記絶縁膜の上に非晶質シリコン又は多結晶シリコンか
らなるシリコン膜を形成する工程と、 前記シリコン膜の容量素子誘電体膜形成領域に不純物を
選択的に導入する工程と、 前記シリコン膜の表面を熱酸化させて、前記不純物を導
入した部分に他の部分よりも厚い酸化膜を形成する工程
と、 前記半導体基板の上側全面に導電膜を形成する工程と、 前記導電膜をパターニングして前記容量素子の上部電極
を形成するとともに、前記熱酸化で形成した酸化膜のう
ち前記不純物が導入された部分を前記容量素子の誘電体
膜として残し、他の部分の酸化膜を除去する工程と、 前記半導体基板の上側全面に反射防止膜を形成する工程
と、 前記反射防止膜の上にフォトレジストを塗布し、該フォ
トレジストを露光及び現像処理して、前記容量素子の下
部電極及びトランジスタのゲート電極の形状を画定する
レジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記シリコン膜及
び前記反射防止膜をパターニングし、前記容量素子の下
部電極及び前記トランジスタのゲート電極を形成する工
程と、 前記上部電極及び前記ゲート電極の上に残存する前記反
射防止膜を除去する工程と、 前記半導体基板の前記ゲート電極の両側部分に不純物を
導入して、前記トランジスタのソース及びドレインを形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項９】 前記容量素子の下部電極及び前記トラン
ジスタのゲート電極を形成する工程と、前記反射防止膜
を除去する工程との間に、前記上部電極及び下部電極の
側方、並びに前記ゲート電極の側方に、それぞれ絶縁性
のスペーサを形成する工程を有することを特徴とする請
求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記フォトレジストの露光に、ＫｒＦ
光源又はＡｒＦ光源を使用することを特徴とする請求項
８に記載の半導体装置の製造方法。 - 【請求項１１】 前記反射防止膜として、屈折率が２．
３以上のシリコン膜、シリコン窒化膜及びシリコン酸窒
化膜のいずれか１種を用いることを特徴とする請求項８
に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37409498A JP3746907B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置の製造方法 |
| US09/472,015 US6383859B2 (en) | 1998-12-28 | 1999-12-27 | Method of forming semiconductor device including patterning lower electrode of capacitor and gate electrode of transistor with same resist |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37409498A JP3746907B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置の製造方法 |
Publications (3)
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