KR100565450B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 제공한다. 본 발명은 반도체 기판의 살리사이드 영역 상에 게이트 전극을 형성한 후 상기 살리사이드 영역과 비살리사이드 영역 상에 산화막을 적층한 후 사진식각공정에 의해 상기 비살리사이드 영역 상에 감광막의 패턴을 형성시키고 상기 산화막을 남겨두고 상기 살리사이드 영역 상의 산화막을 제거시킨다. 이어서, 상기 감광막의 패턴을 그대로 남겨둔 채 상기 게이트 전극에 PAI(Pre-Amorphization-Implant) 공정에 의해 아세나이드 이온을 이온주입시킨다. 그런 다음, 상기 감광막의 패턴을 제거시키고 나서 상기 반도체 기판의 표면을 세정시킨다.
따라서, 본 발명은 상기 게이트 전극에 PAI 공정에 의해 아세나이드 이온을 이온주입시킬 때 상기 비살리사이드 영역의 산화막이 상기 감광막에 의해 마스킹된다. 그 결과, 상기 반도체 기판을 세정하더라도 상기 비살리사이드 영역의 산화막이 식각되지 않고 그 아래의 반도체 기판의 표면도 노출되지 않는다.
따라서, 본 발명은 살리사이드 영역의 게이트 전극에 살리사이드층을 형성시키고 비살리사이드 영역에 살리사이드층을 형성시키지 않을 수가 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
도 1 내지 도 6은 종래 기술에 의한 살리사이드층 형성 방법을 나타낸 단면 공정도.
도 7 내지 도 12는 본 발명에 의한 반도체 소자의 제조 방법에 적용된 살리사이드층 형성 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 비살리사이드 영역에서의 살리사이드층 생성을 방지하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 설계룰이 미세화되고, 동작속도가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 이전까지 아무런 문제를 일으키지 않던 저항(Sheet Resistance)과 콘택 저항의 증가가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층 의 게이트 전극과 소오스/드레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 현저하게 저감될 수 있었다. 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과 소오스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형되지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다.
한편, 반도체 소자의 정전기(Electro-Static Discharge) 방지 및 저항을 위한 비살리사이드 영역에서는 트랜지스터의 게이트 전극 및 소오스/드레인의 실리콘 상에 살리사이드층을 위한 고융점 금속층이 증착되는 것을 차단시켜주도록 층간 절연막이 적층되어 있어야 한다.
이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정에 유망하게 사용되고 있다.
종래의 반도체 소자의 제조 방법은 도 1에 도시된 바와 같이, 먼저, 반도체 기판, 예를 들어 P형 단결정 실리콘 재질의 기판(10)의 액티브 영역을 한정하기 위해 상기 기판(10)의 필드영역에 아이솔레이션용 절연층(도시 안됨)을 형성시킨다. 여기서, 상기 기판(10)의 액티브 영역을 살리사이드 영역(11)과 비살리사이드 영역(12)으로 구분하여 놓는다.
이어서, 상기 기판(10)의 살리사이드 영역(11) 상에 모스 트랜지스터의 게이트 절연막(13)을 성장시키고, 게이트 전극(15)을 위한 부분의 게이트 절연막(13) 상에 상기 게이트 전극(15)을 위한 다결정 실리콘층의 패턴을 형성시킨다. 그런 다음, 도시하지 않았으나 LDD(lightly doped drain) 영역의 형성을 위해 상기 게이트 전극(15)을 마스크로 이용하여 N형 불순물, 예를 들어 인(phosphorous)을 상기 기판(10)에 저농도로 이온주입시킨다. 이후, 상기 게이트 전극(15)의 좌, 우 양 측벽에 절연막, 예를 들어 질화막의 스페이서(17)를 형성시킨다. 이어서, 상기 게이트 전극(15)과 스페이서(17)를 마스킹 층으로 이용하여 소오스/드레인(도시 안됨)을 위한 불순물, 예를 들어 N형 불순물을 기판(10)에 고농도로 이온주입시킨다.
이어서, 상기 실리사이드 영역(11)에 실리사이드층을 형성시킬 때 상기 비살리사이드 영역(12) 상에 실리사이드층이 형성되는 것을 방지하여주기 위해 상기 비살리사이드 영역(12)에만 절연막의 패턴을 형성시키는 일련의 과정을 진행한다. 이를 도 2 및 도 3을 참조하여 상세히 설명하면, 도 2에 도시된 바와 같이, 상기 게이트 전극(15)과 스페이서(17)를 포함한 기판(10)의 전역 상에 예를 들어 저압 TEOS 화학기상증착 공정에 의해 산화막(19)을 적층시킨다. 그런 다음, 상기 비살리 사이드 영역(12) 상에 상기 산화막(19)의 식각 마스크로 사용할 감광막(21)의 패턴을 형성시킨다. 이어서, 도 3에 도시된 바와 같이, 상기 감광막(21)의 패턴을 식각 마스크로 이용하여 상기 산화막(19)을 습식 식각시킴으로써 상기 게이트 전극(15)의 상부면을 노출시킨다. 이때, 상기 산화막(19)이 상기 스페이서(17)의 상측부 상에 존재하지 않도록 하는 것이 바람직하다.
도 4에 도시된 바와 같이, 이후, 도 3의 감광막(21)의 패턴을 제거시킴으로써 상기 비살리사이드 영역(12)의 산화막(19)을 노출시킨다. 그리고 나서, 상기 게이트 전극(15)의 다결정 실리콘층을 용이하게 살리사이드화하기 위해 PAI(Pre-Amorphization-Implant) 공정을 이용하여 예를 들어, N형 불순물인 아세나이드(As) 이온을 상기 기판(10)의 전역에 이온주입시킨다.
도 5에 도시된 바와 같이, 그런 다음, 상기 기판(10)의 표면을 DHF(dilute HF) 용액과 같은 세정 용액으로 세정시킴으로써 상기 기판(10)의 표면에 잔존하는 이물질을 제거시킨다. 그리고 나서, 스퍼터링공정을 이용하여 상기 기판(10)의 전역에 예를 들어 Ti/TiN층(23)을 적층시킨다.
도 6에 도시된 바와 같이, 이어서, 도 6의 Ti/TiN층(23)을 열처리시킨다. 이때, 상기 게이트 전극(15) 상의 Ti/TiN층(23)이 살리사이드 반응을 일으키므로 상기 게이트 전극(15) 상에만 살리사이드층(25)이 형성된다. 물론, 도면에 도시하지 않았으나 상기 살리사이드 영역(11)의 소스/드레인 상에도 살리사이드층이 형성된다. 반면에, 나머지 영역 상의 Ti/TiN층(23)은 살리사이드 반응을 일으키지 않고 미반응한 채 그대로 잔존한다. 마지막으로, 상기 미반응한 Ti/TiN층(23)을 습식 식 각에 의해 제거시킨다.
그러나, 종래에는 상기 비살리사이드 영역(12)의 산화막(19)을 노출시킨 후 상기 PAI 공정을 이용하여 상기 게이트 전극(15)에 아세나이드 이온을 이온주입시키므로 상기 비살리사이드 영역(12)의 산화막(19)에도 상기 아세나이드 이온이 이온주입된다. 그 결과, 상기 산화막(19)의 식각율은 상기 PAI 공정 전보다 상기 PAI 공정 후에 더욱 높아진다.
이로써, 상기 Ti/TiN층(23)의 적층 전에 상기 기판(10)을 세정시킬 경우, 상기 산화막(19)의 식각율이 상기 PAI 공정 전의 산화막(19)의 식각율을 기준으로 결정되어 있기 때문에 도 6에 도시된 바와 같이, 상기 비살리사이드 영역(12)에서 상기 산화막(19)의 일부 영역(A)이 완전히 식각되고 그 아래의 기판(10)이 노출되는 경우가 발생하기 쉽다. 이러한 상태에서 살리사이드공정을 진행하면, 상기 비살리사이드 영역(12)의 영역(A)에서 살리사이드층(27)이 생성되어버린다. 이는 반도체 소자의 전기적 특성을 저하시킨다.
따라서, 본 발명의 목적은 비살리사이드 영역에서의 살리사이드층 생성을 방지시킴으로써 살리사이드 공정의 신뢰성을 향상시키도록 하는데 있다.
본 발명의 다른 목적은 반도체 소자의 전기적 특성을 향상시키도록 하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 살리사이드 영역 상에 게이트 전극을 위한 다결정 실리콘층의 패턴을 형성시키는 단계; 상기 게이트 전극의 양 측벽에 절연막의 스페이서를 형성시키는 단계; 상기 반도체 기판의 살리사이드 영역과 비살리사이드 영역 상에 산화막을 적층시킨 후 상기 비살리사이드 영역의 산화막 상에 감광막의 패턴을 형성시키고 상기 감광막의 패턴을 식각마스크로 이용하여 상기 살리사이드 영역의 산화막을 식각시킴으로써 상기 게이트 전극을 노출시키는 단계; 상기 감광막의 패턴을 상기 비살리사이드 영역에 남겨둔 상태에서 상기 게이트 전극의 다결정 실리콘층을 비정질화시키기 위한 이온주입공정을 실시하는 단계; 상기 감광막의 패턴을 제거시키고 상기 반도체 기판을 세정시키는 단계; 및 상기 반도체 기판 상에 살리사이드층을 위한 소정의 금속층을 적층시킨 후 상기 살리사이드 영역의 게이트 전극에 살리사이드층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 7 내지 도 12는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 7을 참조하면, 먼저, 반도체 기판, 예를 들어 P형 단결정 실리콘 재질의 기판(10)의 액티브 영역을 한정하기 위해 상기 기판(10)의 필드영역에 아이솔레이션용 절연층(도시 안됨)을 형성시킨다. 여기서, 상기 기판(10)의 액티브 영역을 살리사이드 영역(11)과 비살리사이드 영역(12)으로 구분하여 놓는다. 이어서, 상기 기판(10)의 살리사이드 영역(11) 상에 모스 트랜지스터의 게이트 절연막(13), 예를 들어 산화막을 100Å 정도의 두께로 성장시킨다.
그 다음에, 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 도전층, 예를 들어 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학 기상 증착 공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각 공정을 이용하여 상기 게이트 전극(15)을 위한 부분의 게이트 절연막(13) 상에만 상기 게이트 전극(15)의 패턴을 형성시킨다. 그런 다음, 도시하지 않았으나 LDD(lightly doped drain) 영역의 형성을 위해 상기 게이트 전극(15)을 마스크로 이용하여 N형 불순물, 예를 들어 인(phosphorous)을 상기 기판(10)에 저농도로 이온주입시킨다.
이후, 상기 게이트 전극(15) 및 상기 게이트 절연막(13)을 포함한 기판(10) 상에 스페이서(17)를 위한 절연막, 예를 들어 게이트 절연막(13)에 비하여 식각 선택비가 큰 질화막을 700∼900Å의 두께로 적층시키고, 이방성 식각 특성을 갖는 에치백(Etch back) 공정에 의해 상기 질화막을 상기 게이트 전극(15)의 다결정 실리콘층이 노출될 때까지 식각시킨다. 따라서, 상기 게이트 전극(15)의 좌, 우 양 측벽에 상기 스페이서(17)가 형성된다. 이어서, 상기 게이트 전극(15)과 상기 스페이서(17)를 마스킹 층으로 이용하여 소오스/드레인(도시 안됨)을 위한 불순물, 예를 들어 N형 불순물을 기판(10)에 이온주입시킨다.
그런 다음, 상기 게이트 전극(15)과 스페이서(17)를 포함한 기판(10)의 전역 상에 예를 들어 저압 TEOS 화학기상증착 공정에 의해 산화막(19)을 1000~2000Å의 두께로 적층시킨다. 그런 다음, 상기 비살리사이드 영역(12) 상에 상기 산화막(19)의 식각 마스크로 사용할 감광막(21)의 패턴을 형성시킨다.
도 8에 도시된 바와 같이, 상기 감광막(21)의 패턴을 식각 마스크로 이용하여 상기 산화막(19)을 습식 식각시킴으로써 상기 게이트 전극(15)의 상부면을 노출시킨다. 이때, 상기 산화막(19)이 상기 스페이서(17)의 상측부 상에 존재하지 않도록 하는 것이 바람직하다.
도 9 도시된 바와 같이, 이후, 상기 감광막(21)의 패턴을 제거시키지 않고 그대로 남겨 둔 상태에서 상기 게이트 전극(15)의 다결정 실리콘층을 용이하게 살리사이드화하기 위해 PAI(Pre-Amorphization-Implant) 공정을 이용하여 예를 들어, N형 불순물인 아세나이드(As) 이온을 상기 기판(10)의 전역에 이온주입시킨다. 이때, 종래와 달리 상기 비살리사이드 영역(12)의 산화막(19)에는 상기 아세나이드 이온이 이온주입되지 않는다. 그 결과, 상기 산화막(19)의 식각율은 상기 PAI 공정 전이나 상기 PAI 공정 후에 상관없이 모두 동일하게 유지된다.
도 10에 도시된 바와 같이, 이어서, 도 9의 감광막(21)의 패턴을 제거시킨다. 그런 다음, 상기 기판(10)의 표면을 DHF(dilute HF) 용액과 같은 세정 용액으로 세정시킴으로써 상기 기판(10)의 표면에 잔존하는 이물질을 제거시킨다.
이때, 상기 산화막(19)의 식각율은 상기 PAI 공정 전이나 상기 PAI 공정 후 에 상관없이 모두 동일하게 유지되므로 상기 비살리사이드 영역(12)에서 상기 산화막(19)이 식각되지 않는다. 따라서, 상기 살리사이드 영역(12)의 일부 영역(A)에서 기판(10)이 노출되지 않는다.
이때, 상기 살리사이드 영역(11)의 게이트 절연막(13)도 함께 습식 식각시킴으로써 상기 소오스/드레인(도시 안됨)의 표면을 노출시켜주는 것이 바람직하다. 이는 상기 게이트 전극(15)과 상기 소오스/드레인에 도 12의 살리사이드층(25)을 함께 형성시켜주기 위함이다.
도 11에 도시된 바와 같이, 이후, 스퍼터링공정을 이용하여 상기 기판(10)의 전역에 예를 들어 Ti/TiN층(23)을 적층시킨다. 이때, 상기 Ti/TiN층(23)은 상기 비살리사이드 영역(12)의 기판(10)에 접촉하지 않는다.
도 12에 도시된 바와 같이, 그런 다음, 도 11의 Ti/TiN층(23)을 700∼800℃의 온도에서 열처리시킨다. 이때, 상기 살리사이드 영역(11)의 게이트 전극(15)과 상기 소오스/드레인(도시 안됨)의 표면 상의 Ti/TiN층(23)이 살리사이드 반응을 일으키고, 나머지 영역 상의 상기 Ti/TiN층(23)은 살리사이드 반응을 일으키지 않는다.
마지막으로, 살리사이드 반응을 하지 않은 Ti/TiN층(23)을 예를 들어 암모니아 용액을 이용한 습식 식각공정에 의해 식각시킨다.
따라서, 본 발명은 비살리사이드 영역에 살리사이드층을 전혀 생성시키지 않고 살리사이드 영역의 게이트 전극과 소오스/드레인 상에만 살리사이드층을 형성시킬 수가 있다. 그 결과, 살리사이드 공정의 신뢰성이 향상되고 반도체 소자의 특성 저하가 방지될 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 살리사이드 영역 상에 게이트 전극을 형성한 후 상기 살리사이드 영역과 비살리사이드 영역 상에 산화막을 적층한 후 사진식각공정에 의해 상기 비살리사이드 영역 상에 감광막의 패턴을 형성시키고 상기 산화막을 남겨두고 상기 살리사이드 영역 상의 산화막을 제거시킨다. 이어서, 상기 감광막의 패턴을 그대로 남겨둔 채 상기 게이트 전극에 PAI(Pre-Amorphization-Implant) 공정에 의해 아세나이드 이온을 이온주입시킨다. 그런 다음, 상기 감광막의 패턴을 제거시키고 나서 상기 반도체 기판의 표면을 세정시킨다.
따라서, 본 발명은 상기 게이트 전극에 PAI 공정에 의해 아세나이드 이온을 이온주입시킬 때 상기 비살리사이드 영역의 산화막이 상기 감광막에 의해 마스킹되므로 상기 비살리사이드 영역의 산화막의 식각율은 상기 PAI 공정 전, 후에 관계없이 일정하다. 그 결과, 상기 반도체 기판을 세정하더라도 상기 비살리사이드 영역의 산화막이 식각되지 않고 그 아래의 반도체 기판의 표면도 노출되지 않는다.
따라서, 본 발명은 살리사이드 영역의 게이트 전극과 소오스/드레인에만 살리사이드층을 형성시키고 비살리사이드 영역에 살리사이드층을 형성시키지 않을 수가 있다. 이는 반도체 소자의 특성 저하를 방지할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으 며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (1)

  1. 반도체 기판의 살리사이드 영역 상에 게이트 전극을 위한 다결정 실리콘층의 패턴을 형성시키는 단계;
    상기 게이트 전극의 양 측벽에 절연막의 스페이서를 형성시키는 단계;
    상기 반도체 기판의 살리사이드 영역과 비살리사이드 영역 상에 산화막을 적층시킨 후 상기 비살리사이드 영역의 산화막 상에 감광막의 패턴을 형성시키고 상기 감광막의 패턴을 식각마스크로 이용하여 상기 살리사이드 영역의 산화막을 식각시킴으로써 상기 게이트 전극을 노출시키는 단계;
    상기 비살리사이드 영역 상에 존재하는 산화막의 식각율이 높아지는 것을 방지하기 위해 상기 감광막의 패턴을 상기 비살리사이드 영역에 남겨둔 상태에서 상기 게이트 전극의 다결정 실리콘층을 비정질화시키기 위한 이온주입공정을 실시하는 단계;
    상기 감광막의 패턴을 제거시키고 상기 반도체 기판을 세정시키는 단계; 및
    상기 반도체 기판 상에 살리사이드층을 위한 소정의 금속층을 적층시킨 후 상기 살리사이드 영역의 게이트 전극에 살리사이드층을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
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