KR100565452B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 소자 및 그 제조 방법은 반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 형성시키고, 상기 살리사이드 영역과 비살리사이드 영역의 게이트 절연막 상에 각각 제 1, 2 게이트 전극을 형성시키고, 상기 제 1 게이트 전극의 측벽에 스페이서를 형성시킴과 아울러 상기 제 2 게이트 전극을 감싸는 살리사이드 방지막을 형성시킨다.
따라서, 본 발명은 상기 살리사이드 영역의 제 1 게이트 전극과 제 1 소스/드레인에 실리사이드층을 형성시킴과 아울러 상기 비살리사이드 영역의 제 2 소스/드레인에 실리사이드층을 형성시킬 수가 있다.
따라서, 본 발명은 상기 살리사이드 영역의 트랜지스터와 상기 비살리사이드 영역의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다. 그 결과, 반도체 소자의 입출력 단자의 정전기 보호 회로의 정전기 보호 특성을 향상시킬 수가 있다.
비살리사이드 영역, 살리사이드 방지막, 정전기 보호 회로, 실리사이드층
Description
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면 공정도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 살리사이드 영역과 비살리사이드 영역의 트랜지스터를 제조하기 위한 공정을 단순화시키고 용이하게 제어함으로써 입출력 단자의 정전기 보호 특성을 향상시키도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 상기 반도체 소자가 미세화되므로 모스 트랜지스터의 게이트 전극, 소스/드레인을 비롯하여 배선 등이 축소된다. 상기 게이트 전극의 축소는 상기 게이트 전극의 면 저항(sheet resistance)과 콘택 저항(contact resistance)을 증가시키므로 상기 반도체 소자의 동작 속도를 저하시킨다.
그럼에도 불구하고, 상기 반도체 소자의 고속화에 대한 요구가 점차 증가한다. 이러한 요구를 충족시키기 위해 상기 게이트 전극의 면 저항과 콘택 저항을 저감시키기 위한 방안들이 제안되어왔다. 이러한 방안들 중에는 상기 게이트 전극과 상기 소스/드레인 상에 낮은 비저항의 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다.
초기의 실리사이드 공정은 상기 게이트 전극에 실리사이드층을 형성시키는 공정과 상기 소스/드레인에 실리사이드층 형성시키는 공정을 각각 별개의 단계에서 진행하였으나, 제조 공정이 복잡하고 제조 비용이 많이 소요되는 문제점을 갖고 있었다.
최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결 정 실리콘 상에만 남겨둘 수가 있다.
이러한 살리사이드 공정은 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정 또는 코발트 실리사이드 공정이 반도체 소자의 제조 공정에 널리 사용되고 있다.
한편, 반도체 소자의 입/출력 단자(input/output pin)에서는 정전기 (Electro-Static Discharge: ESD) 특성을 향상시키기 위한 정전기 보호 회로가 사용된다. 상기 정전기 보호 회로를 구현하기 위한 방법으로는 살리사이드 영역의 트랜지스터(이하, "살리사이드 트랜지스터"라고 칭함)를 사용하는 방법과, 비살리사이드 영역의 트랜지스터(이하, "비살리사이드 트랜지스터"라고 칭함)를 사용하는 방법 등이 있다.
상기 살리사이드 트랜지스터를 사용하는 방법은 설계자가 상기 정전기 보호 회로를 위한 살리사이드 트랜지스터의 특성을 정확하게 파악하고 있어야 한다. 또한, 상기 설계자가 상기 살리사이드 트랜지스터의 특성을 정확하게 파악하고 있다고 하더라도 상기 정전기 보호 회로가 차지하는 면적인 비교적 넓은데, 이는 상기 정전기 회로를 사용한 반도체 소자의 칩 사이즈를 확대시키고 나아가 웨이퍼와 같은 기판의 1장당 다이(die)의 전체 수량을 감소시킨다.
상기 비살리사이드 트랜지스터를 사용하는 방법은 살리사이드 트랜지스터와 함께 비살리사이드 트랜지스터의 게이트 전극의 소스/드레인 및 스페이서 상에 살리사이드 방지막을 적층한 후 사진 식각 공정을 이용하여 상기 비살리사이드 트랜지스터의 게이트 전극 및 스페이서를 제외한 나머지 부분의 살리사이드 방지막을 제거시킨다.
그러나, 상기 비살리사이드 트랜지스터를 사용하는 방법은 상기 스페이서와 상기 살리사이드 방지막의 패턴을 별개의 공정에 의해 형성하므로 상기 살리사이드 트랜지스터와 함께 비살리사이드 트랜지스터를 제조하기 위한 공정이 복잡하다. 또한, 상기 살리사이드 트랜지스터의 게이트 전극, 소스/드레인 및 스페이서 상의 살리사이드 방지막을 제거시키기 위한 습식 식각 공정의 제어가 어려우므로 식각 에천트(etchant)가 상기 비살리사이드 트랜지스터 상의 살리사이드 방지막을 언더컷(under-cut)시킴으로써 상기 비살리사이드 트랜지스터의 게이트 전극의 일부분이 살리사이드화된다. 이와 마찬가지로, 반도체 소자의 입출력 단자의 정전기 보호 회로를 위한 저항체의 일부분도 살리사이드화된다. 그 결과, 반도체 소자의 신뢰성이 저하되고 나아가 반도체 소자의 입출력 단자의 정전기 보호 특성이 저하된다.
이를 개선하기 위해 상기 살리사이드 트랜지스터의 게이트 전극, 소스/드레인 및 스페이서 상의 살리사이드 방지막을 제거시키기 위한 식각 공정으로서 습식 식각 공정 대신에 건식 식각 공정을 사용할 수 있으나, 상기 소스/드레인이 플라즈마에 의한 손상을 받으므로 반도체 소자의 신뢰성 저하를 해결할 수가 없다.
따라서, 본 발명의 목적은 살리사이드 영역의 트랜지스터와 함께 비살리사이드 영역의 트랜지스터를 제조하기 위한 제조 공정을 단순화시키는데 있다.
본 발명의 다른 목적은 상기 살리사이드 영역의 트랜지스터와 함께 상기 비살리사이드 영역의 트랜지스터를 제조하기 위한 제조 공정을 용이하게 제어하는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 입출력 단자의 정전기 보호 특성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
살리사이드 영역과 비살리사이드 영역을 갖는 반도체 기판; 상기 살리사이드 영역의 반도체 기판의 액티브 영역 상에 게이트 절연막을 개재하며 형성된 제 1 게이트 전극; 상기 제 1 게이트 전극의 측벽에 형성된 스페이서; 상기 제 1 게이트 전극과 스페이서를 사이에 두고 이격하며 상기 반도체 기판의 액티브 영역에 형성된 제 1 소스/드레인; 상기 비살리사이드 영역의 반도체 기판의 액티브 영역 상에 게이트 절연막을 개재하며 형성된 제 2 게이트 전극; 상기 제 2 게이트 전극의 살리사이드화 반응을 방지하기 위해 상기 제 2 게이트 전극을 둘러싸는 살리사이드 방지막; 상기 제 2 게이트 전극과 살리사이드 방지막을 사이에 두고 이격하며 상기 반도체 기판의 액티브 영역에 형성된 제 2 소스/드레인; 및 상기 제 1 게이트 전극, 제 1 소스/드레인, 제 2 소스/드레인 상에 형성된 실리사이드층을 포함하는 것 을 특징으로 한다.
바람직하게는, 상기 살리사이드 방지막이 상기 스페이서와 동질로 형성될 수 있다.
바람직하게는, 상기 살리사이드 방지막이 실리콘 질화막의 단일층 구조와, 실리콘 산화막과 실리콘 질화막의 복수층 구조 중 어느 하나로 형성될 수 있다.
바람직하게는, 상기 게이트 절연막이 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성될 수 있다.
바람직하게는, 상기 실리사이드층이 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성될 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 위한 제 1 절연막을 형성시키는 단계; 상기 살리사이드 영역과 비살리사이드 영역의 액티브 영역의 게이트 절연막 상에 각각 제 1, 2 게이트 전극을 형성시키는 단계; 상기 제 1 게이트 전극의 측벽에 스페이서를 형성시킴과 아울러 상기 제 2 게이트 전극의 살리사이드화 반응을 방지하기 위해 상기 제 2 게이트 전극을 둘러싸는 살리사이드 방지막을 형성시키는 단계; 상기 반도체 기판의 액티브 영역에 상기 제 1 게이트 전극과 스페이서를 사이에 두고 이격하는 제 1 소스/드레인을 형성시킴과 아울러 상기 제 2 게이트 전극과 살리사이드 방지막을 사이에 두 고 이격하는 제 2 소스/드레인을 형성시키는 단계; 및 살리사이드 공정을 이용하여 상기 제 1 게이트 전극과 제 1 소스/드레인 및 상기 제 2 소스/드레인 상에 실리사이드층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서와 함께 상기 살리사이드 방지막을 형성시키는 단계는
상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 포함하여 상기 게이트 절연막 상에 제 2 절연막을 형성시키는 단계; 상기 제 2 게이트 전극 상에 위치하도록 상기 제 2 절연막 상에 식각 마스크층을 형성시키는 단계; 및 상기 식각 마스크층 외측의 제 2 절연막을 이방성 식각 특성의 식각 공정에 의해 식각시킴으로써 상기 스페이서를 형성시킴과 아울러 상기 살리사이드 방지막을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 살리사이드 방지막을 실리콘 질화막의 단일층 구조와, 실리콘 산화막과 실리콘 질화막의 복수층 구조 중 어느 하나로 형성시킬 수가 있다.
바람직하게는, 상기 게이트 절연막을 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성시킬 수가 있다.
바람직하게는, 상기 실리사이드층을 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 1을 참조하면, 본 발명의 반도체 소자에서는 반도체 기판(10)의 살리사이드 영역(11)의 액티브 영역 상에 게이트 절연막(17)을 개재하며 제 1 게이트 전극(21)이 형성되고, 상기 제 1 게이트 전극(21)의 좌, 후 양 측벽에 스페이서(53)가 형성되고, 상기 살리사이드 영역(11)의 액티브 영역에 상기 제 1 게이트 전극(21)과 스페이서(53)를 사이에 두고 엘디디 구조를 갖는 제 1 소스/드레인(S/D)이 이격하여 형성되고, 상기 제 1 게이트 전극(21)과 상기 제 1 소스/드레인(S/D) 상에 실리사이드층(81)이 형성된다.
또한, 상기 반도체 기판(10)의 비살리사이드 영역(13)의 액티브 영역 상에 상기 게이트 절연막(17)을 개재하며 제 2 게이트 전극(23)이 형성되고, 상기 제 2 게이트 전극(23)을 둘러싸도록 살리사이드 방지막(55)이 형성되고, 상기 비살리사이드 영역(13)의 액티브 영역에 상기 제 2 게이트 전극(23)과 살리사이드 방지막(55)을 사이에 두고 엘디디 구조를 갖는 제 2 소스/드레인(S/D)이 이격하여 형성되고, 상기 제 2 소스/드레인(S/D) 상에 실리사이드층(81)이 형성된다.
그리고, 상기 비살리사이드 영역(13)의 소자 분리막(15) 상에 저항체(25)가 형성되고, 상기 저항체(25)를 둘러싸도록 살리사이드 방지막(57)이 형성된다. 상기 저항체(25)는 상기 제 2 게이트 전극(23)과 동일하게 형성된다.
여기서, 상기 게이트 절연막(17)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성될 수 있다.
상기 살리사이드 방지막(55),(57)은 상기 스페이서(53)와 동질로 형성될 수 있다. 또한 상기 살리사이드 방지막(55),(57)은 실리콘 질화막의 단일층 구조와, 도면에 도시되지 않았지만 실리콘 산화막과 실리콘 질화막의 복수층 구조 중 어느 하나로 형성될 수 있다.
상기 실리사이드층(81)은 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성될 수 있다.
이와 같은 구성을 갖는 반도체 소자의 경우, 상기 스페이서(53)와 살리사이드 방지막(55),(57)은 하나의 동일한 적층 공정에 의해 적층된 절연막으로 이루어진다. 상기 스페이서(53)가 이방성 건식 식각 공정에 의해 형성될 때, 상기 살리사이드 방지막(55),(57)도 함께 형성된다.
따라서, 본 발명은 상기 살리사이드 영역(11)의 트랜지스터와 함께 비살리사이드 영역(13)의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다.
또한, 상기 비살리사이드 영역(13)의 트랜지스터를 이용하여 정전기 보호 회로를 형성하므로 반도체 소자의 입출력 단자의 정전기 보호 특성을 향상시킬 수가 있다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 p형과 같은 제 1 도전형의 단결정 실리콘 기판을 준비한다. 여기서, 상기 반도체 기판(10)은 살리사이드 영역(11)과, 비살리사이드 영역(13)으로 구분된다. 상기 비살리사이드 영역(13)은 정전기 보호 회로를 위한 부분을 포함한다.
이어서, 상기 반도체 기판(10)의 액티브 영역을 한정하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(15)을 형성시킨다. 여기서, 상기 소자 분리막(15)을 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성하는 것처럼 도시되어 있지만, 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성하는 것도 가능함은 자명한 사실이다.
그런 다음, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(17)을 위한 제 1 절연막, 예를 들어 실리콘 산화막을 원하는 두께로 형성시킨다. 여기서, 상기 게이트 절연막(17)을 상기 실리콘 산화막 대신에 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성하는 것도 가능하다. 상기 게이트 절연막(17)을 실리콘 산화막으로 형성하는 경우, 상기 실리콘 산화막을 열 산화 공정에 의해 형성할 수 있다.
이후, 상기 게이트 절연막(17) 상에 제 1 도전층, 예를 들어 다결정 실리콘층이나 도핑된 다결정 실리콘층을 원하는 두께로 적층시키고 나서 상기 제 1 도전층 상에 상기 살리사이드 영역(11)의 제 1 게이트 전극(21)과, 상기 비살리사이드 영역(13)의 제 2 게이트 전극(23) 및 저항체(25)의 형성을 위한 식각 마스크층, 예를 들어 감광막의 패턴(31),(33),(35)을 각각 형성시킨다.
이때, 상기 감광막의 패턴(31)은 상기 살리사이드 영역(11)의 제 1 도전층의 게이트 전극 형성 영역 상에 형성되고, 상기 감광막의 패턴(33)은 상기 비살리사이드 영역(13)의 제 1 도전층의 게이트 전극 형성 영역 상에 형성되고, 상기 감광막의 패턴(35)은 상기 비살리사이드 영역(13)의 제 1 도전층의 저항체 형성 영역 상에 형성된다.
그 다음에, 건식 식각 공정, 예를 들어 반응성 이온 식각(reactive ion etching: RIE) 공정 등을 이용하여 상기 감광막의 패턴(31),(33),(35) 외측의 제 1 도전층을 제거시킴으로써 상기 살리사이드 영역(11)의 제 1 게이트 전극(21)과, 상기 비살리사이드 영역(13)의 제 2 게이트 전극(23)과 저항체(25)를 형성시킨다.
즉, 상기 제 1 게이트 전극(21)은 상기 살리사이드 영역(11)의 게이트 절연막(17)의 게이트 전극 형성 영역 상에 형성된다. 이와 아울러, 상기 제 2 게이트 전극(23)은 상기 비살리사이드 영역(13)의 게이트 절연막(17)의 게이트 전극 형성 영역 상에 형성되고, 상기 저항체(25)는 상기 비살리사이드 영역(13)의 소자 분리막(15)의 저항체 형성 영역 상에 형성된다.
도 2b를 참조하면, 그런 다음, 예를 들어 애싱(ashing) 공정을 이용하여 도 2a에 도시된 감광막의 패턴(31),(33),(35)을 제거시킴으로써 상기 제 1, 2 게이트 전극(21),(23)과 저항체(25)를 노출시킨다.
이후, 상기 제 1, 2 게이트 전극(21),(23)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 엘디디(LDD: lightly doped drain)를 위한 제 2 도전형 불순물(41), 예를 들어 n형 불순물을 저농도로 이온주입시킨다.
도 2c를 참조하면, 그 다음에, 상기 제 1, 2 게이트 전극(21),(23) 및 저항체(25)와 함께 상기 게이트 절연막(17) 상에 제 2 절연막(51)을 원하는 두께로 적층시킨다. 여기서, 상기 제 2 절연막(51)을 상기 게이트 절연막(17)과의 식각 선택비가 큰 절연막, 예를 들어 실리콘 질화막의 단일층 구조로 형성하는 것이 가능하다. 물론, 도면에 도시하지 않았지만, 상기 제 2 절연막(51)을 하층의 실리콘 산화막과 상층의 실리콘 질화막을 갖는 복수층의 적층 구조로 형성하는 것도 가능하다.
이후, 상기 제 2 게이트 전극(23)과 저항체(25) 상에 각각 위치하도록 상기 제 2 절연막(51) 상에 도 2d의 살리사이드 방지막(55),(57)을 형성하기 위한 식각 마스크층, 예를 들어 감광막의 패턴(61),(63)을 형성시킨다.
이때, 상기 감광막의 패턴(61)을 상기 제 2 게이트 전극(23)보다 큰 사이즈로 형성시키고, 상기 감광막의 패턴(63)을 상기 저항체(25)보다 큰 사이즈로 형성시키는 것이 바람직하다. 이는 상기 살리사이드 방지막(55)이 상기 제 2 게이트 전극(23)의 표면을 감싸게 함으로써 상기 제 2 게이트 전극(23)의 살리사이드 반응을 방지하기 위함이고, 상기 살리사이드 방지막(57)이 상기 저항체(25)의 표면을 감싸게 함으로써 상기 저항체(25)의 살리사이드 반응을 방지하기 위함이다.
도 2d를 참조하면, 그런 다음, 예를 들어 이방성 식각 특성을 갖는 건식 공정을 이용하여 상기 제 2 절연막(51)을 식각시킴으로써 상기 제 1 게이트 전극(21)의 상부면 상의 제 2 절연막(51)을 제거시킴과 아울러 상기 제 1 게이트 전극(21)의 좌, 우 양 측벽에 스페이서(53)를 형성시킨다. 또한, 상기 감광막의 패턴(61) 아래에 상기 제 2 게이트 전극(23)을 감싸는 살리사이드 방지막(55)을 형성시키고, 또한 상기 감광막의 패턴(63) 아래에 상기 저항체(25)를 감싸는 살리사이드 방지막(57)을 형성시킨다.
따라서, 본 발명은 상기 스페이서(53)와 함께 상기 살리사이드 방지막(55),(57)을 형성시키므로 상기 살리사이드 영역(11)의 트랜지스터와 비살리사이드 영역(13)의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다. 더욱이, 상기 비살리사이드 영역(13)의 트랜지스터를 반도체 소자의 입출력 단자의 정전기 보호 회로에 사용할 경우, 상기 반도체 소자의 입출력 단자의 정전기 보호 특성을 향상시킬 수가 있다.
도 2e를 참조하면, 이후, 도 2d에 도시된 감광막의 패턴(61),(63)을 제거시킴으로써 상기 살리사이드 방지막(55),(57)을 노출시킨다.
그 다음에, 상기 제 1 게이트 전극(21), 스페이서(53), 살리사이드 방지막(55),(57)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 소스/드레인(S/D)을 위한 제 2 도전형 불순물(71) 즉 n형 불순물을 고농도로 이온주입시킨다.
도 2f를 참조하면, 이어서, 열처리 공정, 예를 들어 급속 열처리 공정을 이용하여 상기 엘디디를 위한 불순물(41)과 소스/드레인(S/D)을 위한 불순물(71)을 확산시킴으로써 상기 살리사이드 영역(11)과 비살리사이드 영역(13)의 액티브 영역에 엘디디 구조를 갖는 제 1, 2 소스/드레인(S/D)의 접합을 각각 완성시킨다.
도 2g를 참조하면, 이후, 상기 제 1 게이트 전극(21), 스페이서(53), 살리사이드 방지막(55),(57)을 식각 마스크층으로 이용하여 상기 게이트 절연막(17)을 식 각 공정, 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 살리사이드 영역(11)과 상기 비살리사이드 영역(13)의 제 1, 2 소스/드레인(S/D)을 노출시킨다.
이때, 상기 제 1 게이트 전극(21)과 스페이서(53) 아래와, 상기 제 2 게이트 전극(23)과 살리사이드 방지막(55) 아래 및 상기 저항체(25)와 살리사이드 방지막(57) 아래에 각각 게이트 절연막(71)이 남는다.
여기서, 상기 게이트 절연막(17), 예를 들어 실리콘 산화막을 습식 식각하기 위한 식각 용액으로는 DHF(diluted HF) 용액을 사용하는 것이 바람직한데, 이는 상기 제 1, 2 소스/드레인(S/D)의 표면에 대한 식각 손상을 최소화시키기 위함이다.
도 2h를 참조하면, 그 다음에, 살리사이드 공정을 이용하여 상기 살리사이드 영역(11)의 제 1 게이트 전극(21)과 제 1 소스/드레인(S/D) 상에 실리사이드층(81)을 형성시킴과 아울러 상기 비살리사이드 영역(13)의 제 2 소스/드레인(S/D) 상에 실리사이드층(81)을 형성시킨다.
이를 좀 더 상세히 언급하면, 상기 살리사이드 영역(11)과 비살리사이드 영역(13)의 표면 전역 상에 살리사이드 형성을 위한 제 2 도전층(미도시), 예를 들어 티타늄층, 코발트층, 또는 니켈층 등을 적층시킨다. 이어서, 상기 제 2 도전층을 열처리 공정, 예를 들어 급속 열처리 공정에 의해 처리함으로써 실리사이드층(81), 예를 들어 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 등을 형성시킨다.
이때, 상기 살리사이드 영역(11)의 제 1 게이트 전극(21)과 제 1 소스/드레 인(S/D) 상의 제 2 도전층은 실리사이드화 반응을 일으킴으로써 상기 실리사이드층(81)으로 형성되나, 상기 스페이서(53)를 비롯한 소자 분리막(15) 등과 같은 절연막 상의 제 2 도전층은 실리사이드화 반응을 일으키지 않고 그대로 유지된다. 이와 마찬가지로, 상기 비살리사이드 영역(13)의 제 2 소스/드레인(S/D) 상의 제 2 도전층은 실리사이드화 반응을 일으킴으로써 상기 실리사이드층(81)으로 형성되나, 상기 살리사이드 방지막(55),(57)을 비롯한 소자 분리막(15) 등과 같은 절연막 상의 제 2 도전층은 실리사이드 반응을 일으키지 않고 그대로 유지된다. 즉, 상기 살리사이드 방지막(55),(57)은 상기 제 2 게이트 전극(23)과 저항체(25)의 살리사이드화 반응을 방지하므로 상기 제 2 게이트 전극(23)과 저항체(25)에 실리사이드층이 형성되지 않는다.
이후, 상기 살리사이드화 반응을 일으키지 않은 미반응 상태의 제 2 도전층을 식각 공정에 의해 제거시킴으로써 상기 살리사이드 영역(11)의 제 1 게이트 전극(21)과 제 1 소스/드레인(S/D) 상에 실리사이드층(81)이 남고 아울러 상기 비살리사이드 영역(13)의 제 2 소스/드레인(S/D) 상에 실리사이드층(81)이 남는다.
따라서, 본 발명은 반도체 기판의 살리사이드 영역의 게이트 전극 측벽에 스페이서를 형성시킴과 아울러 비살리사이드 영역의 게이트 전극을 둘러싸는 살리사이드 방지막을 형성시키므로 상기 살리사이드 영역의 트랜지스터와 상기 비살리사이드 영역의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다. 그 결과, 반도체 소자의 입출력 단자의 정전기 보호 회로의 정전기 보호 특성을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 형성시키고, 상기 살리사이드 영역과 비살리사이드 영역의 게이트 절연막 상에 각각 제 1, 2 게이트 전극을 형성시키고, 상기 제 1 게이트 전극의 측벽에 스페이서를 형성시킴과 아울러 상기 제 2 게이트 전극을 감싸는 살리사이드 방지막을 형성시킨다.
따라서, 본 발명은 상기 살리사이드 영역의 제 1 게이트 전극과 제 1 소스/드레인에 실리사이드층을 형성시킴과 아울러 상기 비살리사이드 영역의 제 2 소스/드레인에 실리사이드층을 형성시킬 수가 있다. 이때, 상기 살리사이드 방지막은 상기 비살리사이드 영역의 제 2 게이트 전극을 둘러싸고 있으므로 상기 제 2 게이트 전극에 실리사이드층이 형성되는 것을 방지한다.
따라서, 본 발명은 상기 살리사이드 영역의 트랜지스터와 상기 비살리사이드 영역의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다. 그 결과, 반도체 소자의 입출력 단자의 정전기 보호 회로의 정전기 보호 특성을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (10)
- 살리사이드 영역과 비살리사이드 영역을 갖는 반도체 기판;상기 살리사이드 영역의 반도체 기판의 액티브 영역 상에 게이트 절연막을 개재하며 형성된 제 1 게이트 전극;상기 제 1 게이트 전극의 측벽에 형성된 스페이서;상기 제 1 게이트 전극과 스페이서를 사이에 두고 이격하며 상기 반도체 기판의 액티브 영역에 형성된 제 1 소스/드레인;상기 비살리사이드 영역의 반도체 기판의 액티브 영역 상에 게이트 절연막을 개재하며 형성된 제 2 게이트 전극;상기 제 2 게이트 전극의 살리사이드화 반응을 방지하기 위해 상기 제 2 게이트 전극을 둘러싸는 살리사이드 방지막;상기 제 2 게이트 전극과 살리사이드 방지막을 사이에 두고 이격하며 상기 반도체 기판의 액티브 영역에 형성된 제 2 소스/드레인; 및상기 제 1 게이트 전극, 제 1 소스/드레인, 제 2 소스/드레인 상에 형성된 실리사이드층을 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 살리사이드 방지막이 상기 스페이서와 동질로 형성된 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서, 상기 살리사이드 방지막이 실리콘 질화막의 단일층 구조와, 실리콘 산화막과 실리콘 질화막의 적층 구조 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 절연막이 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 실리사이드층이 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성된 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 위한 제 1 절연막을 형성시키는 단계;상기 살리사이드 영역과 비살리사이드 영역의 액티브 영역의 게이트 절연막 상에 각각 제 1, 2 게이트 전극을 형성시키는 단계;상기 제 1 게이트 전극의 측벽에 스페이서를 형성시킴과 아울러 상기 제 2 게이트 전극의 살리사이드화 반응을 방지하기 위해 상기 제 2 게이트 전극을 둘러싸는 살리사이드 방지막을 형성시키는 단계;상기 반도체 기판의 액티브 영역에 상기 제 1 게이트 전극과 스페이서를 사 이에 두고 이격하는 제 1 소스/드레인을 형성시킴과 아울러 상기 제 2 게이트 전극과 살리사이드 방지막을 사이에 두고 이격하는 제 2 소스/드레인을 형성시키는 단계; 및살리사이드 공정을 이용하여 상기 제 1 게이트 전극과 제 1 소스/드레인 및 상기 제 2 소스/드레인 상에 실리사이드층을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 스페이서와 함께 상기 살리사이드 방지막을 형성시키는 단계는상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 포함하여 상기 게이트 절연막 상에 제 2 절연막을 형성시키는 단계;상기 제 2 게이트 전극 상에 위치하도록 상기 제 2 절연막 상에 식각 마스크층을 형성시키는 단계; 및상기 식각 마스크층 외측의 제 2 절연막을 이방성 식각 특성의 식각 공정에 의해 식각시킴으로써 상기 스페이서를 형성시킴과 아울러 상기 살리사이드 방지막을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서, 상기 살리사이드 방지막을 실리콘 질화막의 단일층 구조와, 실리콘 산화막과 실리콘 질화막의 적층 구조 중 어느 하나로 형성시킨 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 게이트 절연막을 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성시킨 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 실리사이드층을 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성시킨 것을 특징으로 하는 반도체 소자의 제조 방법.
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