KR100565448B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 230000008569 process Effects 0.000 claims abstract description 51
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 43
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 43
- 230000004888 barrier function Effects 0.000 claims abstract description 33
- 125000006850 spacer group Chemical group 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000002265 prevention Effects 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 140
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical class N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- 229910017052 cobalt Inorganic materials 0.000 claims description 8
- 239000010941 cobalt Substances 0.000 claims description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 6
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 6
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 6
- 239000002356 single layer Substances 0.000 claims description 5
- 230000003068 static effect Effects 0.000 abstract description 13
- 230000005611 electricity Effects 0.000 abstract description 12
- 238000009413 insulation Methods 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
본 발명의 반도체 소자 및 그 제조 방법은 반도체 기판의 살리사이드 영역과 함께 비살리사이드 영역의 액티브 영역 상에 게이트 절연막, 게이트 전극을 위한 도전층, 살리사이드 방지막을 순차적으로 형성시키고, 상기 살리사이드 영역의 살리사이드 방지막을 제거시키고, 상기 살리사이드 영역의 게이트 절연막 상에 제 1 게이트 전극을 형성시킴과 아울러 상기 비살리사이드 영역의 게이트 절연막 상에 제 2 게이트 전극과 그 위의 살리사이드 방지막을 동일한 패턴으로 형성시키고, 상기 제 1, 2 게이트 전극의 측벽에 스페이서를 형성시킨다.
따라서, 본 발명은 상기 살리사이드 영역의 제 1 게이트 전극과 제 1 소스/드레인에 실리사이드층을 형성시킴과 아울러 상기 비살리사이드 영역의 제 2 소스/드레인에 실리사이드층을 형성시킬 수가 있으므로 상기 살리사이드 영역의 트랜지스터와 상기 비살리사이드 영역의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다. 그 결과, 반도체 소자의 입출력 단자의 정전기 보호 회로의 정전기 보호 특성을 향상시킬 수가 있다.
비살리사이드 영역, 살리사이드 방지막, 정전기 보호 회로, 실리사이드층
Description
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 2a 내지 도 2i는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면 공정도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 살리사이드 영역과 비살리사이드 영역의 트랜지스터를 제조하기 위한 공정을 단순화시키고 용이하게 제어함으로써 입출력 단자의 정전기 보호 특성을 향상시키도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 상기 반도체 소자가 미세화되므로 모스 트랜지스터의 게이트 전극, 소스/드레인을 비롯하여 배선 등이 축소된다. 상기 게이트 전극의 축소는 상기 게이트 전극의 면 저항(sheet resistance)과 콘택 저항(contact resistance)을 증가시키므로 상기 반도체 소자의 동작 속도를 저하시킨다.
그럼에도 불구하고, 상기 반도체 소자의 고속화에 대한 요구가 점차 증가한다. 이러한 요구를 충족시키기 위해 상기 게이트 전극의 면 저항과 콘택 저항을 저감시키기 위한 방안들이 제안되어왔다. 이러한 방안들 중에는 상기 게이트 전극과 상기 소스/드레인 상에 낮은 비저항의 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다.
초기의 실리사이드 공정은 상기 게이트 전극에 실리사이드층을 형성시키는 공정과 상기 소스/드레인에 실리사이드층 형성시키는 공정을 각각 별개의 단계에서 진행하였으나, 제조 공정이 복잡하고 제조 비용이 많이 소요되는 문제점을 갖고 있었다.
최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결 정 실리콘 상에만 남겨둘 수가 있다.
이러한 살리사이드 공정은 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정 또는 코발트 실리사이드 공정이 반도체 소자의 제조 공정에 널리 사용되고 있다.
한편, 반도체 소자의 입/출력 단자(input/output pin)에서는 정전기 (Electro-Static Discharge: ESD) 특성을 향상시키기 위한 정전기 보호 회로가 사용된다. 상기 정전기 보호 회로를 구현하기 위한 방법으로는 살리사이드 영역의 트랜지스터(이하, "살리사이드 트랜지스터"라고 칭함)를 사용하는 방법과, 비살리사이드 영역의 트랜지스터(이하, "비살리사이드 트랜지스터"라고 칭함)를 사용하는 방법 등이 있다.
상기 살리사이드 트랜지스터를 사용하는 방법은 설계자가 상기 정전기 보호 회로를 위한 살리사이드 트랜지스터의 특성을 정확하게 파악하고 있어야 한다. 또한, 상기 설계자가 상기 살리사이드 트랜지스터의 특성을 정확하게 파악하고 있다고 하더라도 상기 정전기 보호 회로가 차지하는 면적인 비교적 넓은데, 이는 상기 정전기 회로를 사용한 반도체 소자의 칩 사이즈를 확대시키고 나아가 웨이퍼와 같은 기판의 1장당 다이(die)의 전체 수량을 감소시킨다.
상기 비살리사이드 트랜지스터를 사용하는 방법은 살리사이드 트랜지스터와 함께 비살리사이드 트랜지스터의 게이트 전극의 소스/드레인 및 스페이서 상에 살리사이드 방지막을 적층한 후 사진 식각 공정을 이용하여 상기 비살리사이드 트랜지스터의 게이트 전극 및 스페이서를 제외한 나머지 부분의 살리사이드 방지막을 제거시킨다.
그러나, 상기 비살리사이드 트랜지스터를 사용하는 방법은 상기 스페이서와 상기 살리사이드 방지막의 패턴을 별개의 공정에 의해 형성하므로 상기 살리사이드 트랜지스터와 함께 비살리사이드 트랜지스터를 제조하기 위한 공정이 복잡하다. 또한, 상기 살리사이드 트랜지스터의 게이트 전극, 소스/드레인 및 스페이서 상의 살리사이드 방지막을 제거시키기 위한 습식 식각 공정의 제어가 어려우므로 식각 에천트(etchant)가 상기 비살리사이드 트랜지스터 상의 살리사이드 방지막을 언더컷(under-cut)시킴으로써 상기 비살리사이드 트랜지스터의 게이트 전극의 일부분이 살리사이드화된다. 이와 마찬가지로, 반도체 소자의 입출력 단자의 정전기 보호 회로를 위한 저항체의 일부분도 살리사이드화된다. 그 결과, 반도체 소자의 신뢰성이 저하되고 나아가 반도체 소자의 입출력 단자의 정전기 보호 특성이 저하된다.
이를 개선하기 위해 상기 살리사이드 트랜지스터의 게이트 전극, 소스/드레인 및 스페이서 상의 살리사이드 방지막을 제거시키기 위한 식각 공정으로서 습식 식각 공정 대신에 건식 식각 공정을 사용할 수 있으나, 상기 소스/드레인이 플라즈마에 의한 손상을 받으므로 반도체 소자의 신뢰성 저하를 해결할 수가 없다.
따라서, 본 발명의 목적은 살리사이드 영역의 트랜지스터와 함께 비살리사이드 영역의 트랜지스터를 제조하기 위한 반도체 소자의 제조 공정을 단순화시키는데 있다.
본 발명의 다른 목적은 상기 살리사이드 영역의 트랜지스터와 함께 상기 비살리사이드 영역의 트랜지스터를 제조하기 위한 반도체 소자의 제조 공정을 용이하게 제어하는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 입출력 단자의 정전기 보호 특성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
살리사이드 영역과 비살리사이드 영역을 갖는 반도체 기판; 상기 반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 개재하며 각각 형성된 제 1, 2 게이트 전극; 상기 제 1, 2 게이트 전극의 측벽에 각각 형성된 스페이서; 상기 제 1 게이트 전극을 사이에 두고 이격하며 상기 살리사이드 영역의 액티브 영역에 형성된 제 1 소스/드레인; 상기 제 2 게이트 전극을 사이에 두고 이격하며 상기 비살리사이드 영역의 액티브 영역에 형성된 제 2 소스/드레인; 상기 제 2 게이트 전극의 살리사이드화 반응을 방지하기 위해 상기 제 2 게이트 전극의 상부면 상에 형성된 살리사이드 방지막; 및 상기 제 1 게이트 전극, 제 1 소스/드레인, 제 2 소스/드레인 상에 형성된 실리사이드층을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 살리사이드 방지막은 실리콘 산화막 또는 TEOS막으로 형성될 수 있다.
바람직하게는, 상기 스페이서는 실리콘 질화막의 단일층 구조와, 실리콘 산화막과 실리콘 질화막의 복수층 적층 구조 중 어느 하나로 형성될 수 있다.
바람직하게는, 상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성될 수 있다.
바람직하게는, 상기 실리사이드층은 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성될 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 형성시키는 단계; 상기 살리사이드 영역의 게이트 절연막 상에 제 1 게이트 전극을 형성시킴과 아울러 상기 비살리사이드 영역의 액티브 영역의 게이트 절연막 상에 제 2 게이트 전극과 그 위의 살리사이드 방지막을 동일한 패턴으로 형성시키는 단계; 상기 제 1 게이트 전극과 제 2 게이트 전극의 측벽에 각각 스페이서를 형성시키는 단계; 상기 살리사이드 영역의 액티브 영역에 상기 제 1 게이트 전극을 사이에 두고 이격하는 제 1 소스/드레인을 형성시킴과 아울러 상기 비살리사이드 영역의 액티브 영역에 상기 제 2 게이트 전극을 사이에 두고 이격하는 제 2 소스/드레인을 형성시키는 단계; 및 살리사이드 공정을 이용하여 상기 제 1 게이트 전극과 제 1 소스/드레인 및 상기 제 2 소스/드레인 상에 실리사이드층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극과 함께 상기 제 2 게이트 전극과 그 위의 살리사이드 방지막을 형성시키는 단계는
상기 게이트 절연막 상에 게이트 전극을 위한 제 1 도전층을 적층시키는 단계; 상기 제 1 도전층 상에 살리사이드 방지막을 적층시키는 단계; 상기 살리사이드 방지막을 상기 비살리사이드 영역의 제 1 도전층 상에만 남기는 단계; 및 상기 살리사이드 영역의 제 1 도전층을 선택적으로 식각시킴으로써 제 1 게이트 전극을 형성시킴과 아울러 상기 비살리사이드 영역의 살리사이드 방지막과 제 1 도전층을 선택적으로 식각시킴으로써 제 2 게이트 전극과 그 위의 살리사이드 방지막을 동일한 패턴으로 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 살리사이드 방지막을 실리콘 산화막 또는 TEOS막으로 형성시킬 수가 있다.
바람직하게는, 상기 스페이서를 실리콘 질화막의 단일층 구조와, 실리콘 산화막과 실리콘 질화막의 적층 구조 중 어느 하나로 형성시킬 수가 있다.
바람직하게는, 상기 게이트 절연막을 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성시킬 수가 있다.
바람직하게는, 상기 실리사이드층을 티타늄 실리사이드층, 코발트 실리사이 드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 1을 참조하면, 본 발명의 반도체 소자에서는 반도체 기판(10)의 살리사이드 영역(11)의 액티브 영역 상에 게이트 절연막(17)을 개재하며 제 1 게이트 전극(21)이 형성되고, 상기 제 1 게이트 전극(21)의 좌, 우 양측벽에 스페이서(71)가 형성되고, 상기 살리사이드 영역(11)의 액티브 영역에 상기 제 1 게이트 전극(21)과 스페이서(71)를 사이에 두고 엘디디 구조를 갖는 제 1 소스/드레인(S/D)이 이격하여 형성되고, 상기 제 1 게이트 전극(21)과 상기 제 1 소스/드레인(S/D) 상에 각각 실리사이드층(91)이 형성된다.
또한, 상기 반도체 기판(10)의 비살리사이드 영역(13)의 액티브 영역 상에 상기 게이트 절연막(17)을 개재하며 제 2 게이트 전극(23)이 형성되고, 상기 제 2 게이트 전극(23)의 상부면에 살리사이드 방지막(33)이 형성되고, 상기 제 2 게이트 전극(23)의 좌, 우 양측벽에 스페이서(71)가 형성되고, 상기 비살리사이드 영역(13)의 액티브 영역에 상기 제 2 게이트 전극(23)과 살리사이드 방지막(33)을 사이에 두고 엘디디 구조를 갖는 제 2 소스/드레인(S/D)이 이격하여 형성되고, 상기 제 2 소스/드레인(S/D) 상에 실리사이드층(91)이 형성된다.
그리고, 상기 비살리사이드 영역(13)의 소자 분리막(15) 상에 저항체(25)가 형성되고, 상기 저항체(25)의 상부면에 살리사이드 방지막(35)이 형성되고, 상기 저항체(25)의 좌, 우 양측벽에 스페이서(71)가 형성된다. 상기 저항체(25)는 상기 제 2 게이트 전극(23)과 동일하게 형성된다.
여기서, 상기 게이트 절연막(17)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성될 수 있다.
상기 살리사이드 방지막(33),(35)은 실리콘 산화막과 같은 절연막, 더욱 바람직하게는, TEOS막 등으로 형성될 수 있다.
상기 스페이서(71)는 실리콘 질화막의 단일층 구조와, 도면에 도시되지 않았지만 실리콘 산화막과 실리콘 질화막의 복수층 구조 중 어느 하나로 형성될 수 있다.
상기 실리사이드층(91)은 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 등 중 어느 하나에 의해 형성될 수 있다.
이와 같은 구성을 갖는 반도체 소자의 경우, 상기 살리사이드 방지막(33),(35)과 스페이서(71)는 하나의 동일한 적층 공정에 의해 적층된 절연막으로 이루어진다. 상기 스페이서(71)가 이방성 건식 식각 공정에 의해 형성될 때, 상기 살리사이드 방지막(33),(35)도 함께 형성된다.
따라서, 본 발명은 상기 살리사이드 영역(11)의 트랜지스터와 함께 비살리사이드 영역(13)의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다.
또한, 상기 비살리사이드 영역(13)의 트랜지스터를 이용하여 정전기 보호 회로를 형성하므로 반도체 소자의 입출력 단자의 정전기 보호 특성을 향상시킬 수가 있다.
도 2a 내지 도 2i는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 p형과 같은 제 1 도전형의 단결정 실리콘 기판을 준비한다. 여기서, 상기 반도체 기판(10)은 살리사이드 영역(11)과, 비살리사이드 영역(13)으로 구분된다. 상기 비살리사이드 영역(13)은 정전기 보호 회로를 위한 부분을 포함한다.
이어서, 상기 반도체 기판(10)의 액티브 영역을 한정하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(15)을 형성시킨다. 여기서, 상기 소자 분리막(15)을 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성하는 것처럼 도시되어 있지만, 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성하는 것도 가능함은 자명한 사실이다.
그런 다음, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(17)을 위한 제 1 절연막, 예를 들어 실리콘 산화막을 원하는 두께로 형성시킨다. 여기서, 상기 게이트 절연막(17)을 상기 실리콘 산화막 대신에 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성하는 것도 가능하다. 상기 게이트 절연막(17)을 실리콘 산화막으로 형성하는 경우, 상기 실리콘 산화막을 열 산화 공정에 의해 형성할 수 있다.
이후, 상기 게이트 절연막(17) 상에 제 1 도전층(20), 예를 들어 다결정 실리콘층이나 도핑된 다결정 실리콘층을 원하는 두께로 적층시키고, 상기 제 1 도전층(20) 상에 살리사이드 방지막(30)을 위한 제 2 절연막을 원하는 두께로 적층시킨다. 여기서, 상기 살리사이드 방지막(30)을 실리콘 산화막과 같은 절연막, 더욱 바람직하게는, TEOS막 등으로 형성시킬 수가 있다.
그 다음에, 상기 살리사이드 방지막(30) 상에 비살리사이드 영역(13)을 마스킹하기 위한 식각 마스크층, 예를 들어 감광막의 패턴(41)을 형성시킨다. 이어서, 건식 식각 공정, 예를 들어 반응성 이온 식각(reactive ion etching: RIE) 공정을 이용하여 상기 감광막의 패턴(41) 외측의 살리사이드 방지막(30)을 제거시킴으로써 상기 살리사이드 영역(11)의 제 1 도전층(20)을 노출시킴과 아울러 상기 비살리사이드 영역(13)에만 상기 살리사이드 방지막(30)을 남긴다.
도 2b를 참조하면, 그런 다음, 예를 들어 애싱(ashing) 공정을 이용하여 도 2a에 도시된 감광막의 패턴(41)을 제거시키고 나서 상기 살리사이드 영역(11)의 제 1 도전층(20)의 제 1 게이트 전극 형성 영역 상에 감광막의 패턴(51)을 형성시킴과 아울러 상기 비살리사이드 영역(13)의 제 2 게이트 전극 형성 영역과 저항체 형성 영역 상에 각각 감광막의 패턴(53),(55)을 형성시킨다.
이후, 건식 식각 공정, 예를 들어 반응성 이온 식각 공정을 이용하여 상기 감광막의 패턴(51) 외측의 제 1 도전층(20)을 제거시킴으로써 제 1 게이트 전극(21)을 형성함과 아울러 상기 감광막의 패턴(53),(55) 외측의 살리사이드 방지막(30)과 제 1 도전층(20)을 제거시킴으로써 제 2 게이트 전극(23)과 저항체(25)를 형성시킨다.
즉, 상기 제 1 게이트 전극(21)은 상기 살리사이드 영역(11)의 게이트 절연막(17)의 게이트 전극 형성 영역 상에 형성되고, 상기 제 2 게이트 전극(23)과 살리사이드 방지막(33)은 상기 비살리사이드 영역(13)의 게이트 절연막(17)의 게이트 전극 형성 영역 상에 동일한 패턴으로 형성되고, 상기 저항체(25)와 살리사이드 방지막(35)은 상기 비살리사이드 영역(13)의 소자 분리막(15)의 저항체 형성 영역 상에 동일한 패턴으로 형성된다.
따라서, 본 발명은 상기 제 1 게이트 전극(21), 제 2 게이트 전극(23) 및 저항체(25)의 패턴을 형성시킬 때 상기 살리사이드 방지막(33),(35)을 형성시키므로 상기 살리사이드 영역(11)의 트랜지스터와 비살리사이드 영역(13)의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다. 그 결과, 상기 비살리사이드 영역(13)의 트랜지스터를 반도체 소자의 입출력 단자의 정전기 보호 회로에 사용할 경우, 상기 반도체 소자의 입출력 단자의 정전기 보호 특성을 향상시킬 수가 있다.
도 2c를 참조하면, 이어서, 예를 들어 애싱 공정을 이용하여 도 2b에 도시된 감광막의 패턴(51),(53),(55)을 제거시킴으로써 상기 제 1 게이트 전극(21)과 상기 살리사이드 방지막(33),(35)을 노출시킨다.
그 다음에, 상기 제 1 게이트 전극(21),(23)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 엘디디(LDD: lightly doped drain)를 위한 제 2 도전형 불순물(61), 예를 들어 n형 불순물을 저농도로 이온주입시킨다.
도 2d를 참조하면, 이후, 상기 제 1 게이트 전극(21)과 상기 살리사이드 방지막(33),(35)을 포함하여 상기 게이트 절연막(17) 상에 스페이서를 위한 제 3 절연막(70)을 원하는 두께로 적층시킨다.
여기서, 상기 제 3 절연막(70)을 상기 살리사이드 방지막(33),(35)과 게이트 절연막(17)과의 식각 선택비가 큰 절연막, 예를 들어 실리콘 질화막의 단일층 구조로 형성하는 것이 가능하다. 물론, 도면에 도시하지 않았지만, 상기 제 3 절연막(70)을 하층의 실리콘 산화막과 상층의 실리콘 질화막을 갖는 복수층의 적층 구조로 형성하는 것도 가능하다.
그런 다음, 예를 들어 에치백(etch back) 공정을 이용하여 상기 제 3 절연막을 처리함으로써 도 2e에 도시된 바와 같이, 상기 제 1 게이트 전극(21)과 상기 제 2 게이트 전극(23) 및 상기 저항체(25)의 좌, 우 양측벽에 스페이서(71)를 형성시킴과 아울러 상기 제 1 게이트 전극(21)과 상기 살리사이드 방지막(33),(35) 및 게이트 절연막(17)을 노출시킨다.
도 2f를 참조하면, 그 다음에, 상기 제 1, 2 게이트 전극(21)(23), 스페이서(71)를 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 소스/드레인(S/D)을 위한 제 2 도전형 불순물(81), 즉 n형 불순물을 고농도로 이온주입시킨다.
이후, 열처리 공정, 예를 들어 급속 열처리 공정을 이용하여 상기 엘디디를 위한 불순물(61)과 소스/드레인(S/D)을 위한 불순물(81)을 확산시킴으로써 도 2g에 도시된 바와 같이, 상기 살리사이드 영역(11)과 비살리사이드 영역(13)의 액티브 영역에 엘디디 구조를 갖는 제 1, 2 소스/드레인(S/D)의 접합을 각각 완성시킨다.
도 2h를 참조하면, 이후, 상기 제 1 전극(21)과 상기 스페이서(71)를 식각 마스크층으로 이용하여 상기 게이트 절연막(17)을 식각 공정, 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 살리사이드 영역(11)과 상기 비살리사이드 영역(13)의 제 1, 2 소스/드레인(S/D)을 노출시킨다.
이때, 상기 살리사이드 방지막(33),(35)은 일부 두께만큼 식각되지만 상기 제 2 게이트 전극(23)과 저항체(25)의 살리사이드 방지막으로서의 역할을 하기 위한 최소 두께 이상으로 잔존하는 것이 바람직하다. 따라서, 이러한 점을 고려하여 도 2a의 단계에서 적층할 살리사이드 방지막(30)의 적층 두께를 결정하여야 한다.
한편, 상기 게이트 절연막(17), 예를 들어 실리콘 산화막을 습식 식각하기 위한 식각 용액으로는 DHF(diluted HF) 용액을 사용하는 것이 바람직한데, 이는 상기 제 1, 2 소스/드레인(S/D)의 표면에 대한 식각 손상을 최소화시키기 위함이다.
도 2i를 참조하면, 그 다음에, 살리사이드 공정을 이용하여 상기 살리사이드 영역(11)의 제 1 게이트 전극(21)과 제 1 소스/드레인(S/D) 상에 실리사이드층(91)을 형성시킴과 아울러 상기 비살리사이드 영역(13)의 제 2 소스/드레인(S/D) 상에 실리사이드층(91)을 형성시킨다.
이를 좀 더 상세히 언급하면, 상기 살리사이드 영역(11)과 비살리사이드 영역(13)의 표면 전역 상에 살리사이드 형성을 위한 제 2 도전층(미도시), 예를 들어 티타늄층, 코발트층, 또는 니켈층 등을 적층시킨다. 이어서, 상기 제 2 도전층을 열처리 공정, 예를 들어 급속 열처리 공정에 의해 처리함으로써 실리사이드층(91), 예를 들어 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 등을 형성시킨다.
이때, 상기 살리사이드 영역(11)의 제 1 게이트 전극(21)과 제 1 소스/드레인(S/D) 상의 제 2 도전층은 실리사이드화 반응을 일으킴으로써 상기 실리사이드층(91)으로 형성되나, 상기 비살리사이드 영역(13)의 제 2 소스/드레인(S/D) 상의 제 2 도전층은 상기 실리사이드층(91)으로 형성된다.
하지만, 상기 살리사이드 영역(11)과 비살리사이드 영역(13)의 스페이서(71)와 상기 살리사이드 방지막(33),(35) 등과 같은 절연막 상의 제 2 도전층은 실리사이드화 반응을 일으키지 않고 그대로 유지된다. 즉, 상기 살리사이드 방지막(33),(35)은 상기 제 2 게이트 전극(23)과 저항체(25)의 살리사이드화 반응을 방지하므로 상기 제 2 게이트 전극(23)과 저항체(25)의 상부면에 실리사이드층이 형성되지 않는다.
이후, 상기 살리사이드화 반응을 일으키지 않은 미반응 상태의 제 2 도전층을 식각 공정에 의해 제거시킨다. 따라서, 상기 살리사이드 영역(11)의 제 1 게이트 전극(21)과 제 1 소스/드레인(S/D) 상의 실리사이드층(91)이 남고 아울러 상기 비살리사이드 영역(13)의 제 2 소스/드레인(S/D) 상에 실리사이드층(91)이 남는다.
따라서, 본 발명은 반도체 기판의 살리사이드 영역의 게이트 전극을 형성시킴과 아울러 비살리사이드 영역의 게이트 전극과 그 위의 살리사이드 방지막을 동일한 패턴으로 형성시키므로 상기 살리사이드 영역의 트랜지스터와 상기 비살리사이드 영역의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니 라 용이하게 제어할 수가 있다. 그 결과, 반도체 소자의 입출력 단자의 정전기 보호 회로의 정전기 보호 특성을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 반도체 기판의 살리사이드 영역과 함께 비살리사이드 영역의 액티브 영역 상에 게이트 절연막, 게이트 전극을 위한 도전층, 살리사이드 방지막을 순차적으로 형성시키고, 상기 살리사이드 영역의 살리사이드 방지막을 제거시키고, 상기 살리사이드 영역의 게이트 절연막 상에 제 1 게이트 전극을 형성시킴과 아울러 상기 비살리사이드 영역의 게이트 절연막 상에 제 2 게이트 전극과 그 위의 살리사이드 방지막을 동일한 패턴으로 형성시키고, 상기 제 1, 2 게이트 전극의 측벽에 스페이서를 형성시킨다.
따라서, 본 발명은 상기 살리사이드 영역의 제 1 게이트 전극과 제 1 소스/드레인에 실리사이드층을 형성시킴과 아울러 상기 비살리사이드 영역의 제 2 소스/드레인에 실리사이드층을 형성시킬 수가 있다. 이때, 상기 살리사이드 방지막은 상기 비살리사이드 영역의 제 2 게이트 전극의 상부면 상에 실리사이드층이 형성되는 것을 방지한다.
따라서, 본 발명은 상기 살리사이드 영역의 트랜지스터와 상기 비살리사이드 영역의 트랜지스터를 제조하기 위한 공정을 단순화시킬 수가 있을 뿐만 아니라 용이하게 제어할 수가 있다. 그 결과, 반도체 소자의 입출력 단자의 정전기 보호 회 로의 정전기 보호 특성을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (11)
- 살리사이드 영역과 비살리사이드 영역을 갖는 반도체 기판;상기 반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 개재하며 각각 형성된 제 1, 2 게이트 전극;상기 제 1, 2 게이트 전극의 측벽에 각각 형성된 스페이서;상기 제 1 게이트 전극을 사이에 두고 이격하며 상기 살리사이드 영역의 액티브 영역에 형성된 제 1 소스/드레인;상기 제 2 게이트 전극을 사이에 두고 이격하며 상기 비살리사이드 영역의 액티브 영역에 형성된 제 2 소스/드레인;상기 제 2 게이트 전극의 살리사이드화 반응을 방지하기 위해 상기 제 2 게이트 전극의 상부면 상에 형성된 살리사이드 방지막; 및상기 제 1 게이트 전극, 제 1 소스/드레인, 제 2 소스/드레인 상에 형성된 실리사이드층을 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 살리사이드 방지막은 실리콘 산화막 또는 TEOS막으로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 스페이서는 실리콘 질화막의 단일층 구조와, 실리콘 산화막과 실리콘 질화막의 복수층 적층 구조 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 실리사이드층은 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성된 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 살리사이드 영역과 비살리사이드 영역의 액티브 영역 상에 게이트 절연막을 형성시키는 단계;상기 살리사이드 영역의 게이트 절연막 상에 제 1 게이트 전극을 형성시킴과 아울러 상기 비살리사이드 영역의 액티브 영역의 게이트 절연막 상에 제 2 게이트 전극과 그 위의 살리사이드 방지막을 동일한 패턴으로 형성시키는 단계;상기 제 1 게이트 전극과 제 2 게이트 전극의 측벽에 각각 스페이서를 형성시키는 단계;상기 살리사이드 영역의 액티브 영역에 상기 제 1 게이트 전극을 사이에 두고 이격하는 제 1 소스/드레인을 형성시킴과 아울러 상기 비살리사이드 영역의 액티브 영역에 상기 제 2 게이트 전극을 사이에 두고 이격하는 제 2 소스/드레인을 형성시키는 단계; 및살리사이드 공정을 이용하여 상기 제 1 게이트 전극과 제 1 소스/드레인 및 상기 제 2 소스/드레인 상에 실리사이드층을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 제 1 게이트 전극과 함께 상기 제 2 게이트 전극과 그 위의 살리사이드 방지막을 형성시키는 단계는상기 게이트 절연막 상에 게이트 전극을 위한 제 1 도전층을 적층시키는 단계;상기 제 1 도전층 상에 살리사이드 방지막을 적층시키는 단계;상기 살리사이드 방지막을 상기 비살리사이드 영역의 제 1 도전층 상에만 남기는 단계; 및상기 살리사이드 영역의 제 1 도전층을 선택적으로 식각시킴으로써 제 1 게이트 전극을 형성시킴과 아울러 상기 비살리사이드 영역의 살리사이드 방지막과 제 1 도전층을 선택적으로 식각시킴으로써 제 2 게이트 전극과 그 위의 살리사이드 방지막을 동일한 패턴으로 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서, 상기 살리사이드 방지막을 실리콘 산화막 또는 TEOS막으로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 스페이서를 실리콘 질화막의 단일층 구조와, 실리콘 산화막과 실리콘 질화막의 적층 구조 중 어느 하나로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 게이트 절연막을 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 탄탈륨 산화막, 알루미늄 산화막, 하프늄 산화막 등 중 어느 하나로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 실리사이드층을 티타늄 실리사이드층, 코발트 실리사이드층, 또는 니켈 실리사이드층 중 어느 하나에 의해 형성시킨 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030083908A KR100565448B1 (ko) | 2003-11-25 | 2003-11-25 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030083908A KR100565448B1 (ko) | 2003-11-25 | 2003-11-25 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050050210A KR20050050210A (ko) | 2005-05-31 |
| KR100565448B1 true KR100565448B1 (ko) | 2006-03-30 |
Family
ID=38665717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030083908A KR100565448B1 (ko) | 2003-11-25 | 2003-11-25 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100565448B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772262B1 (ko) * | 2006-07-28 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 살리사이드 방지막 제조 방법 |
-
2003
- 2003-11-25 KR KR1020030083908A patent/KR100565448B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050050210A (ko) | 2005-05-31 |
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