JPH07142589A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH07142589A JPH07142589A JP5315933A JP31593393A JPH07142589A JP H07142589 A JPH07142589 A JP H07142589A JP 5315933 A JP5315933 A JP 5315933A JP 31593393 A JP31593393 A JP 31593393A JP H07142589 A JPH07142589 A JP H07142589A
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Abstract
(57)【要約】
【目的】 ＭＯＳ型トランジスタの高速動作を可能し、
かつ一方で静電破壊耐圧を改善し、しかもトランジスタ
の微細化を実現する。 【構成】 ＭＯＳ型トランジスタのドレイン拡散層６Ｄ
の表面にシリサイド層９を形成し、かつゲート電極４と
ドレインコンタクト１４間のシリサイド層９の一部に非
シリサイド領域１０を設ける。シリサイド層９によりＭ
ＯＳ型トランジスタの抵抗を低減して高速動作を可能と
する。また、非シリサイド領域１０を設けることで、静
電破壊耐圧を改善する。また、この静電破壊耐圧の改善
により、シリサイド層のみの構成に比較してゲート電極
とドレインコンタクト間の寸法を低減し、素子の微細化
が可能となる。
かつ一方で静電破壊耐圧を改善し、しかもトランジスタ
の微細化を実現する。 【構成】 ＭＯＳ型トランジスタのドレイン拡散層６Ｄ
の表面にシリサイド層９を形成し、かつゲート電極４と
ドレインコンタクト１４間のシリサイド層９の一部に非
シリサイド領域１０を設ける。シリサイド層９によりＭ
ＯＳ型トランジスタの抵抗を低減して高速動作を可能と
する。また、非シリサイド領域１０を設けることで、静
電破壊耐圧を改善する。また、この静電破壊耐圧の改善
により、シリサイド層のみの構成に比較してゲート電極
とドレインコンタクト間の寸法を低減し、素子の微細化
が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にソース・ドレインの各拡散層をシリサイド化し
たＭＯＳ型トランジスタを有する半導体集積回路装置と
その製造方法に関する。
し、特にソース・ドレインの各拡散層をシリサイド化し
たＭＯＳ型トランジスタを有する半導体集積回路装置と
その製造方法に関する。
【０００２】
【従来の技術】一般にＭＯＳ型トランジスタを有する半
導体集積回路装置では、トランジスタの動作速度の向上
のためにソース・ドレインの各拡散層（以下、拡散層と
略称する）をそれぞれシリサイド化し、これら拡散層に
おけるコンタクト及び配線の低抵抗化を図る構成がとら
れている。しかしながら、入出力トランジスタの拡散層
をシリサイド化すると、ドレイン拡散層の抵抗の低下に
伴ってドレインコンタクトからゲート下のウェル領域に
向けて放電電流が流れ易くなり、静電耐圧が低下する。
このため、従来の半導体集積回路装置では、ＭＯＳ型ト
ランジスタの各拡散層のシリサイド化を行う場合におい
ても、高電流が加えられる入出力トランジスタの拡散層
だけはシリサイド化しない構成がとられている。
導体集積回路装置では、トランジスタの動作速度の向上
のためにソース・ドレインの各拡散層（以下、拡散層と
略称する）をそれぞれシリサイド化し、これら拡散層に
おけるコンタクト及び配線の低抵抗化を図る構成がとら
れている。しかしながら、入出力トランジスタの拡散層
をシリサイド化すると、ドレイン拡散層の抵抗の低下に
伴ってドレインコンタクトからゲート下のウェル領域に
向けて放電電流が流れ易くなり、静電耐圧が低下する。
このため、従来の半導体集積回路装置では、ＭＯＳ型ト
ランジスタの各拡散層のシリサイド化を行う場合におい
ても、高電流が加えられる入出力トランジスタの拡散層
だけはシリサイド化しない構成がとられている。
【０００３】例えば、図４はフォトリソグラフィ工程を
用いてシリサイド化されたＭＯＳ型トランジスタとシリ
サイド化されないＭＯＳ型トランジスタとを製造する工
程を示す断面図である。なお、図において右側は内部ト
ランジスタ、左側は入出力トランジスタを示している。
図４（ａ）のように、シリコン基板２１にフィールド酸
化膜２２を形成して素子領域を画成し、この素子領域に
ゲート酸化膜２３と、多結晶シリコン２４ａ及びＷＳｉ
２４ｂからなるゲート電極２４を形成し、不純物をイオ
ン注入して低濃度拡散層２８を形成する。その上で、酸
化膜を被着しかつこれを異方性エッチングしてゲート電
極の両側面にＬＤＤ酸化膜２５を形成する。ついで、図
４（ｂ）のように、ＣＶＤ法により全面に酸化膜３５を
成長させ、レジスト３６により内部トランジスタ領域を
遮蔽し、イオン注入により入出力トランジスタのソース
・ドレイン領域２６Ｓ，２６Ｄに第１の高濃度拡散層２
７ａを形成する。ここで、入出力トランジスタにイオン
注入を行うのは、シリサイドの有無により最適なイオン
注入条件が異なるためである。
用いてシリサイド化されたＭＯＳ型トランジスタとシリ
サイド化されないＭＯＳ型トランジスタとを製造する工
程を示す断面図である。なお、図において右側は内部ト
ランジスタ、左側は入出力トランジスタを示している。
図４（ａ）のように、シリコン基板２１にフィールド酸
化膜２２を形成して素子領域を画成し、この素子領域に
ゲート酸化膜２３と、多結晶シリコン２４ａ及びＷＳｉ
２４ｂからなるゲート電極２４を形成し、不純物をイオ
ン注入して低濃度拡散層２８を形成する。その上で、酸
化膜を被着しかつこれを異方性エッチングしてゲート電
極の両側面にＬＤＤ酸化膜２５を形成する。ついで、図
４（ｂ）のように、ＣＶＤ法により全面に酸化膜３５を
成長させ、レジスト３６により内部トランジスタ領域を
遮蔽し、イオン注入により入出力トランジスタのソース
・ドレイン領域２６Ｓ，２６Ｄに第１の高濃度拡散層２
７ａを形成する。ここで、入出力トランジスタにイオン
注入を行うのは、シリサイドの有無により最適なイオン
注入条件が異なるためである。
【０００４】次に、図４（ｃ）のように、図外のレジス
トを用いた選択エッチング技術により内部トランジスタ
領域の酸化膜３５をＲＩＥ等により除去し、全面にＴｉ
の高融点金属を被着し、熱処理して拡散層をシリサイド
化し、その上でシリサイド化されていないＴｉを除去す
ることにより内部トランジスタのソース・ドレイン領域
２６Ｓ，２６Ｄにシリサイド層２９を形成する。この
後、図４（ｄ）のように、入出力トランジスタ領域をレ
ジスト３７により遮蔽し、内部トランジスタ領域のソー
ス・ドレイン領域に第２の高濃度拡散層２７ｂの形成を
行う。更に、層間絶縁膜３１，３２及びコンタクトホー
ル３３を形成することで、シリサイド層２９を有するＭ
ＯＳ型トランジスタと、シリサイド層を有しないＭＯＳ
型トランジスタで構成される半導体集積回路装置が製造
される。
トを用いた選択エッチング技術により内部トランジスタ
領域の酸化膜３５をＲＩＥ等により除去し、全面にＴｉ
の高融点金属を被着し、熱処理して拡散層をシリサイド
化し、その上でシリサイド化されていないＴｉを除去す
ることにより内部トランジスタのソース・ドレイン領域
２６Ｓ，２６Ｄにシリサイド層２９を形成する。この
後、図４（ｄ）のように、入出力トランジスタ領域をレ
ジスト３７により遮蔽し、内部トランジスタ領域のソー
ス・ドレイン領域に第２の高濃度拡散層２７ｂの形成を
行う。更に、層間絶縁膜３１，３２及びコンタクトホー
ル３３を形成することで、シリサイド層２９を有するＭ
ＯＳ型トランジスタと、シリサイド層を有しないＭＯＳ
型トランジスタで構成される半導体集積回路装置が製造
される。
【０００５】また、特開平３−１０４２７１号公報に示
されている増速酸化を用いてシリサイド化されていない
ＭＯＳ型トランジスタとシリサイド化されたＭＯＳ型ト
ランジスタを製造する工程を図５を用いて説明する。な
お、図５において、左側は入出力トランジスタ領域、右
側は内部トランジスタ領域である。先ず、図５（ａ）の
ように、シリコン基板４１にフィールド酸化膜４２を形
成して素子領域を画成した上で、ゲート酸化膜４３およ
びゲート電極４４を形成し、図外のレジストを用いた選
択イオン注入法により入出力トランジスタ領域に低濃度
拡散層４８ａを、内部トランジスタ領域に更に濃度の低
い低濃度拡散層４８ｂをそれぞれ形成する。
されている増速酸化を用いてシリサイド化されていない
ＭＯＳ型トランジスタとシリサイド化されたＭＯＳ型ト
ランジスタを製造する工程を図５を用いて説明する。な
お、図５において、左側は入出力トランジスタ領域、右
側は内部トランジスタ領域である。先ず、図５（ａ）の
ように、シリコン基板４１にフィールド酸化膜４２を形
成して素子領域を画成した上で、ゲート酸化膜４３およ
びゲート電極４４を形成し、図外のレジストを用いた選
択イオン注入法により入出力トランジスタ領域に低濃度
拡散層４８ａを、内部トランジスタ領域に更に濃度の低
い低濃度拡散層４８ｂをそれぞれ形成する。
【０００６】次いで、図５（ｂ）のように、熱酸化を行
うことにより、各トランジスタの拡散層の表面に酸化膜
が形成されるが、入出力トランジスタ領域では内部トラ
ンジスタ領域の酸化膜５０ａより厚い酸化膜５０ｂが形
成される。この後、図５（ｃ）のように、各ゲート電極
４４の両側面にＬＤＤ酸化膜４５を形成し、ソース・ド
レイン領域４６Ｓ，４６Ｄに高濃度拡散層４７を形成す
る。そして、図５（ｄ）のように、内部トランジスタ領
域の拡散層上の酸化膜５０ａだけを除去するようにエッ
チングを行った後、Ｔｉ等の高融点金属を被着し、熱処
理してシリサイド化し、シリサイド化されないＴｉを除
去することにより、内部トランジスタのソース・ドレイ
ン領域４６Ｓ，４６Ｄの表面にシリサイド層４９を形成
する。
うことにより、各トランジスタの拡散層の表面に酸化膜
が形成されるが、入出力トランジスタ領域では内部トラ
ンジスタ領域の酸化膜５０ａより厚い酸化膜５０ｂが形
成される。この後、図５（ｃ）のように、各ゲート電極
４４の両側面にＬＤＤ酸化膜４５を形成し、ソース・ド
レイン領域４６Ｓ，４６Ｄに高濃度拡散層４７を形成す
る。そして、図５（ｄ）のように、内部トランジスタ領
域の拡散層上の酸化膜５０ａだけを除去するようにエッ
チングを行った後、Ｔｉ等の高融点金属を被着し、熱処
理してシリサイド化し、シリサイド化されないＴｉを除
去することにより、内部トランジスタのソース・ドレイ
ン領域４６Ｓ，４６Ｄの表面にシリサイド層４９を形成
する。
【０００７】
【発明が解決しようとする課題】このように、従来から
ソース・ドレイン領域の各拡散層がシリサイド化された
ＭＯＳ型トランジスタと、シリサイド化されないＭＯＳ
型トランジスタとを一体に有する半導体集積回路装置が
提案されているが、この半導体集積回路装置を製造する
ために、図４に示した方法では、内部トランジスタと入
出力トランジスタの各ソース・ドレイン領域を形成する
ためのイオン注入条件が異なるために、イオン注入工程
を分ける必要があり、そのために製造工程が複雑になる
という問題点があった。
ソース・ドレイン領域の各拡散層がシリサイド化された
ＭＯＳ型トランジスタと、シリサイド化されないＭＯＳ
型トランジスタとを一体に有する半導体集積回路装置が
提案されているが、この半導体集積回路装置を製造する
ために、図４に示した方法では、内部トランジスタと入
出力トランジスタの各ソース・ドレイン領域を形成する
ためのイオン注入条件が異なるために、イオン注入工程
を分ける必要があり、そのために製造工程が複雑になる
という問題点があった。
【０００８】一方、図５に示した例においても、内部ト
ランジスタと入出力トランジスタの各ソース・ドレイン
領域における低濃度拡散層４８ａ，４８Ｂを形成するた
めに、イオン注入工程を分ける必要があり、製造工程が
複雑になる。また、入出力トランジスタのＬＤＤ部（高
濃度拡散層４８ａ）は内部トランジスタのＬＤＤ部（低
濃度拡散層４８ｂ）部より高濃度になるため、入出力ト
ランジスタの設計に制約が生ずるという問題もある。
ランジスタと入出力トランジスタの各ソース・ドレイン
領域における低濃度拡散層４８ａ，４８Ｂを形成するた
めに、イオン注入工程を分ける必要があり、製造工程が
複雑になる。また、入出力トランジスタのＬＤＤ部（高
濃度拡散層４８ａ）は内部トランジスタのＬＤＤ部（低
濃度拡散層４８ｂ）部より高濃度になるため、入出力ト
ランジスタの設計に制約が生ずるという問題もある。
【０００９】また、いずれの製造方法の場合でも、入出
力トランジスタでは全くシリサイド層が形成されないた
め、シリサイド層による拡散層の低抵抗化、及び高速動
作化を図ることができないという問題がある。本発明の
目的は、ＭＯＳ型トランジスタの高速動作を可能とする
一方で静電破壊耐圧を改善し、かつトランジスタの微細
化を実現した半導体集積回路装置を提供することにあ
る。また、本発明の他の目的は、このような半導体集積
回路装置を少ない工程で製造することを可能にした製造
方法を提供することにある。
力トランジスタでは全くシリサイド層が形成されないた
め、シリサイド層による拡散層の低抵抗化、及び高速動
作化を図ることができないという問題がある。本発明の
目的は、ＭＯＳ型トランジスタの高速動作を可能とする
一方で静電破壊耐圧を改善し、かつトランジスタの微細
化を実現した半導体集積回路装置を提供することにあ
る。また、本発明の他の目的は、このような半導体集積
回路装置を少ない工程で製造することを可能にした製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ＭＯＳ型トランジスタのドレイン拡散層の表面
に形成されたシリサイド層には、ゲート電極とドレイン
コンタクト間の一部に非シリサイド領域を有する構成と
する。この非シリサイド領域は、複数個の矩形領域を拡
散層の幅方向に配設された構成とする。或いは、ドレイ
ン拡散層の所要長さで全幅にわたって形成された構成と
する。また本発明の半導体集積回路装置の製造方法は、
半導体基板にゲート電極及びソース・ドレインの各拡散
層を形成する工程と、所要の拡散層の所要の部分にのみ
選択的に酸化膜を形成する工程と、全面に高融点金属を
被着し、熱処理してシリサイド層を形成する工程と、シ
リサイド化されていない高融点金属を除去する工程と、
層間絶縁膜を形成しかつ前記酸化膜を形成した領域を挟
んでゲート電極と対向する位置にコンタクトホールを開
設して前記シリサイド層に電気接続されるコンタクトを
形成する工程とを含んでいる。
装置は、ＭＯＳ型トランジスタのドレイン拡散層の表面
に形成されたシリサイド層には、ゲート電極とドレイン
コンタクト間の一部に非シリサイド領域を有する構成と
する。この非シリサイド領域は、複数個の矩形領域を拡
散層の幅方向に配設された構成とする。或いは、ドレイ
ン拡散層の所要長さで全幅にわたって形成された構成と
する。また本発明の半導体集積回路装置の製造方法は、
半導体基板にゲート電極及びソース・ドレインの各拡散
層を形成する工程と、所要の拡散層の所要の部分にのみ
選択的に酸化膜を形成する工程と、全面に高融点金属を
被着し、熱処理してシリサイド層を形成する工程と、シ
リサイド化されていない高融点金属を除去する工程と、
層間絶縁膜を形成しかつ前記酸化膜を形成した領域を挟
んでゲート電極と対向する位置にコンタクトホールを開
設して前記シリサイド層に電気接続されるコンタクトを
形成する工程とを含んでいる。
【００１１】
【作用】ＭＯＳ型トランジスタのドレイン拡散層に形成
したシリサイド層により高速動作を可能にする一方で、
その一部に非シリサイド領域を設けることで、静電破壊
耐圧を向上する。この静電破壊耐圧は非シリサイド領域
の面積や寸法により適宜に設定することが可能となる。
静電破壊耐圧の改善により、ゲート電極とドレインコン
タクト間の寸法を低減でき、トランジスタの微細化が可
能となる。
したシリサイド層により高速動作を可能にする一方で、
その一部に非シリサイド領域を設けることで、静電破壊
耐圧を向上する。この静電破壊耐圧は非シリサイド領域
の面積や寸法により適宜に設定することが可能となる。
静電破壊耐圧の改善により、ゲート電極とドレインコン
タクト間の寸法を低減でき、トランジスタの微細化が可
能となる。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すもので、特に本発明
にかかる入出力トランジスタを示しており、（ａ）は平
面図、（ｂ）はそのＡ−Ａ線断面図である。同図におい
て、シリコン基板１にフィールド酸化膜２により素子領
域が画成されており、この素子領域にゲート酸化膜３と
ゲート電極４が形成される。ここではゲート電極４は多
結晶シリコン４ａと、ＷＳｉ４ｂの２層に構成されてい
る。また、ゲート電極４の両側面にはＬＤＤ酸化膜５が
形成されている。そして、ソース・ドレイン領域６Ｓ，
６Ｄには高濃度拡散層７とＬＤＤ低濃度拡散層８が形成
される。この場合、ドレイン領域６Ｄの長さ寸法（図の
左右方向の長さ）がソース領域６Ｓの拡散層の長さ寸法
よりも大きくされている。
る。図１は本発明の一実施例を示すもので、特に本発明
にかかる入出力トランジスタを示しており、（ａ）は平
面図、（ｂ）はそのＡ−Ａ線断面図である。同図におい
て、シリコン基板１にフィールド酸化膜２により素子領
域が画成されており、この素子領域にゲート酸化膜３と
ゲート電極４が形成される。ここではゲート電極４は多
結晶シリコン４ａと、ＷＳｉ４ｂの２層に構成されてい
る。また、ゲート電極４の両側面にはＬＤＤ酸化膜５が
形成されている。そして、ソース・ドレイン領域６Ｓ，
６Ｄには高濃度拡散層７とＬＤＤ低濃度拡散層８が形成
される。この場合、ドレイン領域６Ｄの長さ寸法（図の
左右方向の長さ）がソース領域６Ｓの拡散層の長さ寸法
よりも大きくされている。
【００１３】また、これらソース・ドレインの各領域６
Ｓ，６Ｄの表面にはＴｉ等の高融点金属のシリサイド層
９が形成されているが、ドレイン領域６Ｄではシリサイ
ド層９の一部は複数の矩形状部分によって非シリサイド
領域１０として除去されている。そして、全面にプラズ
マ酸化膜１１とＴＥＯＳ酸化膜１２が積層されて層間絶
縁膜が形成され、この層間絶縁膜に開設したコンタクト
ホール１３にアルミシリサイド等のコンタクト１４を形
成し、前記ソース・ドレインの各拡散層に対する電気接
続を行っている。
Ｓ，６Ｄの表面にはＴｉ等の高融点金属のシリサイド層
９が形成されているが、ドレイン領域６Ｄではシリサイ
ド層９の一部は複数の矩形状部分によって非シリサイド
領域１０として除去されている。そして、全面にプラズ
マ酸化膜１１とＴＥＯＳ酸化膜１２が積層されて層間絶
縁膜が形成され、この層間絶縁膜に開設したコンタクト
ホール１３にアルミシリサイド等のコンタクト１４を形
成し、前記ソース・ドレインの各拡散層に対する電気接
続を行っている。
【００１４】図２は図１の半導体集積回路装置の製造工
程の一部を示す断面図であり、左側は入出力トランジス
タを、右側は内部トランジスタをそれぞれ示している。
先ず、図２（ａ）のように、シリコン基板１上に選択酸
化法（ＬＯＣＯＳ法）等によりフィールド酸化膜２を選
択的に形成し、素子領域を画成する。そして、素子領域
にはゲート酸化膜を形成し、その上に多結晶シリコン４
ａ、ＷＳｉ４ｂを順次積層した後、リソグラフィ技術を
用いてこれらのパターニングを行い、ゲート電極４を形
成する。そして、このゲート電極４を利用した自己整合
法によりイオン注入を行い、ソース・ドレイン領域６
Ｓ，６Ｄに低濃度拡散層８を形成する。また、全面に酸
化膜を被着し、かつこれを異方性エッチングすること
で、ゲート電極４の両側面にＬＤＤ酸化膜５を形成す
る。
程の一部を示す断面図であり、左側は入出力トランジス
タを、右側は内部トランジスタをそれぞれ示している。
先ず、図２（ａ）のように、シリコン基板１上に選択酸
化法（ＬＯＣＯＳ法）等によりフィールド酸化膜２を選
択的に形成し、素子領域を画成する。そして、素子領域
にはゲート酸化膜を形成し、その上に多結晶シリコン４
ａ、ＷＳｉ４ｂを順次積層した後、リソグラフィ技術を
用いてこれらのパターニングを行い、ゲート電極４を形
成する。そして、このゲート電極４を利用した自己整合
法によりイオン注入を行い、ソース・ドレイン領域６
Ｓ，６Ｄに低濃度拡散層８を形成する。また、全面に酸
化膜を被着し、かつこれを異方性エッチングすること
で、ゲート電極４の両側面にＬＤＤ酸化膜５を形成す
る。
【００１５】次に、図２（ｂ）のように、全面に２００
〜３００Å程度の厚さの酸化膜を形成した後、リソグラ
フィ技術により選択エッチングし、入出力トランジスタ
のドレイン領域６Ｄの表面に複数の矩形状に酸化膜１５
を残す。その後、全面にＴｉ等の高融点金属を５００〜
８００Å程度堆積させた後に、熱処理を行い、シリサイ
ド層９を形成する。このとき、入出力トランジスタのド
レイン領域６Ｄの表面では、前記酸化膜１５が存在して
いる箇所にはシリサイド層９は形成されない。その後、
シリサイド化されていない高融点金属を除去する。その
上で、１×１０15ｃｍ-2程度の不純物をイオン注入する
ことにより、ソース・ドレイン領域６Ｓ，６Ｄに高濃度
拡散層７を形成する。
〜３００Å程度の厚さの酸化膜を形成した後、リソグラ
フィ技術により選択エッチングし、入出力トランジスタ
のドレイン領域６Ｄの表面に複数の矩形状に酸化膜１５
を残す。その後、全面にＴｉ等の高融点金属を５００〜
８００Å程度堆積させた後に、熱処理を行い、シリサイ
ド層９を形成する。このとき、入出力トランジスタのド
レイン領域６Ｄの表面では、前記酸化膜１５が存在して
いる箇所にはシリサイド層９は形成されない。その後、
シリサイド化されていない高融点金属を除去する。その
上で、１×１０15ｃｍ-2程度の不純物をイオン注入する
ことにより、ソース・ドレイン領域６Ｓ，６Ｄに高濃度
拡散層７を形成する。
【００１６】更に、図２（ｃ）のように、全面にプラズ
マ酸化膜１１を１５００Å程度、ＴＥＯＳ酸化膜１２を
５０００Å程度順次成長させて層間絶縁膜を形成し、か
つこの層間絶縁膜の所要箇所にコンタクトホール１３を
開口し、アルミシリサイド等の配線層を形成すること
で、各トランジスタのソース・ドレイン領域６Ｓ，６Ｄ
に電気接続されるコンタクト１４が形成される。このと
き、各コンタクト１４はシリサイド層９において形成さ
れている。
マ酸化膜１１を１５００Å程度、ＴＥＯＳ酸化膜１２を
５０００Å程度順次成長させて層間絶縁膜を形成し、か
つこの層間絶縁膜の所要箇所にコンタクトホール１３を
開口し、アルミシリサイド等の配線層を形成すること
で、各トランジスタのソース・ドレイン領域６Ｓ，６Ｄ
に電気接続されるコンタクト１４が形成される。このと
き、各コンタクト１４はシリサイド層９において形成さ
れている。
【００１７】このような構成の半導体集積回路装置で
は、特に入出力トランジスタのドレイン領域６Ｄにシリ
サイド層９を設けているため、ドレイン抵抗およびコン
タクト抵抗が低減され、高速動作に有効となる。一方、
シリサイド層９はその一部が除去されて非シリサイド領
域１０として構成されているため、この非シリサイド領
域１０の抵抗により静電破壊耐圧が低下されることが抑
制される。この場合、ドレイン領域６Ｄにシリサイド層
９を設けた場合、その静電破壊耐圧を確保するためには
ゲートとドレインコンタクト間距離はシリサイド化しな
い時に比較して２０倍程度の寸法が必要とされるが、非
シリサイド領域１０を設けることで静電破壊耐圧を改善
する一方でその長さを短くでき、トランジスタ素子の微
細化にも有効となる。更に、入出力トランジスタのドレ
イン領域６Ｄにはシリサイド層９を形成しているため、
内部トランジスタの拡散層とは別工程で製造を行う必要
がなくなり、製造工程の削減を図ることが可能となる。
は、特に入出力トランジスタのドレイン領域６Ｄにシリ
サイド層９を設けているため、ドレイン抵抗およびコン
タクト抵抗が低減され、高速動作に有効となる。一方、
シリサイド層９はその一部が除去されて非シリサイド領
域１０として構成されているため、この非シリサイド領
域１０の抵抗により静電破壊耐圧が低下されることが抑
制される。この場合、ドレイン領域６Ｄにシリサイド層
９を設けた場合、その静電破壊耐圧を確保するためには
ゲートとドレインコンタクト間距離はシリサイド化しな
い時に比較して２０倍程度の寸法が必要とされるが、非
シリサイド領域１０を設けることで静電破壊耐圧を改善
する一方でその長さを短くでき、トランジスタ素子の微
細化にも有効となる。更に、入出力トランジスタのドレ
イン領域６Ｄにはシリサイド層９を形成しているため、
内部トランジスタの拡散層とは別工程で製造を行う必要
がなくなり、製造工程の削減を図ることが可能となる。
【００１８】なお、前記した入出力トランジスタのドレ
イン領域６Ｄにおける非シリサイド領域１０は、例示し
た複数の矩形状に形成する以外に種々の形状のものが使
用できる。また、図３（ａ）の平面図、図３（ｂ）のＢ
−Ｂ線断面図にそれぞれ示すように、ゲート電極４とド
レインコンタクト１４の間のドレイン領域６Ｄの全幅に
わたって非シリサイド領域１０Ａを形成してもよい。こ
の構成の場合は、第一実施例のものよりもドレインコン
タクト１４とゲート電極４間の抵抗を高くすることが容
易であるため、ドレインコンタクト１４とゲート電極４
間の距離を更に小さくすることができる。また、非シリ
サイド領域を形成する方法として、図２（ａ）の工程の
後に、ソース・ドレイン領域６Ｓ，６Ｄの全面に先にシ
リサイド層９を形成した後、リソグラフィ技術によりド
レイン領域６Ｄの表面のシリサイド層９を選択的に除去
する方法を採用してもよい。但し、この場合にはドレイ
ン領域の表面にエッチングによるダメージが生じないよ
うに、ウェットエッチング法等によるエッチングが好ま
しい。
イン領域６Ｄにおける非シリサイド領域１０は、例示し
た複数の矩形状に形成する以外に種々の形状のものが使
用できる。また、図３（ａ）の平面図、図３（ｂ）のＢ
−Ｂ線断面図にそれぞれ示すように、ゲート電極４とド
レインコンタクト１４の間のドレイン領域６Ｄの全幅に
わたって非シリサイド領域１０Ａを形成してもよい。こ
の構成の場合は、第一実施例のものよりもドレインコン
タクト１４とゲート電極４間の抵抗を高くすることが容
易であるため、ドレインコンタクト１４とゲート電極４
間の距離を更に小さくすることができる。また、非シリ
サイド領域を形成する方法として、図２（ａ）の工程の
後に、ソース・ドレイン領域６Ｓ，６Ｄの全面に先にシ
リサイド層９を形成した後、リソグラフィ技術によりド
レイン領域６Ｄの表面のシリサイド層９を選択的に除去
する方法を採用してもよい。但し、この場合にはドレイ
ン領域の表面にエッチングによるダメージが生じないよ
うに、ウェットエッチング法等によるエッチングが好ま
しい。
【００１９】
【発明の効果】以上説明したように本発明は、ＭＯＳ型
トランジスタのドレイン拡散層にシリサイド層を形成す
ることで、トランジスタの動作速度を高速化することが
できる一方で、このシリサイド層の一部に非シリサイド
領域を形成することにより、静電破壊耐圧を改善するこ
とができる効果がある。また、この非シリサイド領域の
面積や寸法を適宜に設定することで、動作速度と静電破
壊耐圧を好ましい値に設定することができる。また、本
発明の製造方法は、非シリサイド領域に予め酸化膜を形
成しておき、その上で高融点金属によるシリサイド化を
行ってシリサイド層を形成するので、この酸化膜を形成
する工程のみを付加すれば、通常のシリサイド層を形成
する工程をそのまま適用するだけで本発明の半導体集積
回路装置を形成することができ、製造工程の繁雑化を回
避し、半導体集積回路装置の低コスト化が実現できる。
また、先にシリサイド層を形成しておき、その後に非シ
リサイド領域のシリサイド層のみを除去してもよく、同
様に製造工程の簡易化が実現できる。
トランジスタのドレイン拡散層にシリサイド層を形成す
ることで、トランジスタの動作速度を高速化することが
できる一方で、このシリサイド層の一部に非シリサイド
領域を形成することにより、静電破壊耐圧を改善するこ
とができる効果がある。また、この非シリサイド領域の
面積や寸法を適宜に設定することで、動作速度と静電破
壊耐圧を好ましい値に設定することができる。また、本
発明の製造方法は、非シリサイド領域に予め酸化膜を形
成しておき、その上で高融点金属によるシリサイド化を
行ってシリサイド層を形成するので、この酸化膜を形成
する工程のみを付加すれば、通常のシリサイド層を形成
する工程をそのまま適用するだけで本発明の半導体集積
回路装置を形成することができ、製造工程の繁雑化を回
避し、半導体集積回路装置の低コスト化が実現できる。
また、先にシリサイド層を形成しておき、その後に非シ
リサイド領域のシリサイド層のみを除去してもよく、同
様に製造工程の簡易化が実現できる。
【図１】本発明の一実施例を示す図であり、（ａ）は平
面図、（ｂ）はそのＡ−Ａ線断面図である。
面図、（ｂ）はそのＡ−Ａ線断面図である。
【図２】本発明の製造方法の一例を工程順に示す断面図
である。
である。
【図３】本発明の第２実施例の平面図とそのＢ−Ｂ線断
面図である。
面図である。
【図４】従来の半導体集積回路装置の製造方法の一例を
工程順に示す断面図である。
工程順に示す断面図である。
【図５】従来の半導体集積回路装置の製造方法の他の例
を工程順に示す断面図である。
を工程順に示す断面図である。
１ シリコン基板 ４ ゲート電極 ６Ｓ，６Ｄ ソース・ドレイン領域 ７ 高濃度拡散層 ８ 低濃度拡散層 ９ シリサイド層 １０ 非シリサイド領域 １４ コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (4)
- 【請求項１】 ソース及びドレインの各拡散層の表面に
シリサイド層が形成されているＭＯＳ型トランジスタを
備える半導体集積回路装置において、ゲート電極とドレ
インコンタクト間の前記シリサイド層の一部に非シリサ
イド領域を有することを特徴とする半導体集積回路装
置。 - 【請求項２】 非シリサイド領域は、複数個の矩形領域
を拡散層の幅方向に配設されてなる請求項１の半導体集
積回路装置。 - 【請求項３】 非シリサイド領域は、ドレイン拡散層の
所要長さで全幅にわたって形成されてなる請求項１の半
導体集積回路装置。 - 【請求項４】 半導体基板にゲート電極及びソース・ド
レインの各拡散層を形成する工程と、所要の拡散層の所
要の部分にのみ選択的に酸化膜を形成する工程と、全面
に高融点金属を被着し、熱処理してシリサイド層を形成
する工程と、シリサイド化されていない高融点金属を除
去する工程と、層間絶縁膜を形成しかつ前記酸化膜を形
成した領域を挟んでゲート電極と対向する位置にコンタ
クトホールを開設して前記シリサイド層に電気接続され
るコンタクトを形成する工程を含むことを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315933A JPH07142589A (ja) | 1993-11-22 | 1993-11-22 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315933A JPH07142589A (ja) | 1993-11-22 | 1993-11-22 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142589A true JPH07142589A (ja) | 1995-06-02 |
Family
ID=18071353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315933A Pending JPH07142589A (ja) | 1993-11-22 | 1993-11-22 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142589A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985722A (en) * | 1996-08-26 | 1999-11-16 | Nec Corporation | Method of fabricating electrostatic discharge device |
| KR20000066450A (ko) * | 1999-04-16 | 2000-11-15 | 김영환 | 정전기 보호용 트랜지스터 및 그의 제조 방법 |
| DE19957533A1 (de) * | 1999-11-30 | 2001-06-07 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zur Herstellung |
| KR100369863B1 (ko) * | 2000-06-29 | 2003-02-05 | 주식회사 하이닉스반도체 | 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법 |
| KR100369864B1 (ko) * | 2000-06-29 | 2003-02-05 | 주식회사 하이닉스반도체 | 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법 |
| US6600210B1 (en) | 1999-10-08 | 2003-07-29 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US7405440B2 (en) | 2003-12-26 | 2008-07-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| JP2014204086A (ja) * | 2013-04-09 | 2014-10-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02271673A (ja) * | 1989-04-13 | 1990-11-06 | Seiko Epson Corp | 半導体装置 |
| JPH02273971A (ja) * | 1989-03-13 | 1990-11-08 | Philips Gloeilampenfab:Nv | 保護回路をそなえた半導体デバイス |
-
1993
- 1993-11-22 JP JP5315933A patent/JPH07142589A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2014204086A (ja) * | 2013-04-09 | 2014-10-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
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