JP3041369B2 - セルフアライン珪化物の製造方法 - Google Patents
セルフアライン珪化物の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はセルフアライン珪化
物（self-aligned silicide又はsalicide）の製造方法
に関する。さらに特定すれば、本発明は、不都合な接合
部電流リーク（junction current leakage）を防止する
珪化物層（salicide layer）の製造方法に関する。
物（self-aligned silicide又はsalicide）の製造方法
に関する。さらに特定すれば、本発明は、不都合な接合
部電流リーク（junction current leakage）を防止する
珪化物層（salicide layer）の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＭＯＳ
（metal-oxide semiconductor）の構成部材あるいはコ
ンポーネントの集積度の上昇に伴って、ＭＯＳコンポー
ネントのソース／ドレーンターミナルの抵抗は、ＭＯＳ
コンポーネントのチャネル抵抗と匹敵するレベルにまで
徐々に増加する。ＭＯＳコンポーネントの金属部と浅接
合部との間の完全性を保証し、ソース／ドレーンターミ
ナルの面抵抗（sheet resistance）を低減させるため、
線幅（line width）が約０．５μｍ以下である場合には
半導体コンポーネントの製造にはセルフアライン珪化物
が使用される。
（metal-oxide semiconductor）の構成部材あるいはコ
ンポーネントの集積度の上昇に伴って、ＭＯＳコンポー
ネントのソース／ドレーンターミナルの抵抗は、ＭＯＳ
コンポーネントのチャネル抵抗と匹敵するレベルにまで
徐々に増加する。ＭＯＳコンポーネントの金属部と浅接
合部との間の完全性を保証し、ソース／ドレーンターミ
ナルの面抵抗（sheet resistance）を低減させるため、
線幅（line width）が約０．５μｍ以下である場合には
半導体コンポーネントの製造にはセルフアライン珪化物
が使用される。
【０００３】図１から図５にかけて従来方法によるセル
フアライン珪化物層の製造工程が示されている。図１に
は基板１０が示されている。基板１０には少なくとも１
領域のＭＯＳコンポーネント領域１１が提供される。こ
のＭＯＳコンポーネント領域１１は、ゲート領域１２、
軽ドープドレーン（lightly doped drain：ＬＤＤ）領
域１２ａ、及び分離領域（isolating region）１３を含
む。この分離領域１３は、例えば、図示のごときに、フ
ィールド酸化層（field oxide layer）を使用して形成
された浅トレンチ分離（shallow trench isolation：Ｓ
ＴＩ）領域でもよい。
フアライン珪化物層の製造工程が示されている。図１に
は基板１０が示されている。基板１０には少なくとも１
領域のＭＯＳコンポーネント領域１１が提供される。こ
のＭＯＳコンポーネント領域１１は、ゲート領域１２、
軽ドープドレーン（lightly doped drain：ＬＤＤ）領
域１２ａ、及び分離領域（isolating region）１３を含
む。この分離領域１３は、例えば、図示のごときに、フ
ィールド酸化層（field oxide layer）を使用して形成
された浅トレンチ分離（shallow trench isolation：Ｓ
ＴＩ）領域でもよい。
【０００４】基板１０上には、例えば二酸化シリコン層
あるいは窒化シリコン層である絶縁層１４が形成され
る。次に絶縁層１４にオーバーエッチング処理が施さ
れ、ゲート領域１２の２側面上にスペーサ１５が形成さ
れる。これらスペーサ１５はゲート領域１２の高さより
も多少低く提供される。このオーバーエッチング処理中
に分離領域１３の上側も削られる。その後に、マスクと
してスペーサ１５とゲート領域１２とが使用されて基板
１０はドープ処理され、ソース／ドレーン領域１６が形
成されて図２に示す構造体が提供される。
あるいは窒化シリコン層である絶縁層１４が形成され
る。次に絶縁層１４にオーバーエッチング処理が施さ
れ、ゲート領域１２の２側面上にスペーサ１５が形成さ
れる。これらスペーサ１５はゲート領域１２の高さより
も多少低く提供される。このオーバーエッチング処理中
に分離領域１３の上側も削られる。その後に、マスクと
してスペーサ１５とゲート領域１２とが使用されて基板
１０はドープ処理され、ソース／ドレーン領域１６が形
成されて図２に示す構造体が提供される。
【０００５】続いて、図３に示すように、その構造体上
には、例えばチタン層である金属層１７が積層される。
次に、急速熱処理（rapid thermal processing：ＲＴ
Ｐ）を施して金属層１７をゲート領域１２とソース／ド
レーン領域１６の上側でポリシリコンと反応させる。こ
の反応でソース／ドレーン領域１６に隣接した分離層１
３にまで延びる金属珪化物層１８が形成される。その後
に、ウェットエッチング処理が施されてその金属層１７
の非反応部分が除去され、図４に示すような断面形状が
提供される。
には、例えばチタン層である金属層１７が積層される。
次に、急速熱処理（rapid thermal processing：ＲＴ
Ｐ）を施して金属層１７をゲート領域１２とソース／ド
レーン領域１６の上側でポリシリコンと反応させる。こ
の反応でソース／ドレーン領域１６に隣接した分離層１
３にまで延びる金属珪化物層１８が形成される。その後
に、ウェットエッチング処理が施されてその金属層１７
の非反応部分が除去され、図４に示すような断面形状が
提供される。
【０００６】その後、図５に示すように、その構造体上
には、例えば二酸化シリコン層である誘電（絶縁）層
（dielectric layer）１９が形成される。この誘電層１
９はコンタクトウィンド２０を提供するためにパターン
処理される。このコンタクトウィンド２０はソース／ド
レーン領域１６の上部に位置する金属珪化物層１８を露
出させる。さらに、コンタクトウィンド２０は分離領域
１３の一部を露出させる。以上で従来手法に従ったセル
フアライン珪化物層が完成する。
には、例えば二酸化シリコン層である誘電（絶縁）層
（dielectric layer）１９が形成される。この誘電層１
９はコンタクトウィンド２０を提供するためにパターン
処理される。このコンタクトウィンド２０はソース／ド
レーン領域１６の上部に位置する金属珪化物層１８を露
出させる。さらに、コンタクトウィンド２０は分離領域
１３の一部を露出させる。以上で従来手法に従ったセル
フアライン珪化物層が完成する。
【０００７】ソース／ドレーン領域とゲート領域上で実
効的な線幅を維持しながらこの金属珪化物層の線幅を減
少させるには、この従来方法はスペーサのオーバーエッ
チング処理を必要とする。しかし、このオーバーエッチ
ング処理は分離領域１３の二酸化シリコン層の上方部の
一部をも削り取る。さらに、金属珪化物層１８を分離領
域１３の角部にてソース／ドレーン領域１６のとの接合
部に隣接して配置させると、不都合な電流リークが発生
する。その結果、使用コンポーネントの機能不全が発生
する。この問題は浅接合部を有したサブミクロンのコン
ポーネントでは特に重大である。
効的な線幅を維持しながらこの金属珪化物層の線幅を減
少させるには、この従来方法はスペーサのオーバーエッ
チング処理を必要とする。しかし、このオーバーエッチ
ング処理は分離領域１３の二酸化シリコン層の上方部の
一部をも削り取る。さらに、金属珪化物層１８を分離領
域１３の角部にてソース／ドレーン領域１６のとの接合
部に隣接して配置させると、不都合な電流リークが発生
する。その結果、使用コンポーネントの機能不全が発生
する。この問題は浅接合部を有したサブミクロンのコン
ポーネントでは特に重大である。
【０００８】本発明の１目的は、そのようなソース／ド
レーン領域にイオンを拡散（implant）させる工程にて
傾斜を利用し、分離領域に近接する角部でのソース／ド
レーン領域の接合深度（junction depth）を増加させ、
不都合な電流リークの発生を回避させるようなセルフア
ライン珪化物の製造方法を提供することである。
レーン領域にイオンを拡散（implant）させる工程にて
傾斜を利用し、分離領域に近接する角部でのソース／ド
レーン領域の接合深度（junction depth）を増加させ、
不都合な電流リークの発生を回避させるようなセルフア
ライン珪化物の製造方法を提供することである。
【０００９】本発明の別目的は、そのようなコンタクト
ウィンドのサイズを増加させ、金属珪化物の接触抵抗と
面抵抗とを低減させるようなセルフアライン珪化物の製
造方法を提供することである。
ウィンドのサイズを増加させ、金属珪化物の接触抵抗と
面抵抗とを低減させるようなセルフアライン珪化物の製
造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明のこれら目的と利
点とを達成させるため、本発明は、少なくとも１領域の
ＭＯＳコンポーネント領域を有した基板の提供を含むセ
ルフアライン珪化物の製造方法を提供する。このＭＯＳ
コンポーネント領域は、ゲート領域と、軽ドープソース
／ドレーン領域と、分離領域とを含んでいる。この基板
面上には第１絶縁層が積層される。この第１絶縁層に対
して異方性オーバーエッチング（anisotropic overetch
ing）処理が施され、ゲート領域の側面にスペーサが形
成される。同時に分離領域の一部も削り取られる。マス
クとしてこれらスペーサとゲート領域とを使用し、２種
類のイオンを傾斜角度を有して基板内に拡散させ、基板
内のゲートの各側に複数のソース／ドレーン領域を形成
させる。これら層の表面には金属層が形成される。急速
熱処理によってこの金属層はゲート領域とソース／ドレ
ーン領域の上面でシリコンと反応する。次に、選択的エ
ッチング手法を利用し、非反応金属層部分を除去する。
これらの表面には第２絶縁層と誘電層とが順番に形成さ
れる。この第２絶縁層をエッチングストップとして利用
し、誘電層にパターン処理を実行し、複数のワイドボー
ダーコンタクトウィンド（wide border contact windo
w）を形成させる。このワイドボーダーコンタクトウィ
ンドを介して第２絶縁層を除去し、金属層を露出させて
本発明のセルフアライン珪化物を提供する。
点とを達成させるため、本発明は、少なくとも１領域の
ＭＯＳコンポーネント領域を有した基板の提供を含むセ
ルフアライン珪化物の製造方法を提供する。このＭＯＳ
コンポーネント領域は、ゲート領域と、軽ドープソース
／ドレーン領域と、分離領域とを含んでいる。この基板
面上には第１絶縁層が積層される。この第１絶縁層に対
して異方性オーバーエッチング（anisotropic overetch
ing）処理が施され、ゲート領域の側面にスペーサが形
成される。同時に分離領域の一部も削り取られる。マス
クとしてこれらスペーサとゲート領域とを使用し、２種
類のイオンを傾斜角度を有して基板内に拡散させ、基板
内のゲートの各側に複数のソース／ドレーン領域を形成
させる。これら層の表面には金属層が形成される。急速
熱処理によってこの金属層はゲート領域とソース／ドレ
ーン領域の上面でシリコンと反応する。次に、選択的エ
ッチング手法を利用し、非反応金属層部分を除去する。
これらの表面には第２絶縁層と誘電層とが順番に形成さ
れる。この第２絶縁層をエッチングストップとして利用
し、誘電層にパターン処理を実行し、複数のワイドボー
ダーコンタクトウィンド（wide border contact windo
w）を形成させる。このワイドボーダーコンタクトウィ
ンドを介して第２絶縁層を除去し、金属層を露出させて
本発明のセルフアライン珪化物を提供する。
【００１１】
【発明の実施の形態】図６から図１１にかけて、本発明
の１好適実施例に従ったセルフアライン珪化物の製造工
程が示されている。説明のためにこの実施例においては
Ｐ型シリコン基板が使用されている。しかし、本発明は
Ｎ型シリコン基板の場合にも同様に有効である。
の１好適実施例に従ったセルフアライン珪化物の製造工
程が示されている。説明のためにこの実施例においては
Ｐ型シリコン基板が使用されている。しかし、本発明は
Ｎ型シリコン基板の場合にも同様に有効である。
【００１２】図６には、例えば少なくとも１領域のＭＯ
Ｓコンポーネント領域２２を有したＰ型シリコン基板２
１が示されている。このＭＯＳコンポーネント領域２２
は、ゲート領域２３と、軽ドープ領域２３ａと、分離領
域２４とを有している。分離領域２４は、例えば二酸化
シリコンあるいはフィールド酸化層で成る浅トレンチ分
離領域であってもよい。この実施例において浅トレンチ
分離領域は説明のために使用されている。
Ｓコンポーネント領域２２を有したＰ型シリコン基板２
１が示されている。このＭＯＳコンポーネント領域２２
は、ゲート領域２３と、軽ドープ領域２３ａと、分離領
域２４とを有している。分離領域２４は、例えば二酸化
シリコンあるいはフィールド酸化層で成る浅トレンチ分
離領域であってもよい。この実施例において浅トレンチ
分離領域は説明のために使用されている。
【００１３】次に、この基板２１には、例えば化学蒸着
を利用して絶縁層２５が積層される。この絶縁層２５
は、例えば酸化シリコン層あるいは窒化シリコン層でよ
い。さらに、異方性オーバーエッチング処理が施され、
絶縁層２５のほとんどが除去されてゲート領域２３の側
面にスペーサ２６が形成される。これらスペーサ２６は
ゲート領域２３の高さよりも多少低い高さを有してい
る。このオーバーエッチング処理中に分離領域２４の上
層部も除去される。これでＭＯＳコンポーネント領域２
２の接触部が拡大し、図７に示す構造が得られる。
を利用して絶縁層２５が積層される。この絶縁層２５
は、例えば酸化シリコン層あるいは窒化シリコン層でよ
い。さらに、異方性オーバーエッチング処理が施され、
絶縁層２５のほとんどが除去されてゲート領域２３の側
面にスペーサ２６が形成される。これらスペーサ２６は
ゲート領域２３の高さよりも多少低い高さを有してい
る。このオーバーエッチング処理中に分離領域２４の上
層部も除去される。これでＭＯＳコンポーネント領域２
２の接触部が拡大し、図７に示す構造が得られる。
【００１４】その後に、図８に示すように、スペーサ２
６とゲート領域２３とがマスクとして使用される。例え
ばＮ型イオンのごときイオンがＭＯＳコンポーネント領
域２２内に傾斜角を有して拡散され、ソース／ドレーン
領域２７が形成される。これでソース／ドレーン領域２
７の接合深度が増加する。この傾斜は、例えば図８の矢
印２８で示すように、イオンの拡散方向に対して基板２
１を所定の角度にて配置することで得られる。イオン拡
散はこの基板をスピンさせながら遂行される。この傾斜
処理の結果、ソース／ドレーン領域２７内で、分離領域
２４の下方側に隣接して不純物拡散領域２９が形成され
る。この傾斜と分離領域２４の上部の先行除去処理とに
よって、拡散イオンは分離領域２４に隣接したＭＯＳコ
ンポーネント領域２２の外側エッジ部を通過できるから
である。
６とゲート領域２３とがマスクとして使用される。例え
ばＮ型イオンのごときイオンがＭＯＳコンポーネント領
域２２内に傾斜角を有して拡散され、ソース／ドレーン
領域２７が形成される。これでソース／ドレーン領域２
７の接合深度が増加する。この傾斜は、例えば図８の矢
印２８で示すように、イオンの拡散方向に対して基板２
１を所定の角度にて配置することで得られる。イオン拡
散はこの基板をスピンさせながら遂行される。この傾斜
処理の結果、ソース／ドレーン領域２７内で、分離領域
２４の下方側に隣接して不純物拡散領域２９が形成され
る。この傾斜と分離領域２４の上部の先行除去処理とに
よって、拡散イオンは分離領域２４に隣接したＭＯＳコ
ンポーネント領域２２の外側エッジ部を通過できるから
である。
【００１５】図９は前記の構造体に、例えばチタン層で
ある金属層３０が形成された状態を示す。次に、急速熱
なまし処理（rapi thermal annealing）を実行して金属
層３０をゲート領域２３とソース／ドレーン領域２７の
上面でシリコンと反応させ、セルフアライン金属珪化物
層３１を形成する。このなまし処理で金属珪化物層３１
にはさらに大きな領有部分が提供される。その後にウェ
ットエッチング処理が施され、金属層３０の非反応部分
が除去されて図１０に示す構造が提供される。
ある金属層３０が形成された状態を示す。次に、急速熱
なまし処理（rapi thermal annealing）を実行して金属
層３０をゲート領域２３とソース／ドレーン領域２７の
上面でシリコンと反応させ、セルフアライン金属珪化物
層３１を形成する。このなまし処理で金属珪化物層３１
にはさらに大きな領有部分が提供される。その後にウェ
ットエッチング処理が施され、金属層３０の非反応部分
が除去されて図１０に示す構造が提供される。
【００１６】図１１に示すように、絶縁層３２と誘電層
３３とはこの構造体の表面に順番に積層される。絶縁層
３２は、例えば窒化シリコン層であり、誘電層３３は、
例えば酸化シリコン層である。次に、絶縁層３２をエッ
チングストップ層として使用して誘電層３３にパターン
処理を施す。その後に、絶縁層３２の露出部分は除去さ
れてワイドボーダーコンタクトウィンド３４が提供さ
れ、金属珪化物層３１が露出される。以降の処理は従来
と同様であり、よってその説明は省略する。
３３とはこの構造体の表面に順番に積層される。絶縁層
３２は、例えば窒化シリコン層であり、誘電層３３は、
例えば酸化シリコン層である。次に、絶縁層３２をエッ
チングストップ層として使用して誘電層３３にパターン
処理を施す。その後に、絶縁層３２の露出部分は除去さ
れてワイドボーダーコンタクトウィンド３４が提供さ
れ、金属珪化物層３１が露出される。以降の処理は従来
と同様であり、よってその説明は省略する。
【００１７】本発明を以上の実施例を基にして解説して
きたが、本発明はこれら実施例によって限定されるもの
ではない。本発明にはこれらの多様な変形及び改良も含
まれる。従って、本発明を定義する「請求の範囲」はこ
れらの変形及び改良をも含むように解釈されるべきであ
る。
きたが、本発明はこれら実施例によって限定されるもの
ではない。本発明にはこれらの多様な変形及び改良も含
まれる。従って、本発明を定義する「請求の範囲」はこ
れらの変形及び改良をも含むように解釈されるべきであ
る。
【００１８】
【発明の効果】本発明によるセルフアライン珪化物層の
製造方法は少なくとも以下の利点を提供する。
製造方法は少なくとも以下の利点を提供する。
【００１９】（１）大傾斜角イオン拡散処理によるソー
ス／ドレーン領域下部での分離領域に隣接させた不純物
拡散領域の形成は、このソース／ドレーン領域の接合深
度を増大させる。図１１の矢印４０で示すように、分離
領域のエッジ部に配置された金属珪化物はソース／ドレ
ーン接合部に過剰に近接せず、よって不都合な電流リー
クが防止される。
ス／ドレーン領域下部での分離領域に隣接させた不純物
拡散領域の形成は、このソース／ドレーン領域の接合深
度を増大させる。図１１の矢印４０で示すように、分離
領域のエッジ部に配置された金属珪化物はソース／ドレ
ーン接合部に過剰に近接せず、よって不都合な電流リー
クが防止される。
【００２０】（２）分離領域の先行オーバーエッチング
処理を通じて露出されているソース／ドレーン領域の表
面に金属珪化物層を形成することが可能である。従っ
て、ワイドボーダーコンタクトウィンドにさらに拡大さ
れた表面部を提供することが可能となり、その接触抵抗
と面抵抗とを同時に低減させる。
処理を通じて露出されているソース／ドレーン領域の表
面に金属珪化物層を形成することが可能である。従っ
て、ワイドボーダーコンタクトウィンドにさらに拡大さ
れた表面部を提供することが可能となり、その接触抵抗
と面抵抗とを同時に低減させる。
【図１】 この図は、従来方法によるセルフアライン珪
化物層の製造工程を示した図１から図５の中の最初の工
程の図であり、基板にＭＯＳコンポーネント領域の提供
された様子が示されている。
化物層の製造工程を示した図１から図５の中の最初の工
程の図であり、基板にＭＯＳコンポーネント領域の提供
された様子が示されている。
【図２】 この図は、ソース／ドレーン領域が形成され
る工程を示す図である。
る工程を示す図である。
【図３】 この図は、ソース／ドレーン領域に隣接した
分離層にまで延びる金属珪化物層が形成される工程を示
す図である。
分離層にまで延びる金属珪化物層が形成される工程を示
す図である。
【図４】 この図は、ソース／ドレーン領域に隣接した
分離層にまで延びる金属珪化物層が形成される工程を示
す図である。
分離層にまで延びる金属珪化物層が形成される工程を示
す図である。
【図５】 この図は、ウェットエッチング処理が施され
てその金属層の非反応部分が除去される工程を示す図で
ある。
てその金属層の非反応部分が除去される工程を示す図で
ある。
【図６】 この図は、本発明に従ったセルフアライン珪
化物の製造工程を示した図６から図１１の中の最初の工
程の図であり、ＭＯＳコンポーネント領域を有したＰ型
シリコン基板が示されている。
化物の製造工程を示した図６から図１１の中の最初の工
程の図であり、ＭＯＳコンポーネント領域を有したＰ型
シリコン基板が示されている。
【図７】 この図は、異方性オーバーエッチング処理が
施される工程を示す図である。
施される工程を示す図である。
【図８】 この図は、不純物拡散領域が形成される工程
を示す図である。
を示す図である。
【図９】 この図は、金属層が形成される工程を示す図
である。
である。
【図１０】 この図は、ウェットエッチング処理が施さ
れ、金属層の非反応部分が除去される工程を示す図であ
る。
れ、金属層の非反応部分が除去される工程を示す図であ
る。
【図１１】 この図は、ワイドボーダーコンタクトウィ
ンドが提供され、金属珪化物層が露出される工程を示す
図である。
ンドが提供され、金属珪化物層が露出される工程を示す
図である。
１０ 基板 １１ ＭＯＳコンポーネント領域 １２ ゲート領域 １２ａ 軽ドープドレーン領域 １３ 分離領域 １４ 絶縁層 １５ スペーサ １６ ソース／ドレーン領域 １７ 金属層 １８ 金属珪化物層 １９ 誘電層 ２０ コンタクトウィンド ２１ Ｐ型シリコン基板 ２２ ＭＯＳコンポーネント領域 ２３ ゲート領域 ２３ａ 軽ドープ領域 ２４ 分離領域 ２５ 絶縁層 ２６ スペーサ ２７ ソース／ドレーン領域 ２８ イオンの拡散方向 ２９ 不純物拡散領域 ３０ 金属層 ３１ 金属珪化物層 ３２ 絶縁層 ３３ 誘電層 ３４ ワイドボーダーコンタクトウィンド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/336
Claims (10)
- 【請求項１】 セルフアライン珪化物の製造方法であっ
て、 ゲート領域と、軽ドープ領域と、分離領域とを含んだ少
なくとも１領域のＭＯＳコンポーネント領域を上部に有
した基板を提供するステップと、 この基板の表面に第１絶縁層を積層させるステップと、 この第１絶縁層に異方性オーバーエッチング処理を施
し、前記ゲート領域のそれぞれの側面にスペーサを形成
させ、同時に前記分離領域の上部の一部を除去するステ
ップと、 前記スペーサと前記ゲート領域とをマスクとして使用
し、前記ＭＯＳコンポーネント領域内に傾斜角を有して
イオンを拡散させ、そのゲート領域の各側にて前記基板
内にソース／ドレーン領域を形成させるステップと、 その基板と、前記ＭＯＳコンポーネントと、前記スペー
サとの表面に金属層を形成させるステップと、 急速熱処理を施し、その金属層を前記ゲート領域と前記
ソース／ドレーン領域の上面でシリコンと反応させ、金
属珪化物層を形成させるステップと、 前記金属層の非反応部分に選択的エッチング処理を施す
ステップと、 前記基板、前記ＭＯＳコンポーネント領域、前記スペー
サ、及び前記金属珪化物層の表面に第２絶縁層と誘電層
とを順番に形成させるステップと、 その第２絶縁層をエッチングストップとして利用し、そ
の誘電層に対してパターン処理を施して複数のワイドボ
ーダーコンタクトウィンドを形成させるステップと、 そのワイドボーダーコンタクトウィンドを利用して前記
第２絶縁層を除去し、前記金属珪化物層を露出させるス
テップと、を含んでいることを特徴とするセルフアライ
ン珪化物の製造方法。 - 【請求項２】 前記基板を提供するステップはＰ型基板
を提供するステップを含んでおり、前記イオンを拡散さ
せるステップはＮ型イオンを拡散させるステップを含ん
でいることを特徴とする請求項１記載のセルフアライン
珪化物の製造方法。 - 【請求項３】 前記基板を提供するステップはＮ型基板
を提供するステップを含んでおり、前記イオンを拡散さ
せるステップはＰ型イオンを拡散させるステップを含ん
でいることを特徴とする請求項１記載のセルフアライン
珪化物の製造方法。 - 【請求項４】 前記基板を提供するステップは浅トレン
チ分離領域である分離領域を含んでいることを特徴とす
る請求項１記載のセルフアライン珪化物の製造方法。 - 【請求項５】 前記基板を提供するステップはフィール
ド酸化層である分離領域を含んでいることを特徴とする
請求項１記載のセルフアライン珪化物の製造方法。 - 【請求項６】 前記第１絶縁層を積層させるステップは
酸化シリコンである第１絶縁層を含んでいることを特徴
とする請求項１記載のセルフアライン珪化物の製造方
法。 - 【請求項７】 前記第１絶縁層を積層させるステップは
窒化シリコンである第１絶縁層を含んでいることを特徴
とする請求項１記載のセルフアライン珪化物の製造方
法。 - 【請求項８】 前記金属層を形成させるステップはチタ
ンである金属層を含んでいることを特徴とする請求項１
記載のセルフアライン珪化物の製造方法。 - 【請求項９】 前記第２絶縁層と誘電層とを形成させる
ステップは窒化シリコンである第２絶縁層を含んでいる
ことを特徴とする請求項１記載のセルフアライン珪化物
の製造方法。 - 【請求項１０】 前記第２絶縁層と誘電層とを形成させ
るステップは酸化シリコンである誘電層を含んでいるこ
とを特徴とする請求項１記載のセルフアライン珪化物の
製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW086107014A TW345694B (en) | 1997-05-24 | 1997-05-24 | Method of making a self-aligned silicide component |
| TW86107014 | 1997-05-24 | ||
| GB9716395A GB2328078B (en) | 1997-05-24 | 1997-08-01 | Method of making a self-aligned silicide |
| NL1006872A NL1006872C2 (nl) | 1997-05-24 | 1997-08-28 | Methode voor het maken van een zelfrichtende silicidelaag. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335662A JPH10335662A (ja) | 1998-12-18 |
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Family
ID=27268962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09216235A Expired - Fee Related JP3041369B2 (ja) | 1997-05-24 | 1997-08-11 | セルフアライン珪化物の製造方法 |
Country Status (6)
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| DE (1) | DE19734837B4 (ja) |
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| GB (1) | GB2328078B (ja) |
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| JP2007508705A (ja) * | 2003-10-17 | 2007-04-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置とこの種の半導体装置の製造方法 |
| JP2005183458A (ja) * | 2003-12-16 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及びその製造装置 |
| DE102004055083B4 (de) * | 2004-11-15 | 2008-01-17 | Trw Automotive Electronics & Components Gmbh & Co. Kg | Schweißteil für das Verschweißen mittels einer Kehlnaht und elektrische Baueinheit |
| US7442619B2 (en) * | 2006-05-18 | 2008-10-28 | International Business Machines Corporation | Method of forming substantially L-shaped silicide contact for a semiconductor device |
| US8338265B2 (en) * | 2008-11-12 | 2012-12-25 | International Business Machines Corporation | Silicided trench contact to buried conductive layer |
| US8664050B2 (en) * | 2012-03-20 | 2014-03-04 | International Business Machines Corporation | Structure and method to improve ETSOI MOSFETS with back gate |
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|---|---|---|---|---|
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| US5612914A (en) * | 1991-06-25 | 1997-03-18 | Texas Instruments Incorporated | Asymmetrical non-volatile memory cell, arrays and methods for fabricating same |
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| KR950026039A (ko) * | 1994-02-25 | 1995-09-18 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
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| US6281562B1 (en) * | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
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-
1997
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- 1997-08-01 GB GB9716395A patent/GB2328078B/en not_active Expired - Fee Related
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- 1997-09-05 FR FR9711068A patent/FR2763743B1/fr not_active Expired - Fee Related
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