JPH05166798A - 半導体装置の素子分離領域の形成方法 - Google Patents
半導体装置の素子分離領域の形成方法Info
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- JPH05166798A JPH05166798A JP35466191A JP35466191A JPH05166798A JP H05166798 A JPH05166798 A JP H05166798A JP 35466191 A JP35466191 A JP 35466191A JP 35466191 A JP35466191 A JP 35466191A JP H05166798 A JPH05166798 A JP H05166798A
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Abstract
(57)【要約】
【目的】 本発明は、ＳＡＬＩＣＩＤＥプロセスのシリ
サイド膜よりなる低抵抗層とシリコン基板との距離を離
すことにより、接合リークの低減を図る。 【構成】 半導体基板11に素子分離領域としてＬＯＣＯ
Ｓ酸化膜12を形成し、次いで低抵抗層16を設けた半導体
装置（例えばＭＯＳトランジスタ10）を形成し、続いて
ＬＯＣＯＳ酸化膜12の上層を選択的にエッチングしてバ
ーズビーク部分17を除去した後、ＬＯＣＯＳ酸化膜12，
低抵抗層16間の半導体基板11に拡散層（例えばソース・
ドレイン領域18）を形成する。または、半導体基板に設
けた半導体装置の拡散層の表面に低抵抗層を形成した
後、ＬＯＣＯＳ酸化膜側の低抵抗層を除去し、上記同様
に半導体基板に拡散層を形成する。あるいは、半導体装
置を形成する際に、半導体基板に斜めイオン注入を行っ
て、ＬＯＣＯＳ酸化膜の縁部と半導体基板との境界にお
ける拡散層の接合深さを深くする。
サイド膜よりなる低抵抗層とシリコン基板との距離を離
すことにより、接合リークの低減を図る。 【構成】 半導体基板11に素子分離領域としてＬＯＣＯ
Ｓ酸化膜12を形成し、次いで低抵抗層16を設けた半導体
装置（例えばＭＯＳトランジスタ10）を形成し、続いて
ＬＯＣＯＳ酸化膜12の上層を選択的にエッチングしてバ
ーズビーク部分17を除去した後、ＬＯＣＯＳ酸化膜12，
低抵抗層16間の半導体基板11に拡散層（例えばソース・
ドレイン領域18）を形成する。または、半導体基板に設
けた半導体装置の拡散層の表面に低抵抗層を形成した
後、ＬＯＣＯＳ酸化膜側の低抵抗層を除去し、上記同様
に半導体基板に拡散層を形成する。あるいは、半導体装
置を形成する際に、半導体基板に斜めイオン注入を行っ
て、ＬＯＣＯＳ酸化膜の縁部と半導体基板との境界にお
ける拡散層の接合深さを深くする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の素子分離
領域の形成方法に関するものである。
領域の形成方法に関するものである。
【０００２】
【従来の技術】半導体デバイスの高集積化が進むにした
がい、デバイスの設計ルールが０．５μｍ以下のレベル
になってきている。このため、半導体装置として例えば
ＭＩＳ型トランジスタでは、ソース・ドレイン領域の接
合の深さが浅くなってきている。ところが、ソース・ド
レイン領域の接合の深さが浅くなると、ソース・ドレイ
ン領域のシート抵抗が上昇する。そこで、ソース・ドレ
イン領域を配線として用いるデバイス〔例えばＡＳＩＣ
（Application Specific Integrated Circuit）〕で
は、当該ソース・ドレイン領域を低抵抗化する必要があ
る。その一つの方法として、ソース・ドレイン領域の上
層にシリサイドを形成するＳＡＬＩＣＩＤＥ（Self-Ali
ghned-Sillcide）プロセスが提案されている。
がい、デバイスの設計ルールが０．５μｍ以下のレベル
になってきている。このため、半導体装置として例えば
ＭＩＳ型トランジスタでは、ソース・ドレイン領域の接
合の深さが浅くなってきている。ところが、ソース・ド
レイン領域の接合の深さが浅くなると、ソース・ドレイ
ン領域のシート抵抗が上昇する。そこで、ソース・ドレ
イン領域を配線として用いるデバイス〔例えばＡＳＩＣ
（Application Specific Integrated Circuit）〕で
は、当該ソース・ドレイン領域を低抵抗化する必要があ
る。その一つの方法として、ソース・ドレイン領域の上
層にシリサイドを形成するＳＡＬＩＣＩＤＥ（Self-Ali
ghned-Sillcide）プロセスが提案されている。
【０００３】次に上記ＳＡＬＩＣＩＤＥプロセスを図８
の製造工程図により説明する。図に示すＳＡＬＩＣＩＤ
Ｅプロセスの低抵抗層には、シリサイド中で最も抵抗値
が低いとされているチタンシリサイド（ＴｉＳｉ2 ）を
用いる。図８の（１）に示すように、通常のＬＯＣＯＳ
酸化法によって、シリコン基板５１の上層に素子分離領
域になるＬＯＣＯＳ酸化膜５２を形成する。
の製造工程図により説明する。図に示すＳＡＬＩＣＩＤ
Ｅプロセスの低抵抗層には、シリサイド中で最も抵抗値
が低いとされているチタンシリサイド（ＴｉＳｉ2 ）を
用いる。図８の（１）に示すように、通常のＬＯＣＯＳ
酸化法によって、シリコン基板５１の上層に素子分離領
域になるＬＯＣＯＳ酸化膜５２を形成する。
【０００４】その後シリコン基板５１の上面に、ＬＯＣ
ＯＳ酸化法で形成した窒化シリコン膜（図示せず）と多
結晶シリコン膜（図示せず）と酸化シリコン膜（図示せ
ず）とを除去する。次いで図８の（２）に示す如く、熱
酸化法によって、シリコン基板５１の上層にゲート酸化
膜５３を形成する。さらに化学的気相成長法によって、
ゲート酸化膜５３側の全面に多結晶シリコン膜５４を堆
積する。その後通常のホトリソグラフィーとエッチング
とによって、多結晶シリコン膜５４の２点鎖線で示す部
分とゲート酸化膜５３の１点鎖線で示す部分を除去し、
各残りの部分でゲート配線５５を形成する。続いてイオ
ン注入法によって、ゲート配線５５の両側のシリコン基
板５１にＬＤＤ拡散層５６を形成する。
ＯＳ酸化法で形成した窒化シリコン膜（図示せず）と多
結晶シリコン膜（図示せず）と酸化シリコン膜（図示せ
ず）とを除去する。次いで図８の（２）に示す如く、熱
酸化法によって、シリコン基板５１の上層にゲート酸化
膜５３を形成する。さらに化学的気相成長法によって、
ゲート酸化膜５３側の全面に多結晶シリコン膜５４を堆
積する。その後通常のホトリソグラフィーとエッチング
とによって、多結晶シリコン膜５４の２点鎖線で示す部
分とゲート酸化膜５３の１点鎖線で示す部分を除去し、
各残りの部分でゲート配線５５を形成する。続いてイオ
ン注入法によって、ゲート配線５５の両側のシリコン基
板５１にＬＤＤ拡散層５６を形成する。
【０００５】次いで図８の（３）に示すように、ゲート
配線５５側の全面に酸化シリコン膜５７を形成し、その
後当該酸化膜シリコン膜５７の２点鎖線で示す部分をエ
ッチバックして、ゲート配線５５の側壁にサイドウォー
ル５８を形成する。その後ゲート配線５５とサイドウォ
ール５８とＬＯＣＯＳ酸化膜５２とをイオン注入マスク
にし、シリコン基板５１の上層に上記ＬＤＤ拡散層５６
よりも深い状態に導電性不純物をイオン注入する。そし
てソース・ドレイン領域５９を形成する。
配線５５側の全面に酸化シリコン膜５７を形成し、その
後当該酸化膜シリコン膜５７の２点鎖線で示す部分をエ
ッチバックして、ゲート配線５５の側壁にサイドウォー
ル５８を形成する。その後ゲート配線５５とサイドウォ
ール５８とＬＯＣＯＳ酸化膜５２とをイオン注入マスク
にし、シリコン基板５１の上層に上記ＬＤＤ拡散層５６
よりも深い状態に導電性不純物をイオン注入する。そし
てソース・ドレイン領域５９を形成する。
【０００６】さらに図８の（４）に示すように、ゲート
配線５５側の全面に、チタン膜６０を形成する。続いて
６００℃のアニール処理を行って、チタン膜６０のチタ
ン（Ｔｉ）とシリコン基板５１の（Ｓｉ）とをシリサイ
ド反応させて、上記ソース・ドレイン領域５９の上層に
チタンシリサイド（ＴｉＳｉ2 ）よりなる低抵抗層６１
を形成する。その後選択エッチングを行って、チタン膜
６０の未反応部分（２点鎖線で示す部分）のみを除去す
る。続いて８００℃のアニール処理を行って、低抵抗層
６１の安定化を図り、安定なＴｉＳｉ2 をソース・ドレ
イン領域５９上とゲート配線５５上のみに形成する。
配線５５側の全面に、チタン膜６０を形成する。続いて
６００℃のアニール処理を行って、チタン膜６０のチタ
ン（Ｔｉ）とシリコン基板５１の（Ｓｉ）とをシリサイ
ド反応させて、上記ソース・ドレイン領域５９の上層に
チタンシリサイド（ＴｉＳｉ2 ）よりなる低抵抗層６１
を形成する。その後選択エッチングを行って、チタン膜
６０の未反応部分（２点鎖線で示す部分）のみを除去す
る。続いて８００℃のアニール処理を行って、低抵抗層
６１の安定化を図り、安定なＴｉＳｉ2 をソース・ドレ
イン領域５９上とゲート配線５５上のみに形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｓ
ＡＬＩＣＩＤＥプロセスでは、図９に示す如く、ＬＯＣ
ＯＳ酸化膜５２にバーズビーク６２が形成される。この
ため、ソース・ドレイン領域５９を形成するためのイオ
ン注入の際に、バーズビーク６２の下方のシリコン基板
５１中には、不純物が十分に導入されない。この結果、
シリサイド膜よりなる低抵抗層６１とシリコン基板５１
との距離が短くなるので、接合リークは大きくなる。
ＡＬＩＣＩＤＥプロセスでは、図９に示す如く、ＬＯＣ
ＯＳ酸化膜５２にバーズビーク６２が形成される。この
ため、ソース・ドレイン領域５９を形成するためのイオ
ン注入の際に、バーズビーク６２の下方のシリコン基板
５１中には、不純物が十分に導入されない。この結果、
シリサイド膜よりなる低抵抗層６１とシリコン基板５１
との距離が短くなるので、接合リークは大きくなる。
【０００８】本発明は、接合リークの発生を抑えた半導
体装置の素子分離領域の形成方法を提供することを目的
とする。
体装置の素子分離領域の形成方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた素子分離領域の形成方法である。
すなわち、半導体基板にＬＯＣＯＳ酸化膜を形成するこ
とにより、半導体装置の素子分離領域を形成する方法に
おいて、半導体基板にＬＯＣＯＳ酸化膜よりなる素子分
離領域を形成した後、ＬＯＣＯＳ酸化膜のバーズビーク
部分を選択的にエッチングして除去する。
成するためになされた素子分離領域の形成方法である。
すなわち、半導体基板にＬＯＣＯＳ酸化膜を形成するこ
とにより、半導体装置の素子分離領域を形成する方法に
おいて、半導体基板にＬＯＣＯＳ酸化膜よりなる素子分
離領域を形成した後、ＬＯＣＯＳ酸化膜のバーズビーク
部分を選択的にエッチングして除去する。
【００１０】または、半導体基板にＬＯＣＯＳ酸化膜よ
りなる素子分離領域を形成した後、素子分離領域間の前
記半導体基板に半導体装置を形成し、その後半導体基板
の上層に形成した半導体装置の拡散層の表面に、金属ま
たは金属シリサイドよりなる低抵抗層を形成した後、Ｌ
ＯＣＯＳ酸化膜側の当該低抵抗層を除去する。
りなる素子分離領域を形成した後、素子分離領域間の前
記半導体基板に半導体装置を形成し、その後半導体基板
の上層に形成した半導体装置の拡散層の表面に、金属ま
たは金属シリサイドよりなる低抵抗層を形成した後、Ｌ
ＯＣＯＳ酸化膜側の当該低抵抗層を除去する。
【００１１】あるいは、半導体基板にＬＯＣＯＳ酸化膜
よりなる素子分離領域を形成した後、素子分離領域間の
前記半導体基板に半導体装置を形成する際に、ＬＯＣＯ
Ｓ酸化膜側の半導体基板に斜めイオン注入を行って、Ｌ
ＯＣＯＳ酸化膜の縁部と半導体基板との境界における半
導体基板に形成される拡散層の接合深さを深く形成す
る。
よりなる素子分離領域を形成した後、素子分離領域間の
前記半導体基板に半導体装置を形成する際に、ＬＯＣＯ
Ｓ酸化膜側の半導体基板に斜めイオン注入を行って、Ｌ
ＯＣＯＳ酸化膜の縁部と半導体基板との境界における半
導体基板に形成される拡散層の接合深さを深く形成す
る。
【００１２】
【作用】上記素子分離領域の形成方法では、ＬＯＣＯＳ
酸化膜のバーズビーク部分を除去することにより、また
はＬＯＣＯＳ酸化膜側の当該低抵抗層を除去することに
より、低抵抗層とＬＯＣＯＳ酸化膜との間に半導体基板
が露出する。このため、露出した部分の半導体基板に
は、深い拡散層を形成することが可能になるので、接合
リークが低減する。あるいは、ＬＯＣＯＳ酸化膜側の半
導体基板に斜めイオン注入を行うことにより、ＬＯＣＯ
Ｓ酸化膜の縁部と半導体基板との境界における半導体基
板に形成される拡散層の接合深さが深くなる。このた
め、接合リークが低減する。
酸化膜のバーズビーク部分を除去することにより、また
はＬＯＣＯＳ酸化膜側の当該低抵抗層を除去することに
より、低抵抗層とＬＯＣＯＳ酸化膜との間に半導体基板
が露出する。このため、露出した部分の半導体基板に
は、深い拡散層を形成することが可能になるので、接合
リークが低減する。あるいは、ＬＯＣＯＳ酸化膜側の半
導体基板に斜めイオン注入を行うことにより、ＬＯＣＯ
Ｓ酸化膜の縁部と半導体基板との境界における半導体基
板に形成される拡散層の接合深さが深くなる。このた
め、接合リークが低減する。
【００１３】
【実施例】本発明の第１の実施例を図１に示す製造工程
図により説明する。図１の（１）に示すように、通常の
ＬＯＣＯＳ酸化法によって、半導体基板（例えば単結晶
シリコン基板）１１に、素子分離領域になるＬＯＣＯＳ
酸化膜１２を形成した後、通常のＬＤＤ構造のＭＯＳト
ランジスタプロセスによって、ＬＯＣＯＳ酸化膜１２間
の半導体基板１１に、ゲート１３とゲートサイドウォー
ル１４とＬＤＤ拡散層１５とを形成する。さらに通常の
シリサイド形成法によって、ＬＤＤ拡散層１５の上面と
ゲート１３の上面とに、例えばチタンシリサイド（Ｔｉ
Ｓｉ2 ）よりなる低抵抗層１６を形成する。
図により説明する。図１の（１）に示すように、通常の
ＬＯＣＯＳ酸化法によって、半導体基板（例えば単結晶
シリコン基板）１１に、素子分離領域になるＬＯＣＯＳ
酸化膜１２を形成した後、通常のＬＤＤ構造のＭＯＳト
ランジスタプロセスによって、ＬＯＣＯＳ酸化膜１２間
の半導体基板１１に、ゲート１３とゲートサイドウォー
ル１４とＬＤＤ拡散層１５とを形成する。さらに通常の
シリサイド形成法によって、ＬＤＤ拡散層１５の上面と
ゲート１３の上面とに、例えばチタンシリサイド（Ｔｉ
Ｓｉ2 ）よりなる低抵抗層１６を形成する。
【００１４】次いで図１の（２）に示す如く、低抵抗層
１６とＬＯＣＯＳ酸化膜１２とゲートサイドウォール１
４とをエッチングマスクにして、ＬＯＣＯＳ酸化膜１２
を選択的にエッチバック処理し、ＬＯＣＯＳ酸化膜１２
のバーズビーク部分１７（２点鎖線で示す部分）を除去
する。
１６とＬＯＣＯＳ酸化膜１２とゲートサイドウォール１
４とをエッチングマスクにして、ＬＯＣＯＳ酸化膜１２
を選択的にエッチバック処理し、ＬＯＣＯＳ酸化膜１２
のバーズビーク部分１７（２点鎖線で示す部分）を除去
する。
【００１５】その後、図１の（３）に示すように、通常
のイオン注入法によって、ＬＯＣＯＳ酸化膜１２とゲー
ト１３とゲートサイドウォール１４とをイオン注入マス
クにし、導電性不純物を半導体基板１１の上層の一部に
イオン注入してソース・ドレイン領域１８を形成する。
上記の如くして、ＭＯＳトランジスタ１０を形成する。
のイオン注入法によって、ＬＯＣＯＳ酸化膜１２とゲー
ト１３とゲートサイドウォール１４とをイオン注入マス
クにし、導電性不純物を半導体基板１１の上層の一部に
イオン注入してソース・ドレイン領域１８を形成する。
上記の如くして、ＭＯＳトランジスタ１０を形成する。
【００１６】上記の製造方法の場合には、ＬＯＣＯＳ酸
化膜１２のバーズビーク部分１７を除去してから、ＭＯ
Ｓトランジスタのソース・ドレイン領域１８を形成す
る。このため、ソース・ドレイン領域１８を形成するた
めのイオン注入の際に、ＬＯＣＯＳ酸化膜１２側の接合
の深さが深くなる。
化膜１２のバーズビーク部分１７を除去してから、ＭＯ
Ｓトランジスタのソース・ドレイン領域１８を形成す
る。このため、ソース・ドレイン領域１８を形成するた
めのイオン注入の際に、ＬＯＣＯＳ酸化膜１２側の接合
の深さが深くなる。
【００１７】次に上記ＭＯＳトランジスタ１０の製造方
法の詳細を、図２，図３の製造工程図（その１），（そ
の２）により説明する。図２の（１）に示すように、通
常のＬＯＣＯＳ酸化法によって、半導体基板１１にＬＯ
ＣＯＳ酸化膜１２を形成し、その後窒化シリコン（Ｓｉ
Ｎ）膜よりなる酸化用マスク（２点鎖線で示す部分）２
１と酸化シリコン膜（１点鎖線で示す部分）２２とを除
去する。
法の詳細を、図２，図３の製造工程図（その１），（そ
の２）により説明する。図２の（１）に示すように、通
常のＬＯＣＯＳ酸化法によって、半導体基板１１にＬＯ
ＣＯＳ酸化膜１２を形成し、その後窒化シリコン（Ｓｉ
Ｎ）膜よりなる酸化用マスク（２点鎖線で示す部分）２
１と酸化シリコン膜（１点鎖線で示す部分）２２とを除
去する。
【００１８】次いで図２の（２）に示す如く、通常の熱
酸化法によって、半導体基板１１の上層にゲート酸化膜
２３を、例えば１６ｎｍの膜厚に形成する。このときの
熱酸化法の条件としては、例えば、流量が６ｓｃｃｍの
水素（Ｈ2 ）と流量が４ｓｃｃｍの酸素（Ｏ2 ）とより
なる反応ガスを用い、８５０℃の温度雰囲気で、ゲート
酸化膜２３の膜厚が１６ｎｍに成長するまで放置する。
その後、ＬＯＣＯＳ酸化膜１２側の全面に、通常の化学
的気相成長法によって、多結晶シリコン膜２４を、例え
ば２００ｎｍの厚さに成膜する。上記化学的気相成長法
の条件としては、例えば、流量が５００ｓｃｃｍのシラ
ン（ＳｉＨ4 ）と流量が０．３５ｓｃｃｍのホスフィン
（ＰＨ3 ）と流量が５０ｓｃｃｍのヘリウム（Ｈｅ）と
よりなる反応ガスを用い、成膜雰囲気の温度を５８０℃
に設定するとともに成膜雰囲気の圧力を７９．８Ｐａに
設定する。
酸化法によって、半導体基板１１の上層にゲート酸化膜
２３を、例えば１６ｎｍの膜厚に形成する。このときの
熱酸化法の条件としては、例えば、流量が６ｓｃｃｍの
水素（Ｈ2 ）と流量が４ｓｃｃｍの酸素（Ｏ2 ）とより
なる反応ガスを用い、８５０℃の温度雰囲気で、ゲート
酸化膜２３の膜厚が１６ｎｍに成長するまで放置する。
その後、ＬＯＣＯＳ酸化膜１２側の全面に、通常の化学
的気相成長法によって、多結晶シリコン膜２４を、例え
ば２００ｎｍの厚さに成膜する。上記化学的気相成長法
の条件としては、例えば、流量が５００ｓｃｃｍのシラ
ン（ＳｉＨ4 ）と流量が０．３５ｓｃｃｍのホスフィン
（ＰＨ3 ）と流量が５０ｓｃｃｍのヘリウム（Ｈｅ）と
よりなる反応ガスを用い、成膜雰囲気の温度を５８０℃
に設定するとともに成膜雰囲気の圧力を７９．８Ｐａに
設定する。
【００１９】次いで、通常のホトリソグラフィーとエッ
チングとによって、上記多結晶シリコン膜２４の２点鎖
線で示す部分とゲート酸化膜２３の１点鎖線で示す部分
とを除去し、残りの多結晶シリコン膜２４とゲート酸化
膜２３とでゲート１３を形成する。このとき、ＬＯＣＯ
Ｓ酸化膜１２の上層も除去される。上記エッチング条件
としては、例えば、流量が５０ｓｃｃｍの三塩化ホウ素
（ＢＣｌ3 ）と流量が２０ｓｃｃｍの塩化水素（ＨＣ
ｌ）と流量が１０ｓｃｃｍの塩素（Ｃｌ2 ）とよりなる
エッチングガスを用いて、エッチング雰囲気の圧力を
７．９８Ｐａに設定するとともに、高周波出力を１．５
ｋＷに設定する。
チングとによって、上記多結晶シリコン膜２４の２点鎖
線で示す部分とゲート酸化膜２３の１点鎖線で示す部分
とを除去し、残りの多結晶シリコン膜２４とゲート酸化
膜２３とでゲート１３を形成する。このとき、ＬＯＣＯ
Ｓ酸化膜１２の上層も除去される。上記エッチング条件
としては、例えば、流量が５０ｓｃｃｍの三塩化ホウ素
（ＢＣｌ3 ）と流量が２０ｓｃｃｍの塩化水素（ＨＣ
ｌ）と流量が１０ｓｃｃｍの塩素（Ｃｌ2 ）とよりなる
エッチングガスを用いて、エッチング雰囲気の圧力を
７．９８Ｐａに設定するとともに、高周波出力を１．５
ｋＷに設定する。
【００２０】続いて通常のイオン注入法によって、ゲー
ト１３の両側の半導体基板１１の上層に不純物を導入
し、ＬＤＤ拡散層１５を形成する。上記イオン注入条件
として、ＮＭＯＳを形成する場合には、例えば、不純物
にリン（Ｐ+ ）を用い、打ち込みエネルギーを２０ｋｅ
Ｖ、ドーズ量を２×１０13個／ｃｍ2 に設定する。また
ＰＭＯＳを形成する場合には、例えば、不純物に二フッ
化ホウ素（ＢＦ2 ）を用い、打ち込みエネルギーを３０
ｋｅＶ、ドーズ量を３×１０13個／ｃｍ2 に設定する。
ト１３の両側の半導体基板１１の上層に不純物を導入
し、ＬＤＤ拡散層１５を形成する。上記イオン注入条件
として、ＮＭＯＳを形成する場合には、例えば、不純物
にリン（Ｐ+ ）を用い、打ち込みエネルギーを２０ｋｅ
Ｖ、ドーズ量を２×１０13個／ｃｍ2 に設定する。また
ＰＭＯＳを形成する場合には、例えば、不純物に二フッ
化ホウ素（ＢＦ2 ）を用い、打ち込みエネルギーを３０
ｋｅＶ、ドーズ量を３×１０13個／ｃｍ2 に設定する。
【００２１】次いで図２の（３）に示すように、例えば
化学的気相成長法によって、ゲート１３側の全面に、酸
化シリコン膜２５を、例えば２５０ｎｍの厚さに成膜す
る。このときの成膜条件としては、例えば流量が２５０
ｓｃｃｍのシラン（ＳｉＨ4 ）と流量が２５０ｓｃｃｍ
の酸素（Ｏ2 ）と流量が１００ｓｃｃｍの窒素（Ｎ2 ）
とよりなる反応ガスを用い、成膜雰囲気の温度を４２０
℃に設定するとともに成膜雰囲気の圧力を１３．３Ｐａ
に設定する。続いて通常のエッチバック処理によって、
上記酸化シリコン膜２５の２点鎖線で示す部分を除去
し、ゲート１３の両側壁に酸化シリコン膜２５よりなる
サイドウォール１４を形成する。このときのエッチバッ
ク条件としては、例えば、流量が５０ｓｃｃｍのオクタ
フルオロシクロブタン（Ｃ4 Ｆ8 ）をエッチングガスに
して、高周波出力を１．２ｋＷに設定するとともに、エ
ッチング雰囲気の圧力を２Ｐａに設定する。
化学的気相成長法によって、ゲート１３側の全面に、酸
化シリコン膜２５を、例えば２５０ｎｍの厚さに成膜す
る。このときの成膜条件としては、例えば流量が２５０
ｓｃｃｍのシラン（ＳｉＨ4 ）と流量が２５０ｓｃｃｍ
の酸素（Ｏ2 ）と流量が１００ｓｃｃｍの窒素（Ｎ2 ）
とよりなる反応ガスを用い、成膜雰囲気の温度を４２０
℃に設定するとともに成膜雰囲気の圧力を１３．３Ｐａ
に設定する。続いて通常のエッチバック処理によって、
上記酸化シリコン膜２５の２点鎖線で示す部分を除去
し、ゲート１３の両側壁に酸化シリコン膜２５よりなる
サイドウォール１４を形成する。このときのエッチバッ
ク条件としては、例えば、流量が５０ｓｃｃｍのオクタ
フルオロシクロブタン（Ｃ4 Ｆ8 ）をエッチングガスに
して、高周波出力を１．２ｋＷに設定するとともに、エ
ッチング雰囲気の圧力を２Ｐａに設定する。
【００２２】次いで図３の（４）に示す如く、通常のバ
イアススパッタ法によって、ゲート１３側の全面にチタ
ン（Ｔｉ）膜２６を、例えば３０ｎｍの膜厚に形成す
る。このときのスパッタ条件としては、例えば、流量が
４０ｓｃｃｍのアルゴン（Ａｒ）をスパッタガスに用
い、ＲＦバイアス出力を−５０Ｗ、直流スパッタ出力を
１ｋＷ、堆積温度を２００℃、成膜速度を６０ｎｍ／分
に設定する。
イアススパッタ法によって、ゲート１３側の全面にチタ
ン（Ｔｉ）膜２６を、例えば３０ｎｍの膜厚に形成す
る。このときのスパッタ条件としては、例えば、流量が
４０ｓｃｃｍのアルゴン（Ａｒ）をスパッタガスに用
い、ＲＦバイアス出力を−５０Ｗ、直流スパッタ出力を
１ｋＷ、堆積温度を２００℃、成膜速度を６０ｎｍ／分
に設定する。
【００２３】その後図３の（５）に示すように、急速加
熱アニール処理〔ＲＴＡ（RapidThermal Annealin
g）〕によって、上記Ｔｉ膜２６と半導体基板１１の上
層のシリコン（Ｓｉ）およびＴｉ膜２６とゲート１３の
上層のシリコン（Ｓｉ）とをシリサイド化反応させて、
半導体基板１１の上層とゲート１３の上層に、チタンシ
リサイド（ＴｉＳｉ2 ）よりなる低抵抗層１６を形成す
る。次いで例えばアンモニア過水中に１０分間浸漬する
ウェットエッチングを行って、Ｔｉ膜２６の未反応部分
（２点鎖線で示す部分）を選択的に除去する。続いて９
００℃の不活性ガス〔例えば窒素（Ｎ2 ）〕雰囲気中に
３０秒間のアニール処理を行って、ＴｉＳｉ2 の低抵抗
層１６を安定化する。
熱アニール処理〔ＲＴＡ（RapidThermal Annealin
g）〕によって、上記Ｔｉ膜２６と半導体基板１１の上
層のシリコン（Ｓｉ）およびＴｉ膜２６とゲート１３の
上層のシリコン（Ｓｉ）とをシリサイド化反応させて、
半導体基板１１の上層とゲート１３の上層に、チタンシ
リサイド（ＴｉＳｉ2 ）よりなる低抵抗層１６を形成す
る。次いで例えばアンモニア過水中に１０分間浸漬する
ウェットエッチングを行って、Ｔｉ膜２６の未反応部分
（２点鎖線で示す部分）を選択的に除去する。続いて９
００℃の不活性ガス〔例えば窒素（Ｎ2 ）〕雰囲気中に
３０秒間のアニール処理を行って、ＴｉＳｉ2 の低抵抗
層１６を安定化する。
【００２４】次いで図３の（６）に示す如く、上記低抵
抗層１６をエッチングマスクにして、ＬＯＣＯＳ酸化膜
１２をエッチング処理する。そして、ＬＯＣＯＳ酸化膜
１２と低抵抗層１６との境界のＬＯＣＯＳ酸化膜１２の
２点鎖線で示す部分を除去して、半導体基板１１を露出
させる。したがって、ＬＯＣＯＳ酸化膜１２に形成され
ているバーズビーク部分１７は除去される。このときの
エッチバック処理条件は、当該第１の実施例中の図３の
（５）で説明したと同様なので、ここでの説明は省略す
る。
抗層１６をエッチングマスクにして、ＬＯＣＯＳ酸化膜
１２をエッチング処理する。そして、ＬＯＣＯＳ酸化膜
１２と低抵抗層１６との境界のＬＯＣＯＳ酸化膜１２の
２点鎖線で示す部分を除去して、半導体基板１１を露出
させる。したがって、ＬＯＣＯＳ酸化膜１２に形成され
ているバーズビーク部分１７は除去される。このときの
エッチバック処理条件は、当該第１の実施例中の図３の
（５）で説明したと同様なので、ここでの説明は省略す
る。
【００２５】続いて図３の（７）に示すように、ゲート
１３とゲートサイドウォール１４とＬＯＣＯＳ酸化膜１
２とをエッチングマスクにして、半導体基板１１の上層
に、前記ＬＤＤ拡散層１５よりも深い状態に不純物を導
入し、ソース・ドレイン領域１８を形成する。不純物を
半導体基板１１に導入するには、通常のイオン注入法に
よって行う。上記イオン注入条件として、例えばＮＭＯ
Ｓのソース・ドレイン領域１８を形成する場合には、例
えば、不純物にヒ素（Ａｓ+ ）を用い、打ち込みエネル
ギーを５０ｋｅＶ、ドーズ量を３×１０15個／ｃｍ2 に
設定する。またＰＭＯＳを形成する場合には、例えば、
不純物に二フッ化ホウ素（ＢＦ2 ）を用い、打ち込みエ
ネルギーを２０ｋｅＶ、ドーズ量を１×１０15個／ｃｍ
2 に設定する。その後アニール処理を行って、ソース・
ドレイン領域１８の活性化を図る。以上の如くして、Ｍ
ＯＳトランジスタ１０が形成される。
１３とゲートサイドウォール１４とＬＯＣＯＳ酸化膜１
２とをエッチングマスクにして、半導体基板１１の上層
に、前記ＬＤＤ拡散層１５よりも深い状態に不純物を導
入し、ソース・ドレイン領域１８を形成する。不純物を
半導体基板１１に導入するには、通常のイオン注入法に
よって行う。上記イオン注入条件として、例えばＮＭＯ
Ｓのソース・ドレイン領域１８を形成する場合には、例
えば、不純物にヒ素（Ａｓ+ ）を用い、打ち込みエネル
ギーを５０ｋｅＶ、ドーズ量を３×１０15個／ｃｍ2 に
設定する。またＰＭＯＳを形成する場合には、例えば、
不純物に二フッ化ホウ素（ＢＦ2 ）を用い、打ち込みエ
ネルギーを２０ｋｅＶ、ドーズ量を１×１０15個／ｃｍ
2 に設定する。その後アニール処理を行って、ソース・
ドレイン領域１８の活性化を図る。以上の如くして、Ｍ
ＯＳトランジスタ１０が形成される。
【００２６】または上記第１の実施例で説明したと同様
にして、半導体基板１１にＬＯＣＯＳ酸化膜１２を形成
した後、さらにＭＯＳトランジスタ１０を形成し、その
後ＬＯＣＯＳ酸化膜１２側におけるＭＯＳトランジスタ
１０の低抵抗層１６部分を除去することも可能である。
次に上記の場合を、第２の実施例として、図４の製造工
程図により説明する。なお第１の実施例で説明したと同
様の構成部品には同一番号を付す。図４の（１）に示
す、半導体基板１１に形成したＬＯＣＯＳ酸化膜１２と
ＭＯＳトランジスタ１０のゲート１３とサイドウォール
１４とＬＤＤ拡散層１５と低抵抗層１６とを形成する工
程までは、上記第１の実施例の図２の（１）〜図３の
（５）で説明した工程と同様なので、ここでの説明は省
略する。
にして、半導体基板１１にＬＯＣＯＳ酸化膜１２を形成
した後、さらにＭＯＳトランジスタ１０を形成し、その
後ＬＯＣＯＳ酸化膜１２側におけるＭＯＳトランジスタ
１０の低抵抗層１６部分を除去することも可能である。
次に上記の場合を、第２の実施例として、図４の製造工
程図により説明する。なお第１の実施例で説明したと同
様の構成部品には同一番号を付す。図４の（１）に示
す、半導体基板１１に形成したＬＯＣＯＳ酸化膜１２と
ＭＯＳトランジスタ１０のゲート１３とサイドウォール
１４とＬＤＤ拡散層１５と低抵抗層１６とを形成する工
程までは、上記第１の実施例の図２の（１）〜図３の
（５）で説明した工程と同様なので、ここでの説明は省
略する。
【００２７】その後図４の（２）に示す如く、通常のホ
トリソグラフィーによって、ＬＯＣＯＳ酸化膜１２側の
低抵抗層１６の部分を露出する状態に、レジストよりな
るエッチングマスク３１を、低抵抗層１６側の半導体基
板１１上に形成する。続いて例えば通常のマイクロ波エ
ッチングによって、露出している部分の低抵抗層１６
（２点鎖線で示す部分）を除去する。このときのエッチ
ング条件としては、例えば、流量が６０ｓｃｃｍの三塩
化ホウ素（ＢＣｌ3 ）と流量が９０ｓｃｃｍの塩素（Ｃ
ｌ2 ）とよりなるエッチングガスを用いて、エッチング
雰囲気の圧力を２１．２８Ｐａに設定するとともに、マ
イクロ波出力を１ｋＷ、高周波出力を５０Ｗに設定す
る。このようにして、ＬＯＣＯＳ酸化膜１２側の低抵抗
層１６（２点鎖線で示す部分）を除去する。
トリソグラフィーによって、ＬＯＣＯＳ酸化膜１２側の
低抵抗層１６の部分を露出する状態に、レジストよりな
るエッチングマスク３１を、低抵抗層１６側の半導体基
板１１上に形成する。続いて例えば通常のマイクロ波エ
ッチングによって、露出している部分の低抵抗層１６
（２点鎖線で示す部分）を除去する。このときのエッチ
ング条件としては、例えば、流量が６０ｓｃｃｍの三塩
化ホウ素（ＢＣｌ3 ）と流量が９０ｓｃｃｍの塩素（Ｃ
ｌ2 ）とよりなるエッチングガスを用いて、エッチング
雰囲気の圧力を２１．２８Ｐａに設定するとともに、マ
イクロ波出力を１ｋＷ、高周波出力を５０Ｗに設定す
る。このようにして、ＬＯＣＯＳ酸化膜１２側の低抵抗
層１６（２点鎖線で示す部分）を除去する。
【００２８】その後、例えばアッシャー処理によって、
上記エッチングマスク３１を除去する。続いて図４の
（３）に示すように、ゲート１３とゲートサイドウォー
ル１４とＬＯＣＯＳ酸化膜１２とをイオン注入マスクに
して、半導体基板１１の上層に、前記ＬＤＤ拡散層１５
よりも深い状態に不純物を導入し、ソース・ドレイン領
域１８を形成する。不純物を半導体基板１１に導入する
には、通常のイオン注入法によって行う。上記イオン注
入条件は、前記第１の実施例における図３の（７）で説
明したと同様なので、ここでの説明は省略する。その後
アニール処理を行って、ソース・ドレイン領域１８の活
性化を図る。以上の如くして、ＭＯＳトランジスタ１０
が形成される。
上記エッチングマスク３１を除去する。続いて図４の
（３）に示すように、ゲート１３とゲートサイドウォー
ル１４とＬＯＣＯＳ酸化膜１２とをイオン注入マスクに
して、半導体基板１１の上層に、前記ＬＤＤ拡散層１５
よりも深い状態に不純物を導入し、ソース・ドレイン領
域１８を形成する。不純物を半導体基板１１に導入する
には、通常のイオン注入法によって行う。上記イオン注
入条件は、前記第１の実施例における図３の（７）で説
明したと同様なので、ここでの説明は省略する。その後
アニール処理を行って、ソース・ドレイン領域１８の活
性化を図る。以上の如くして、ＭＯＳトランジスタ１０
が形成される。
【００２９】上記の製造方法の場合には、ＭＯＳトラン
ジスタ１０を形成してからＬＯＣＯＳ酸化膜１２側の低
抵抗層１６を除去したので、ＬＯＣＯＳ酸化膜１２側の
ソース・ドレイン領域１８の接合部と低抵抗層１６の接
合部との距離が十分に離れる。
ジスタ１０を形成してからＬＯＣＯＳ酸化膜１２側の低
抵抗層１６を除去したので、ＬＯＣＯＳ酸化膜１２側の
ソース・ドレイン領域１８の接合部と低抵抗層１６の接
合部との距離が十分に離れる。
【００３０】次に、ＬＯＣＯＳ酸化膜１２側のソース・
ドレイン領域１８の接合の深さを深く形成する場合を、
第３の実施例として、図５，図６の製造工程図（その
１），（その２）により説明する。なお、第１，第２の
実施例で説明したと同様の構成部品には同一番号を付
す。
ドレイン領域１８の接合の深さを深く形成する場合を、
第３の実施例として、図５，図６の製造工程図（その
１），（その２）により説明する。なお、第１，第２の
実施例で説明したと同様の構成部品には同一番号を付
す。
【００３１】図５の（１）に示すように、例えば熱酸化
法によって、半導体基板（例えば単結晶シリコン基板）
１１の表層に酸化シリコン膜４１を、例えば１０ｎｍの
厚さに形成する。上記熱酸化法の条件としては、例え
ば、酸素（Ｏ2 ）を８ｄｍ3 ／分の流量で供給し、８５
０℃の温度雰囲気で３０分間放置する。次いで例えば化
学的気相成長法によって、上記酸化シリコン膜４１の上
面に多結晶シリコン膜４２を、例えば５５ｎｍの厚さに
成膜する。上記化学的気相成長法の条件としては、例え
ば、流量が５００ｓｃｃｍのシラン（ＳｉＨ4 ）と流量
が０．３５ｓｃｃｍのホスフィン（ＰＨ3 ）と流量が５
０ｓｃｃｍのヘリウム（Ｈｅ）とよりなる反応ガスを用
い、成膜雰囲気の温度を５８０℃に設定するとともに成
膜雰囲気の圧力を７９．８Ｐａに設定する。さらに、化
学的気相成長法によって、上記多結晶シリコン膜４２の
上面に窒化シリコン（ＳｉＮ）膜４３を、例えば１００
ｎｍの厚さに堆積する。このときの化学的気相成長法の
条件としては、例えば、流量が５０ｓｃｃｍのジクロル
シラン（ＳｉＨ2 Ｃｌ2 ）と流量が２００ｓｃｃｍのア
ンモニア（ＮＨ3 ）と流量が２００ｓｃｃｍの窒素（Ｎ
2 ）とよりなる反応ガスを用い、成膜雰囲気の温度を７
６０℃に設定するとともに成膜雰囲気の圧力を７０Ｐａ
に設定する。
法によって、半導体基板（例えば単結晶シリコン基板）
１１の表層に酸化シリコン膜４１を、例えば１０ｎｍの
厚さに形成する。上記熱酸化法の条件としては、例え
ば、酸素（Ｏ2 ）を８ｄｍ3 ／分の流量で供給し、８５
０℃の温度雰囲気で３０分間放置する。次いで例えば化
学的気相成長法によって、上記酸化シリコン膜４１の上
面に多結晶シリコン膜４２を、例えば５５ｎｍの厚さに
成膜する。上記化学的気相成長法の条件としては、例え
ば、流量が５００ｓｃｃｍのシラン（ＳｉＨ4 ）と流量
が０．３５ｓｃｃｍのホスフィン（ＰＨ3 ）と流量が５
０ｓｃｃｍのヘリウム（Ｈｅ）とよりなる反応ガスを用
い、成膜雰囲気の温度を５８０℃に設定するとともに成
膜雰囲気の圧力を７９．８Ｐａに設定する。さらに、化
学的気相成長法によって、上記多結晶シリコン膜４２の
上面に窒化シリコン（ＳｉＮ）膜４３を、例えば１００
ｎｍの厚さに堆積する。このときの化学的気相成長法の
条件としては、例えば、流量が５０ｓｃｃｍのジクロル
シラン（ＳｉＨ2 Ｃｌ2 ）と流量が２００ｓｃｃｍのア
ンモニア（ＮＨ3 ）と流量が２００ｓｃｃｍの窒素（Ｎ
2 ）とよりなる反応ガスを用い、成膜雰囲気の温度を７
６０℃に設定するとともに成膜雰囲気の圧力を７０Ｐａ
に設定する。
【００３２】続いて通常のホトリソグラフィーとエッチ
ングとによって、上記窒化シリコン（ＳｉＮ）膜４３の
２点鎖線で示す部分を除去し、酸化用マスク４４を形成
する。このときのエッチング条件としては、例えば、流
量が７５ｓｃｃｍのトリフルオロメタン（ＣＨＦ3 ）と
流量が２５ｓｃｃｍの酸素（Ｏ2 ）とよりなるエッチン
グガスを用い、エッチング雰囲気の圧力を５．３２Ｐ
ａ、高周波出力を８００Ｗに設定する。
ングとによって、上記窒化シリコン（ＳｉＮ）膜４３の
２点鎖線で示す部分を除去し、酸化用マスク４４を形成
する。このときのエッチング条件としては、例えば、流
量が７５ｓｃｃｍのトリフルオロメタン（ＣＨＦ3 ）と
流量が２５ｓｃｃｍの酸素（Ｏ2 ）とよりなるエッチン
グガスを用い、エッチング雰囲気の圧力を５．３２Ｐ
ａ、高周波出力を８００Ｗに設定する。
【００３３】次いで図５の（２）に示すように、通常の
熱酸化法によって、酸化用マスク４４に覆われていない
半導体基板１１の上層を酸化して、ＬＯＣＯＳ酸化膜１
２を、例えば２９０ｎｍの膜厚に形成する。この熱酸化
法の条件としては、例えば、流量が６ｓｃｃｍの水素
（Ｈ2 ）と流量が４ｓｃｃｍの酸素（Ｏ2 ）とよりなる
反応ガスを用い、９５０℃の温度雰囲気で膜厚が２９０
ｎｍになるまで放置する。
熱酸化法によって、酸化用マスク４４に覆われていない
半導体基板１１の上層を酸化して、ＬＯＣＯＳ酸化膜１
２を、例えば２９０ｎｍの膜厚に形成する。この熱酸化
法の条件としては、例えば、流量が６ｓｃｃｍの水素
（Ｈ2 ）と流量が４ｓｃｃｍの酸素（Ｏ2 ）とよりなる
反応ガスを用い、９５０℃の温度雰囲気で膜厚が２９０
ｎｍになるまで放置する。
【００３４】その後例えば、１５０℃のリン酸（Ｈ3 Ｐ
Ｏ4 ）に５０分間浸漬するウェットエッチングによっ
て、窒化シリコン膜４３（２点鎖線で示す部分）を除去
する。さらに４５℃の水酸化カリウム（ＫＯＨ）水溶液
（３．５規定）に２分間浸漬して、ＬＯＣＯＳ酸化膜１
２間の多結晶シリコン膜４２（１点鎖線で示す部分）を
除去する。
Ｏ4 ）に５０分間浸漬するウェットエッチングによっ
て、窒化シリコン膜４３（２点鎖線で示す部分）を除去
する。さらに４５℃の水酸化カリウム（ＫＯＨ）水溶液
（３．５規定）に２分間浸漬して、ＬＯＣＯＳ酸化膜１
２間の多結晶シリコン膜４２（１点鎖線で示す部分）を
除去する。
【００３５】次いで図５の（３）に示すように、例えば
エッチバック処理によって、２点鎖線で示す部分のＬＯ
ＣＯＳ酸化膜１２の上層と酸化シリコン膜４１とをエッ
チングすることにより、ＬＯＣＯＳ酸化膜１２のバーズ
ビーク部分１７を除去する。このときのエッチバック条
件としては、例えば、流量が５０ｓｃｃｍのオクタフル
オロシクロブタン（Ｃ4 Ｆ8 ）をエッチングガスにし
て、高周波出力を１．２ｋＷに設定するとともに、エッ
チング雰囲気の圧力を２Ｐａに設定する。以上のように
して、バーズビーク部分を除去したＬＯＣＯＳ酸化膜１
２が形成される。
エッチバック処理によって、２点鎖線で示す部分のＬＯ
ＣＯＳ酸化膜１２の上層と酸化シリコン膜４１とをエッ
チングすることにより、ＬＯＣＯＳ酸化膜１２のバーズ
ビーク部分１７を除去する。このときのエッチバック条
件としては、例えば、流量が５０ｓｃｃｍのオクタフル
オロシクロブタン（Ｃ4 Ｆ8 ）をエッチングガスにし
て、高周波出力を１．２ｋＷに設定するとともに、エッ
チング雰囲気の圧力を２Ｐａに設定する。以上のように
して、バーズビーク部分を除去したＬＯＣＯＳ酸化膜１
２が形成される。
【００３６】次いで、前記第１の実施例における図２の
（３）〜図３の（５）に示す工程と同様の工程を行っ
て、図６の（４）に示すように、ＬＯＣＯＳ酸化膜１２
間の半導体基板１１にゲート１３，ゲートサイドウォー
ル１４，ＬＤＤ拡散層１５，低抵抗層１６を形成する。
（３）〜図３の（５）に示す工程と同様の工程を行っ
て、図６の（４）に示すように、ＬＯＣＯＳ酸化膜１２
間の半導体基板１１にゲート１３，ゲートサイドウォー
ル１４，ＬＤＤ拡散層１５，低抵抗層１６を形成する。
【００３７】その後、図６の（５）に示す如く、ゲート
１３とゲートサイドウォール１４とＬＯＣＯＳ酸化膜１
２とをイオン注入マスクにして、半導体基板１１の上層
に、前記ＬＤＤ拡散層１５よりも深い状態に不純物を導
入し、ソース・ドレイン領域１８を形成する。不純物を
半導体基板１１に導入するには、通常の斜めイオン注入
法によって行う。この場合のイオン入射角を、例えば４
５°に設定する。また上記イオン注入条件として、例え
ばＮＭＯＳのソース・ドレイン領域１８を形成する場合
には、例えば、不純物にヒ素（Ａｓ+ ）を用い、打ち込
みエネルギーを５０ｋｅＶ、ドーズ量を３×１０15個／
ｃｍ2 に設定する。またＰＭＯＳを形成する場合には、
例えば、不純物に二フッ化ホウ素（ＢＦ2 ）を用い、打
ち込みエネルギーを２０ｋｅＶ、ドーズ量を１×１０15
個／ｃｍ2 に設定する。その後アニール処理を行って、
ソース・ドレイン領域１８の活性化を図る。以上の如く
して、ＭＯＳトランジスタ４０が形成される。
１３とゲートサイドウォール１４とＬＯＣＯＳ酸化膜１
２とをイオン注入マスクにして、半導体基板１１の上層
に、前記ＬＤＤ拡散層１５よりも深い状態に不純物を導
入し、ソース・ドレイン領域１８を形成する。不純物を
半導体基板１１に導入するには、通常の斜めイオン注入
法によって行う。この場合のイオン入射角を、例えば４
５°に設定する。また上記イオン注入条件として、例え
ばＮＭＯＳのソース・ドレイン領域１８を形成する場合
には、例えば、不純物にヒ素（Ａｓ+ ）を用い、打ち込
みエネルギーを５０ｋｅＶ、ドーズ量を３×１０15個／
ｃｍ2 に設定する。またＰＭＯＳを形成する場合には、
例えば、不純物に二フッ化ホウ素（ＢＦ2 ）を用い、打
ち込みエネルギーを２０ｋｅＶ、ドーズ量を１×１０15
個／ｃｍ2 に設定する。その後アニール処理を行って、
ソース・ドレイン領域１８の活性化を図る。以上の如く
して、ＭＯＳトランジスタ４０が形成される。
【００３８】上記の製造方法の場合には、ＭＯＳトラン
ジスタ４０を形成する前にＬＯＣＯＳ酸化膜１２のバー
ズビーク部分１７を除去し、さらに、ソース・ドレイン
領域１８を形成するためのイオン注入のイオン入射角度
を４５°に設定したことにより、ＬＯＣＯＳ酸化膜１２
の縁部と半導体基板１１との境界におけるソース・ドレ
イン領域１８の接合の深さが深くなる。このため、低抵
抗層１６と半導体基板１１との距離が十分に離れるの
で、接合リークが低減される。
ジスタ４０を形成する前にＬＯＣＯＳ酸化膜１２のバー
ズビーク部分１７を除去し、さらに、ソース・ドレイン
領域１８を形成するためのイオン注入のイオン入射角度
を４５°に設定したことにより、ＬＯＣＯＳ酸化膜１２
の縁部と半導体基板１１との境界におけるソース・ドレ
イン領域１８の接合の深さが深くなる。このため、低抵
抗層１６と半導体基板１１との距離が十分に離れるの
で、接合リークが低減される。
【００３９】また、上記第３の実施例中の図５の（３）
で説明したエッチバック処理のかわりに、図７に示すよ
うに、例えばレジストよりなるエッチングマスク４５を
形成して、ＬＯＣＯＳ酸化膜１２間の酸化シリコン膜４
１（２点鎖線で示す部分）とＬＯＣＯＳ酸化膜１２のバ
ーズビーク部分１７とをエッチングにより除去すること
も可能である。
で説明したエッチバック処理のかわりに、図７に示すよ
うに、例えばレジストよりなるエッチングマスク４５を
形成して、ＬＯＣＯＳ酸化膜１２間の酸化シリコン膜４
１（２点鎖線で示す部分）とＬＯＣＯＳ酸化膜１２のバ
ーズビーク部分１７とをエッチングにより除去すること
も可能である。
【００４０】
【発明の効果】以上、説明したように請求項１の発明に
よれば、ＬＯＣＯＳ酸化膜の上層を選択的にエッチング
するので、ＬＯＣＯＳ酸化膜のバーズビーク部分が除去
できる。このため、ＬＯＣＯＳ酸化膜側の半導体基板に
深い拡散層を形成することができるので、例えばＭＯＳ
トランジスタのような半導体装置の低抵抗層と半導体基
板との距離を十分な距離に確保することがでる。また請
求項２の発明によれば、ＬＯＣＯＳ酸化膜側の当該低抵
抗層を除去したので、低抵抗層と半導体基板との距離が
十分に離れる。さらに請求項３の発明によれば、半導体
装置を形成する際に、ＬＯＣＯＳ酸化膜側の半導体基板
に斜めイオン注入を行って、ＬＯＣＯＳ酸化膜の縁部と
半導体基板との境界における半導体基板に形成される拡
散層の接合深さを深く形成したので、例えば半導体装置
の低抵抗層と半導体基板との距離を十分な距離に確保す
ることができる。よって、上記いずれの発明によって
も、接合リークの低減を図ることが可能になる。
よれば、ＬＯＣＯＳ酸化膜の上層を選択的にエッチング
するので、ＬＯＣＯＳ酸化膜のバーズビーク部分が除去
できる。このため、ＬＯＣＯＳ酸化膜側の半導体基板に
深い拡散層を形成することができるので、例えばＭＯＳ
トランジスタのような半導体装置の低抵抗層と半導体基
板との距離を十分な距離に確保することがでる。また請
求項２の発明によれば、ＬＯＣＯＳ酸化膜側の当該低抵
抗層を除去したので、低抵抗層と半導体基板との距離が
十分に離れる。さらに請求項３の発明によれば、半導体
装置を形成する際に、ＬＯＣＯＳ酸化膜側の半導体基板
に斜めイオン注入を行って、ＬＯＣＯＳ酸化膜の縁部と
半導体基板との境界における半導体基板に形成される拡
散層の接合深さを深く形成したので、例えば半導体装置
の低抵抗層と半導体基板との距離を十分な距離に確保す
ることができる。よって、上記いずれの発明によって
も、接合リークの低減を図ることが可能になる。
【図１】第１の実施例の製造工程図である。
【図２】第１の実施例の詳細な製造工程図（その１）で
ある。
ある。
【図３】第１の実施例の詳細な製造工程図（その２）で
ある。
ある。
【図４】第２の実施例の製造工程図である。
【図５】第３の実施例の製造工程図（その１）である。
【図６】第３の実施例の製造工程図（その２）である。
【図７】バーズビーク部分の別の除去方法の説明図であ
る。
る。
【図８】従来例の製造工程図である。
【図９】課題の説明図である。
１０ ＭＯＳトランジスタ １１ 半導体基板 １２ ＬＯＣＯＳ酸化膜 １６ 低抵抗層 １７ バーズビーク部分 １８ ソース・ドレイン領域 ４０ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｍ 9169−4Ｍ
Claims (3)
- 【請求項１】 半導体基板に、ＬＯＣＯＳ酸化膜で素子
分離領域を形成する方法において、 半導体基板にＬＯＣＯＳ酸化膜の素子分離領域を形成
し、次いで前記素子分離領域間の前記半導体基板に半導
体装置を形成した後、 前記ＬＯＣＯＳ酸化膜の上層を選択的にエッチングする
ことによりＬＯＣＯＳ酸化膜のバーズビーク部分を除去
することを特徴とする半導体装置の素子分離領域の形成
方法。 - 【請求項２】 半導体基板に、ＬＯＣＯＳ酸化膜で素子
分離領域を形成する方法において、 半導体基板にＬＯＣＯＳ酸化膜よりなる素子分離領域を
形成した後、 前記素子分離領域間の前記半導体基板に半導体装置を形
成し、 その後、前記半導体基板の上層に形成した前記半導体装
置の拡散層の表面に、金属または金属シリサイドよりな
る低抵抗層を形成し、次いで前記ＬＯＣＯＳ酸化膜側の
当該低抵抗層を除去することを特徴とする半導体装置の
素子分離領域の形成方法。 - 【請求項３】 半導体基板に、ＬＯＣＯＳ酸化膜で素子
分離領域を形成する方法において、 半導体基板にＬＯＣＯＳ酸化膜よりなる素子分離領域を
形成した後、 前記素子分離領域間の前記半導体基板に半導体装置を形
成する際に、ＬＯＣＯＳ酸化膜側の半導体基板に斜めイ
オン注入を行って、ＬＯＣＯＳ酸化膜の縁部と半導体基
板との境界における半導体基板に形成される拡散層の接
合深さを深く形成することを特徴とする半導体装置の素
子分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35466191A JPH05166798A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の素子分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35466191A JPH05166798A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の素子分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166798A true JPH05166798A (ja) | 1993-07-02 |
Family
ID=18439056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35466191A Pending JPH05166798A (ja) | 1991-12-18 | 1991-12-18 | 半導体装置の素子分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2763743A1 (fr) * | 1997-05-24 | 1998-11-27 | United Microelectronics Corp | Procede de fabrication d'un siliciure auto-aligne |
| EP0949669A2 (en) * | 1998-04-07 | 1999-10-13 | Seiko Epson Corporation | Method of fabricating semiconductor device |
-
1991
- 1991-12-18 JP JP35466191A patent/JPH05166798A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2763743A1 (fr) * | 1997-05-24 | 1998-11-27 | United Microelectronics Corp | Procede de fabrication d'un siliciure auto-aligne |
| NL1006872C2 (nl) * | 1997-05-24 | 1999-03-02 | United Microelectronics Corp | Methode voor het maken van een zelfrichtende silicidelaag. |
| EP0949669A2 (en) * | 1998-04-07 | 1999-10-13 | Seiko Epson Corporation | Method of fabricating semiconductor device |
| EP0949669A3 (en) * | 1998-04-07 | 2000-08-30 | Seiko Epson Corporation | Method of fabricating semiconductor device |
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