JPH05102074A

JPH05102074A - Ｍｏｓトランジスタ

Info

Publication number: JPH05102074A
Application number: JP28913191A
Authority: JP
Inventors: Hirobumi Sumi; 博文角
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-10-07
Filing date: 1991-10-07
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】本発明は、シリサイド化反応において、Ｔｉ
膜と反応しないサイドウォールを形成することで、サイ
ドウォールを介して発生するゲートとソース・ドレイン
領域間のリーク電流を低減し、デバイスの電気的特性の
向上を図る。【構成】ゲート１５の側壁に、半導体の窒化物として
例えば窒化シリコンでサイドウォール１８，１９を形成
し、かつソース・ドレイン領域２２，２３の上面とゲー
ト１５の上面とにシリサイドよりなる低抵抗層２４，２
５，２６を形成したものである。あるいは、上記構成の
ＭＯＳトランジスタ１０において、サイドウォール１
８，１９とゲート１５の側壁との間およびサイドウォー
ル１８，１９とソースドレイン領域２２，２３との間
に、例えば酸化シリコンよりなるストレス緩和層（図示
せず）を設けたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲートの側壁にサイド
ウォールを設け、かつソース・ドレイン領域上にシリサ
イドよりなる低抵抗層を形成したＭＯＳトランジスタに
関する。

【０００２】

【従来の技術】デバイスの設計ルールが０．５μｍ以下
になると、トランジスタのソース・ドレイン領域の接合
を浅く形成する必要が生じてくる。接合の深さを浅く形
成すると、ソース・ドレイン領域のシート抵抗が大きく
なる。このため、ソース・ドレイン領域を配線として用
いるデバイス〔例えばＡＳＩＣ（Application Specifi
c Integrated Circuit）〕では、配線として用いるソ
ース・ドレイン領域を低抵抗化する必要が生じる。

【０００３】そこで、ソース・ドレイン領域に、選択的
にシリサイドを形成してシート抵抗を下げる、いわゆる
ＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−Ａｌｉｇｈｎｅｄ−Ｓｉ
ｌｉｃｉｄｅ）プロセスが提案されている。ＳＡＬＩＣ
ＩＤＥプロセスでは、通常、抵抗率が低いチタンシリサ
イド（ＴｉＳｉ₂）を、上記シリサイドに用いている。

【０００４】次に、ソース・ドレイン領域上にＴｉＳｉ
₂よりなる低抵抗層を形成したＭＯＳトランジスタの製
造方法を、図６の製造工程図により説明する。図では、
一例としてＬＤＤ構造をなすＭＯＳトランジスタ５０の
製造工程を示す。図６の（１）に示すように、単結晶シ
リコンよりなる半導体基板５１上に素子分離領域５２と
ゲート５３とを形成する。次いでゲート５３の両側の半
導体基板５１の上層に低濃度拡散層５４を形成する。そ
の後ゲート５３側の全面にシリコン酸化膜５５を堆積す
る。次いで図６の（２）に示す如く、酸化シリコン膜５
５の前面にわたってエッチバックにより２点鎖線で示す
部分を除去して、ゲート５３の側壁に酸化シリコン膜５
５でサイドウォール５６を形成する。

【０００５】続いて図６の（３）に示すように、ゲート
５３側の全面にＴｉ膜５７を形成する。その後図６の
（４）に示す如く、不活性ガス中で６００℃の短時間ア
ニール処理を行って、Ｔｉ膜５７のＴｉと半導体基板５
１のＳｉとをシリサイド反応させ、ＴｉＳｉ₂膜５８
（網目で示す部分）を形成する。続いて、２点鎖線で示
す未反応Ｔｉと反応生成物のＴｉＯｘとをアンモニア過
水によって選択エッチングする。その後、不活性ガス中
で８００℃の短時間アニール処理を行って、ＴｉＳｉ₂
膜５８を化学量論的に安定させる。次いでゲート５３と
サイドウォール５６とをイオン注入マスクにし、イオン
注入法によって、半導体基板５１の上層に不純物を導入
して高濃度拡散層５９を形成する。この高濃度拡散層５
９は低濃度拡散層５４よりも深く形成される。そして上
記低濃度拡散層５４と高濃度拡散層５９とによってソー
ス・ドレイン領域６０が形成される。上記の如くして、
ＭＯＳトランジスタ５０が構成される。

【０００６】

【発明が解決しようとする課題】しかしながら、上記方
法では、図７の（１）に示す如く、熱処理中は、サイド
ウォール５６の厚い部分ではＴｉ膜５７中に酸化シリコ
ン（ＳｉＯ₂）中の酸素（Ｏ）が多く拡散し、サイドウ
ォール５６が薄い部分ではＴｉ膜５７中に酸素（Ｏ）と
シリコン（Ｓｉ）とが拡散する。そしてＴｉとＯとが反
応してＴｉＯｘを生成するとともにＴｉとＳｉＯ₂のＳ
ｉとが反応してＴｉＳｉ₂を生成する。このため図７の
（２）に示す如く、熱処理が終了したときには、ＴｉＳ
ｉ₂膜５８がサイドウォール５６上に形成されるため
に、ゲート５３とソース・ドレイン領域６０間に非常に
大きなリーク電流が発生する。この結果、デバイスの電
気的特性を大幅に悪化する。

【０００７】本発明は、リーク電流が小さくデバイスの
電気的特性に優れたＭＯＳトランジスタを提供すること
を目的とする。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＭＯＳトランジスタである。すな
わち、ゲートの側壁に半導体の窒化物よりなるサイドウ
ォールを形成し、かつソース・ドレイン領域の上面に、
例えばシリサイドよりなる低抵抗層を形成したものであ
る。あるいは、サイドウォールを半導体の窒化物で形成
したＭＯＳトランジスタであって、サイドウォールとゲ
ートの側壁との間およびサイドウォールとソースドレイ
ン領域との間にストレス緩和層を設けたものである。

【０００９】

【作用】上記構造のＭＯＳトランジスタでは、サイドウ
ォールを半導体の窒化物で形成したことにより、サイド
ウォール上のＴｉ膜とサイドウォールとが反応しない。
このため、サイドウォールの表面にはＴｉＳｉ₂等の導
電性物質が形成されないので、ゲートとソース・ドレイ
ン領域間にリーク電流が発生しない。またサイドウォー
ルとゲートの側壁との間およびサイドウォールとソース
ドレイン領域との間にストレス緩和層を設けたので、半
導体の窒化物よりなるサイドウォールより発生するスト
レスの影響がストレス緩和層によって緩和される。この
ため、半導体基板には結晶欠陥等の損傷が生じない。

【００１０】

【実施例】本発明の第１の実施例を図１に示す概略断面
図によりＭＯＳトランジスタ１０の構造を説明する。図
に示すように、半導体基板１１上には素子分離領域１
２，１３が形成されている。また素子分離領域１２，１
３間の半導体基板１１上には、ゲート絶縁膜１４を介し
てゲート１５が形成されている。ゲート１５の両側の半
導体基板１１の上層には低濃度拡散層１６，１７が形成
されている。またゲート１５の側壁には半導体の窒化物
として例えば窒化シリコン（Ｓｉ₃Ｎ₄）よりなるサイ
ドウォール１８，１９が形成されている。

【００１１】前記ゲート１５の両側の半導体基板１１の
上層には、ゲート１５側に低濃度拡散層１６，１７を介
して、当該低濃度拡散層１６，１７よりも深い状態に高
濃度拡散層２０，２１が形成されている。上記の如くし
て、低濃度拡散層１６，１７と高濃度拡散層２０，２１
とによりＬＤＤ構造のソース・ドレイン領域２２，２３
が形成される。さらにソース・ドレイン領域２２，２３
の上面にはチタンシリサイド（ＴｉＳｉ₂）よりなる低
抵抗層２４，２５が形成されている。またゲート１５の
上面にもＴｉＳｉ₂よりなる低抵抗層２６が形成されて
いる。上記低抵抗層２４ないし２６を形成したことによ
り、ゲート１５，ソース・ドレイン領域２２，２３を配
線として用いることが可能になる。

【００１２】次に上記構成のＭＯＳトランジスタ１０の
製造工程を図２および図３により説明する。図２の
（１）に示すように、通常の素子分離領域の形成方法と
して、例えばＬＯＣＯＳ法によって、単結晶シリコン製
の半導体基板１１上に素子分離領域１２，１３を形成す
る。その後、通常のプロセスによって、シリコン酸化膜
でゲート絶縁膜１４を形成し、さらに多結晶シリコン膜
でゲート１５を形成する。

【００１３】次いで図２の（２）に示す如く、ゲート１
５をイオン注入マスクにして、不純物を半導体基板１１
の上層にイオン注入する。このイオン注入において、Ｎ
ＭＯＳトランジスタを形成する場合には、打ち込みエネ
ルギーを４０ｅｋＶ，ドーズ量を１×１０¹⁴／ｃｍ₂に
設定してヒ素（Ａｓ）をイオン注入する。ＰＭＯＳトラ
ンジスタを形成する場合には、打ち込みエネルギーを３
０ｅｋＶ，ドーズ量を５×１０¹³／ｃｍ₂に設定して二
フッ化ホウ素（ＢＦ₂）をイオン注入する。このように
してゲート１５の両側の半導体基板１１の上層に低濃度
拡散層１６，１７を形成する。

【００１４】次いで図２の（３）に示すように、例えば
低圧の化学的気相成長法によって、ゲート１５側の全面
に窒化シリコン（Ｓｉ₃Ｎ₄）膜２７を、例えば４００
ｎｍの厚さに成膜する。この成膜プロセスでは、例え
ば、反応ガスに、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）を
５０ｓｃｃｍ，アンモニア（ＮＨ₃）を２００ｓｃｃ
ｍ，窒素（Ｎ₂）を２００ｓｃｃｍの流量で混合したガ
スを用い、反応ガス雰囲気の圧力を７０Ｐａ，その温度
を７６０℃に設定する。その後、窒化シリコン膜２７の
全面をエッチバックして、２点鎖線で示す部分を除去
し、ゲート１５の側壁に窒化シリコン膜２７を残してサ
イドウォール１８，１９を形成する。上記エッチバック
は、例えば、反応ガスにＣＨＦ₃を用いた反応性イオン
エッチングにより行う。このエッチングでは、反応ガス
の流量を５０ｓｃｃｍ、エッチング雰囲気の圧力を２Ｐ
ａに設定し、エッチング装置のＲＦパワーを３００Ｗに
設定する。

【００１５】続いて図３の（４）に示す如く、スパッタ
リング法によって、ゲート１５側の全面に、チタン（Ｔ
ｉ）膜２８を３０ｎｍの厚さに成膜する。上記Ｔｉ膜２
８を成膜するには、例えば、基板ＲＦバイアスパワーを
−５０Ｗ、ＤＣスパッタパワーを１ｋＷ、スパッタガス
のアルゴン（Ａｒ）の流量を４０ｓｃｃｍ、スパッタ雰
囲気の圧力を０．４Ｐａ、基板温度を２００℃に設定す
る。

【００１６】次いで図３の（５）に示すように、短時間
アニール処理を行う。この短時間アニール処理は、例え
ば２段階に行う。まず６００℃の窒素（Ｎ₂）雰囲気中
で３０秒間の第１アニール処理を行って、Ｔｉ膜２８
〔図３の（４）参照〕のＴｉと低濃度拡散層１６，１７
のシリコン（Ｓｉ）とを反応させて、チタンシリサイド
（ＴｉＳｉ₂）膜２９，３０（網目で示す部分）を形成
するとともにＴｉ膜２８〔図３の（４）参照〕のＴｉと
ゲート１５のＳｉとを反応させて、ＴｉＳｉ₂膜３１
（網目で示す部分）を形成する。上記アニール処理で
は、サイドウォール１８，１９は窒化Ｓｉ膜で形成され
ているので、サイドウォール１８，１９とＴｉ膜２８
〔図３の（４）参照〕とはシリサイド反応を起こさな
い。続いて水（Ｈ₂Ｏ）：過酸化水素水（Ｈ₂Ｏ₂）：
アンモニア（ＮＨ₄ＯＨ）＝２：２：１の混合比のエッ
チング溶液に１０分間浸漬して、２点鎖線で示す部分の
未反応Ｔｉと酸化チタン（ＴｉＯｘ）とをエッチングし
て除去する。その後洗浄して乾燥させる。

【００１７】次いで図３の（６）に示す如く、９００℃
の窒素（Ｎ₂）雰囲気中で３０秒間の第２アニール処理
を行って、Ｔｉシリサイド膜（２９），（３０），（３
１）を安定したＴｉＳｉ₂膜に改質して、低抵抗層２
４，２５，２６を形成する。次いでゲート１５とサイド
ウォール１８，１９とをイオン注入マスクしたイオン注
入法によって、ゲート１５の両側の半導体基板１１の上
層に高濃度拡散層２０，２１を形成する。この高濃度拡
散層２０，２１は、ゲート１５側に低濃度拡散層１６，
１７を残して、当該低濃度拡散層１６，１７よりも深い
状態に形成される。上記イオン注入条件の一例を説明す
る。ＮＭＯＳトランジスタを形成する場合には、打ち込
みエネルギーを５０ｅｋＶ，ドーズ量を３×１０¹⁵／ｃ
ｍ₂に設定してヒ素（Ａｓ）をイオン注入する。ＰＭＯ
Ｓトランジスタを形成する場合には、打ち込みエネルギ
ーを３０ｅｋＶ，ドーズ量を１×１０¹⁵／ｃｍ₂に設定
して二フッ化ホウ素（ＢＦ₂）をイオン注入する。

【００１８】次いで、ゲート１５側の全面に、例えば化
学的気相成長法によって、通常の層間膜（図示せず）を
５００ｎｍの厚さに形成する。その後、例えば１１００
℃の窒素（Ｎ₂）雰囲気中で１０秒間のアニール処理を
行って、ＳｉとＴｉＳｉ₂との活性化を行うとともに不
純物の拡散を行い、ＬＤＤ構造のソース・ドレイン領域
２２，２３を形成する。上記の如くして、ＭＯＳトラン
ジスタ１０が完成する。

【００１９】上記ＭＯＳトランジスタ１０ではサイドウ
ォール１８，１９を半導体の窒化物で形成したので、サ
イドウォール１８，１９と半導体基板１１との間にスト
レスが発生して、半導体基板１１を損傷する恐れがあ
る。そこで、ストレス緩和層を設けた例を、第２の実施
例として、図４の概略断面図により説明する。図に示す
ように、ＭＯＳトランジスタ４０は、第１に実施例で説
明したＭＯＳトランジスタ１０において、サイドウォー
ル１８，１９とゲート１５の側壁との間およびサイドウ
ォール１８，１９とソースドレイン領域２２，２３との
間に、例えばＳｉ酸化物よりなるストレス緩和層４１，
４２を設けたものである。

【００２０】上記の如くに、酸化シリコン膜４３よりな
るストレス緩和層４１，４２を形成したので、窒化シリ
コン膜よりなるサイドウォール１８，１９に発生するス
トレスは、ストレス緩和層４１，４２によって緩和され
る。このため、サイドウォール１８，１９のストレスの
影響を半導体基板１１が受けないので、半導体基板１１
には結晶欠陥等の損傷が発生しない。

【００２１】次に上記ＭＯＳトランジスタ４０の製造工
程を図５により説明する。前記図２の（２）を終了した
のち、図５の（１）に示す如く、例えば低圧の化学的気
相成長法によって、ゲート１５側の全面に酸化シリコン
（ＳｉＯ₂）膜４３を、例えば３０ｎｍの厚さに成膜す
る。この成膜プロセスでは、例えば、反応ガスにモノシ
ラン（ＳｉＨ₄）を２５０ｓｃｃｍ，酸素（Ｏ₂）を２
５０ｓｃｃｍ，窒素（Ｎ₂）を１００ｓｃｃｍの流量で
混合したガスを用い、成膜雰囲気の温度を４２０℃に設
定する。

【００２２】続いて例えば低圧の化学的気相成長法によ
って、酸化シリコン膜４３上に窒化シリコン（Ｓｉ₃Ｎ
₄）膜２７を、例えば４００ｎｍの厚さに成膜する。こ
のときの成膜プロセスでは、例えば、反応ガスにジクロ
ロシラン（ＳｉＨ₂Ｃｌ₂）を５０ｓｃｃｍ，アンモニ
ア（ＮＨ₃）を２００ｓｃｃｍ，窒素（Ｎ₂）を２００
ｓｃｃｍの流量で混合したガスを用い、成膜雰囲気の圧
力を７０Ｐａ、温度を７６０℃に設定する。

【００２３】その後図５の（２）に示すように、異方性
ドライエッチングによって、窒化シリコン膜２７を全面
エッチバックして２点鎖線で示す部分を除去し、ゲート
１５の側壁に窒化シリコン膜２７を残すことによりサイ
ドウォール１８，１９を形成する。上記エッチバック
は、例えば、反応ガスにＣ₄Ｆ₈を用いたマグネトロン
反応性イオンエッチングにより行う。このエッチングプ
ロセスでは、例えば、反応ガスの流量を５０ｓｃｃｍ、
エッチング雰囲気の圧力を２Ｐａに設定し、エッチング
装置のＲＦパワーを１２００Ｗに設定する。

【００２４】さらにエッチング条件を変更して、酸化シ
リコン膜４３をエッチバックして１点鎖線で示す部分を
除去し、ストレス緩和層４１，４２を形成する。このエ
ッチングプロセスでは、反応ガスにＣＨＦ₃を用い、そ
の流量を５０ｓｃｃｍに設定する。またＲＦパワーを３
００Ｗ、エッチング雰囲気の圧力を２Ｐａに設定する。
その後前記図３の（４）以降の工程を行う。

【００２５】また上記第１，第２の実施例において、サ
イドウォール１８，１９をＳｉ₃Ｎ₄で形成したが、他
の半導体の窒化物として、例えば窒化酸化シリコン（Ｓ
ｉＯＮ）等で形成することも可能である。

【００２６】

【発明の効果】以上、説明したように本発明によれば、
サイドウォールを半導体の窒化物で形成したことによ
り、シリサイド化反応において、サイドウォール上のＴ
ｉ膜とサイドウォールとが反応しない。このため、サイ
ドウォールの表面にはＴｉシリサイド等の導電性物質が
形成されないので、サイドウォールを介して発生するゲ
ートとソース・ドレイン領域間のリーク電流が小さくな
る。またサイドウォールとゲートの側壁との間およびサ
イドウォールとソースドレイン領域との間にストレス緩
和層を設けたので、半導体の窒化物より発生するストレ
スの影響をストレス緩和層で緩和して、半導体基板の損
傷を防ぐ。

【図面の簡単な説明】

【図１】第１の実施例の概略構成断面図である。

【図２】第１の実施例の製造工程図である。

【図３】図２に示した続きの製造工程図である。

【図４】第２の実施例の概略構成断面図である。

【図５】第２の実施例の製造工程図である。

【図６】従来例の製造工程図である。

【図７】課題の説明図である。

【符号の説明】

１０ＭＯＳトランジスタ１１半導体基板１４ゲート絶縁膜１５ゲート１８サイドウォール１９サイドウォール２２ソース・ドレイン領域２３ソース・ドレイン領域２４低抵抗層２５低抵抗層４１ストレス緩和層４２ストレス緩和層

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介して設
けたゲートと、前記ゲートの側壁に設けたサイドウォールと、前記ゲートの両側の前記半導体基板の上層に形成したソ
ース・ドレイン領域と、前記ソース・ドレイン領域の上面に形成した低抵抗層と
よりなるＭＯＳトランジスタにおいて、前記サイドウォールを半導体の窒化物で形成したことを
特徴とするＭＯＳトランジスタ。
【請求項２】前記請求項１記載のＭＯＳトランジスタ
において、前記サイドウォールと前記ゲートの側壁との間および前
記サイドウォールと前記ソースドレイン領域との間にス
トレス緩和層を設けたことを特徴とするＭＯＳトランジ
スタ。