JPH07201775A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
大化を防止して半導体装置の歩留り低下を防止するこ
と。 【構成】 ポリシリコン層4の側面にポリシリコン層4
の高さより低い側壁酸化層6’を形成する。次に、全面
にチタン層8を形成する。次に、チタン層8とポリシリ
コン層4とを熱処理により反応させて均一なチタンシリ
サイド層9’を形成する。
Description
特に、金属硅化層(金属シリサイド層)の製造方法に関
する。
ス、ドレインに用いたMOSトランジスタの製造方法を
図7、図8を参照して説明する。
型半導体(シリコン)基板1のフィールド(不活性)領
域に熱酸化による比較的に厚いフィールド酸化層2を形
成し、次に、活性領域に厚さ10nm程度のゲート酸化
層3を形成する。次に、ゲート酸化層3上にリンを添加
したポリシリコンよりなる厚さ200nm程度のポリシ
リコン層(ゲート)4を形成する。次に、フィールド酸
化層2及びポリシリコン層4をマスクとしてN型不純物
たとえばひ素(As)をドープしてN-型不純物拡散層
(ソース、ドレイン)5を形成する。
℃程度の低温CVDにより厚さ200nm程度シリコン
酸化層を成長させ、その後、異方性エッチングによりエ
ッチバックし、側壁酸化層6を残存せしめる。フィール
ド酸化層2、ポリシリコン層4及び側壁酸化層6をマス
クとしてN型不純物たとえばひ素(As)をドープして
N+型不純物拡散層(ソース、ドレイン)7を形成す
る。
ァードフッ酸によりポリシリコン層4上の自然酸化層及
び露出したゲート酸化層3をエッチング除去する。な
お、このとき、ゲート酸化層3の厚さは10nm程度、
側壁酸化層6の高さは200nm程度であり、従って、
ゲート酸化層3のエッチング除去の際には側壁酸化層6
の高さはほとんど変化しない。次に、スパッタ法により
100nm程度のチタン層8を形成する。
囲気中の熱処理により、チタン層8とポリシリコン層4
及びN+型不純物拡散層7とを反応させ、チタンシリサ
イド層9をポリシリコン層4上に形成し、チタンシリサ
イド層10を不純物拡散層7上に形成する。その後、フ
ィールド酸化層2及び側壁酸化層6上の未反応のチタン
層8をウェットエッチングにより除去する。
し、この層間絶縁層にコンタクトホールを形成し、さら
にコンタクトホールにアルミニウム配線層を形成し、こ
れにより、LLD(Lightly Doped Dr
ain)構造の半導体装置を完成する。なお、従来のこ
の種の半導体装置の製造方法は特開昭60−41259
号公報に開示されている。
従来の半導体装置の製造方法によれば、自己整合的にシ
リサイド化されたポリシリコン層4上のチタンシリサイ
ド層9の両端部9aつまり側壁酸化層6に接触する部分
9aは中央部よりも薄くなっている。これは何らかの理
由により側壁酸化層6に接している部分においてはポリ
シリコンとチタンとの反応速度が低下するためである。
ているチタンシリサイド層9を微細化したとき、チタン
シリサイド層9の厚い中央部が小さくなり、チタンシリ
サイド層9の層抵抗は上昇し、また、チタンシリサイド
層9の両端部9aは均一には形成されないため、チタン
シリサイド層9の層抵抗のばらつきが増大する。また、
チタンシリサイド層9の薄い両端部9aはチタンシリサ
イド形成後の層間絶縁層のリフロー等の熱処理により凝
集を起こし、チタンシリサイド層9の層抵抗が増大す
る。この結果、半導体装置の所望の性能を確保できず、
歩留りの低下を招き、従って、製造コストの上昇を招く
という課題がある。なお、ゲート電極の所望の層抵抗を
得るために、チタンシリサイド層9を厚くしていくと、
ポリシリコン層4の中央部でチタンシリサイド層9がゲ
ート酸化層3に接触し、ゲート酸化層3の膜質を劣化さ
せることになる。従って、本発明の目的は、金属シリサ
イド層の層抵抗のばらつき及び増大化を防止して半導体
装置の歩留りの低下を防止し、これにより、半導体装置
の製造コストを低減することにある。
めに本発明は、半導体基板上にポリシリコン層を形成
し、このポリシリコン層の側面にポリシリコン層の高さ
より低い側壁絶縁層を形成する。次に、全面に高融点金
属層を形成し、この高融点金属層とポリシリコン層とを
熱処理により反応させて金属シリサイド層を形成する。
シリサイド層の厚みは均一となる。
方法の第1の実施例を示す断面図であって、図7、図8
に対応する。
(A)と同様に、P-型半導体(シリコン)基板1のフ
ィールド(不活性)領域に熱酸化による比較的に厚いフ
ィールド酸化層2を形成し、次に、活性領域に厚さ10
nm程度のゲート酸化層3を形成する。次に、ゲート酸
化層3上にリンを添加したポリシリコンよりなる厚さ2
00nm程度のポリシリコン層(ゲート)4を形成す
る。次に、フィールド酸化層2及びポリシリコン層4を
マスクとしてN型不純物たとえばひ素(As)をドープ
してN-型不純物拡散層(ソース、ドレイン)5を形成
する。
(B)と同様に、400℃程度の低温CVDにより厚さ
200nm程度シリコン酸化層を成長させる。その後、
異方性エッチングによりエッチバックするが、この場
合、シリコン酸化層を250nm厚さ相当の時間だけ行
う。この結果、ポリシリコン層4の高さより50nm程
度だけ低い側壁酸化層6’が残存することになる。この
とき、不純物拡散層5上のゲート酸化層3も除去され
る。
ルド酸化層2、ポリシリコン層4及び側壁酸化層6をマ
スクとしてN型不純物たとえばひ素(As)をドープし
てN+型不純物拡散層(ソース、ドレイン)7を形成す
る。次に、バッファードフッ酸によりポリシリコン層4
及び不純物拡散層7上の自然酸化層をエッチング除去す
る。次に、スパッタ法により100nm程度のチタン層
8を形成する。
(B)と同様に、窒素雰囲気中の熱処理により、チタン
層8とポリシリコン層4及びN+型不純物拡散層7とを
反応させ、チタンシリサイド層9’をポリシリコン層4
上に形成し、チタンシリサイド層10を不純物拡散層7
上に形成する。その後、フィールド酸化層2及び側壁酸
化層6上の未反応のチタン層8をウェットエッチングに
より除去する。
し、この層間絶縁層にコンタクトホールを形成し、さら
に、コンタクトホールにアルミニウム配線層を形成し、
これにより、LLD構造の装置を完成する。このよう
に、第1の実施例によれば、側壁酸化層6’の高さをポ
リシリコン層4の高さより低くしたので、ポリシリコン
層4上のチタンシリサイド層9’の厚みを中央部、両端
部において均一できる。
置の製造方法の第2の実施例を示す断面図であって、図
7、図1、図2に対応する。
(A)と同様に、P-型半導体(シリコン)基板1のフ
ィールド(不活性)領域に熱酸化による比較的に厚いフ
ィールド酸化層2を形成し、次に、活性領域に厚さ10
nm程度のゲート酸化層3を形成する。次に、ゲート酸
化層3上にリンを添加したポリシリコンよりなる厚さ2
00nm程度のポリシリコン層(ゲート)4を形成す
る。次に、フィールド酸化層2及びポリシリコン層4を
マスクとしてN型不純物たとえばひ素(As)をドープ
してN-型不純物拡散層(ソース、ドレイン)5を形成
する。
(B)と同様に、400℃程度の低温CVDにより厚さ
200nm程度シリコン酸化層を成長させる。その後、
異方性エッチングによりエッチバックし、側壁酸化層6
を残存せしめる。次に、フィールド酸化層2、ポリシリ
コン層4及び側壁酸化層6をマスクとしてN型不純物た
とえばひ素(As)をドープしてN+型不純物拡散層
(ソース、ドレイン)7を形成する。
たとえばひ素(As)を、エネルギー30keV、ドー
ズ量5×1014/cm2でイオン注入する。
ァードフッ酸により側壁酸化層6を50nm程度エッチ
ング除去して、側壁酸化層6’として残在せしめる。こ
の場合、バッファードフッ酸による側壁酸化層6のAs
注入部分のエッチング速度はAs非注入部分のエッチン
グ速度より大きい。このため、側壁酸化層6’の幅の減
少は10nm程度と小さい。このように、側壁酸化層
6’の高さはポリシリコン層4の高さより50nm程度
低くなる。次に、フィールド酸化層2、ポリシリコン層
4及び側壁酸化層6をマスクとしてN型不純物たとえば
ひ素(As)をドープしてN+型不純物拡散層(ソー
ス、ドレイン)7を形成する。次に、図5の(A)にお
いては、図2の(A)と同様に、バッファードフッ酸に
よりポリシリコン層4及び不純物拡散層7上の自然酸化
層をエッチング除去する。次に、スパッタ法により50
nm程度のチタン層8を形成する。
(B)と同様に、窒素雰囲気中の熱処理により、チタン
層8とポリシリコン層4及びN+型不純物拡散層7とを
反応させ、チタンシリサイド層9’をポリシリコン層4
上に形成し、チタンシリサイド層10を不純物拡散層7
上に形成する。その後、フィールド酸化層2及び側壁酸
化層6上の未反応のチタン層8をウェットエッチングに
より除去する。
し、この層間絶縁層にコンタクトホールを形成し、さら
にコンタクトホールにアルミニウム配線層を形成し、こ
れにより、LLD構造の装置を完成する。このように、
第2の実施例においても、側壁酸化層6’の高さをポリ
シリコン層4の高さより低くしたので、ポリシリコン層
4上のチタンシリサイド層9’の厚みを中央部、両端部
において均一できる。なお、第2の実施例においては、
不純物拡散層7の形成後に側壁酸化層6’のエッチング
を行ってもよい。
さがポリシリコン層4上で均一となると、図6に示すご
とく、チタンシリサイド層9’の層抵抗はばらつくこと
なく、しかも、増大もしない。なお、従来は、ポリシリ
コン層4の幅が小さくなると、チタンシリサイド層9の
層抵抗は著しくばらつきかつ増大していた。チタンシリ
サイド層9’の厚さは、両端部で厚く、かつ均一になっ
ているので、層間絶縁層のリフロー等の後工程の熱処理
によって凝集が生じにくく、層抵抗の上昇がなく、従
来、750℃までしか熱処理できなかったが、800℃
の熱処理まで可能となり、この結果、耐熱性が向上す
る。なお、上述の実施例においては、シリサイド形成用
の高融点金属として、チタンを用いたが、タングステ
ン、コバルト、モリブデンでもよく、あるいはテタン及
びコバルトの積層でもよい。また、側壁絶縁層として、
シリコン酸化層を用いたが、シリコン窒化層あるいはシ
リコン窒化酸化層を用いてもよい。さらに、本発明は、
NチャネルMOSトランジスタ以外に、PチャネルMO
Sトランジスタ、CMOSデバイスにも適用し得る。
属シリサイド層の層抵抗のばらつき及び増大化を防止で
き、この結果、半導体装置の歩留りの低下を防止でき、
従って、半導体装置の製造コストを低減できる。
施例を示す断面図である。
施例を示す断面図である。
施例を示す断面図である。
施例を示す断面図である。
施例を示す断面図である。
グラフである。
る。
る。
特に、金属硅化層(金属シリサイド層)の製造方法に関
する。
ス、ドレインに用いたMOSトランジスタの製造方法を
図7、図8を参照して説明する。
型半導体(シリコン)基板1のフィールド(不活性)領
域に熱酸化による比較的に厚いフィールド酸化層2を形
成し、次に、活性領域に厚さ10nm程度のゲート酸化
層3を形成する。次に、ゲート酸化層3上にリンを添加
したポリシリコンよりなる厚さ200nm程度のポリシ
リコン層(ゲート)4を形成する。次に、フィールド酸
化層2及びポリシリコン層4をマスクとしてN型不純物
たとえばひ素(As)をドープしてN-型不純物拡散層
(ソース、ドレイン)5を形成する。
℃程度の低温CVDにより厚さ200nm程度シリコン
酸化層を成長させ、その後、異方性エッチングによりエ
ッチバックし、側壁酸化層6を残存せしめる。フィール
ド酸化層2、ポリシリコン層4及び側壁酸化層6をマス
クとしてN型不純物たとえばひ素(As)をドープして
N+型不純物拡散層(ソース、ドレイン)7を形成す
る。
ァードフッ酸によりポリシリコン層4上の自然酸化層及
び露出したゲート酸化層3をエッチング除去する。な
お、このとき、ゲート酸化層3の厚さは10nm程度、
側壁酸化層6の高さは200nm程度であり、従って、
ゲート酸化層3のエッチング除去の際には側壁酸化層6
の高さはほとんど変化しない。次に、スパッタ法により
100nm程度のチタン層8を形成する。
囲気中の熱処理により、チタン層8とポリシリコン層4
及びN+型不純物拡散層7とを反応させ、チタンシリサ
イド層9をポリシリコン層4上に形成し、チタンシリサ
イド層10を不純物拡散層7上に形成する。その後、フ
ィールド酸化層2及び側壁酸化層6上の未反応のチタン
層8をウェットエッチングにより除去する。
し、この層間絶縁層にコンタクトホールを形成し、さら
にコンタクトホールにアルミニウム配線層を形成し、こ
れにより、LDD(Lightly Doped Dr
ain)構造のMOSトランジスタであるの半導体装置
を完成する。なお、従来のこの種の半導体装置の製造方
法は特開昭60−41259号公報に開示されている。
従来の半導体装置の製造方法によれば、自己整合的にシ
リサイド化されたポリシリコン層4上のチタンシリサイ
ド層9の両端部9aつまり側壁酸化層6に接触する部分
9aは中央部よりも薄くなっている。これは何らかの理
由により側壁酸化層6に接している部分においてはポリ
シリコンとチタンとの反応速度が低下するためである。
ているチタンシリサイド層9を微細化したとき、チタン
シリサイド層9の厚い中央部が小さくなり、チタンシリ
サイド層9の層抵抗は上昇し、また、チタンシリサイド
層9の両端部9aは均一には形成されないため、チタン
シリサイド層9の層抵抗のばらつきが増大する。また、
チタンシリサイド層9の薄い両端部9aはチタンシリサ
イド形成後の層間絶縁層のリフロー等の熱処理により凝
集を起こし、チタンシリサイド層9の層抵抗が増大す
る。この結果、半導体装置の所望の性能を確保できず、
歩留りの低下を招き、従って、製造コストの上昇を招く
という課題がある。なお、ゲート電極の所望の層抵抗を
得るために、チタンシリサイド層9を厚くしていくと、
ポリシリコン層4の中央部でチタンシリサイド層9がゲ
ート酸化層3に接触し、ゲート酸化層3の膜質を劣化さ
せることになる。従って、本発明の目的は、金属シリサ
イド層の層抵抗のばらつき及び増大化を防止して半導体
装置の歩留りの低下を防止し、これにより、半導体装置
の製造コストを低減することにある。
めに本発明は、半導体基板上にポリシリコン層を形成
し、このポリシリコン層の側面にポリシリコン層の高さ
より低い側壁絶縁層を形成する。次に、全面に高融点金
属層を形成し、この高融点金属層とポリシリコン層とを
熱処理により反応させて金属シリサイド層を形成する。
シリサイド層の厚みは均一となる。
方法の第1の実施例を示す断面図であって、図7、図8
に対応する。
(A)と同様に、P-型半導体(シリコン)基板1のフ
ィールド(不活性)領域に熱酸化による比較的に厚いフ
ィールド酸化層2を形成し、次に、活性領域に厚さ10
nm程度のゲート酸化層3を形成する。次に、ゲート酸
化層3上にリンを添加したポリシリコンよりなる厚さ2
00nm程度のポリシリコン層(ゲート)4を形成す
る。次に、フィールド酸化層2及びポリシリコン層4を
マスクとしてN型不純物たとえばひ素(As)をドープ
してN-型不純物拡散層(ソース、ドレイン)5を形成
する。
(B)と同様に、400℃程度の低温CVDにより厚さ
200nm程度シリコン酸化層を成長させる。その後、
異方性エッチングによりエッチバックするが、この場
合、シリコン酸化層を250nm厚さ相当の時間だけ行
う。この結果、ポリシリコン層4の高さより50nm程
度だけ低い側壁酸化層6’が残存することになる。この
とき、不純物拡散層5上のゲート酸化層3も除去され
る。次に、フィールド酸化層2、ポリシリコン層4及び
側壁酸化層6'をマスクとしてN型不純物たとえばひ素
(As)をドープしてN+型不純物拡散層(ソース、ド
レイン)7を形成する。
ドフッ酸によりポリシリコン層4及び不純物拡散層7上
の自然酸化層をエッチング除去する。次に、スパッタ法
により100nm程度のチタン層8を形成する。
(B)と同様に、窒素雰囲気中の熱処理により、チタン
層8とポリシリコン層4及びN+型不純物拡散層7とを
反応させ、チタンシリサイド層9’をポリシリコン層4
上に形成し、チタンシリサイド層10を不純物拡散層7
上に形成する。その後、フィールド酸化層2及び側壁酸
化層6上の未反応のチタン層8をウェットエッチングに
より除去する。
し、この層間絶縁層にコンタクトホールを形成し、さら
に、コンタクトホールにアルミニウム配線層を形成し、
これにより、LDD構造のMOSトランジスタである半
導体装置を完成する。このように、第1の実施例によれ
ば、側壁酸化層6’の高さをポリシリコン層4の高さよ
り低くしたので、ポリシリコン層4上のチタンシリサイ
ド層9’の厚みを中央部、両端部において均一できる。
置の製造方法の第2の実施例を示す断面図であって、図
7、図1、図2に対応する。
(A)と同様に、P-型半導体(シリコン)基板1のフ
ィールド(不活性)領域に熱酸化による比較的に厚いフ
ィールド酸化層2を形成し、次に、活性領域に厚さ10
nm程度のゲート酸化層3を形成する。次に、ゲート酸
化層3上にリンを添加したポリシリコンよりなる厚さ2
00nm程度のポリシリコン層(ゲート)4を形成す
る。次に、フィールド酸化層2及びポリシリコン層4を
マスクとしてN型不純物たとえばひ素(As)をドープ
してN-型不純物拡散層(ソース、ドレイン)5を形成
する。
(B)と同様に、400℃程度の低温CVDにより厚さ
200nm程度シリコン酸化層を成長させる。その後、
異方性エッチングによりエッチバックし、側壁酸化層
6'を残存せしめる。
たとえばひ素(As)を、エネルギー30keV、ドー
ズ量5×1014/cm2でイオン注入する。
ァードフッ酸により側壁酸化層6を50nm程度エッチ
ング除去して、側壁酸化層6’として残在せしめる。こ
の場合、バッファードフッ酸による側壁酸化層6のAs
注入部分のエッチング速度はAs非注入部分のエッチン
グ速度より大きい。このため、側壁酸化層6’の幅の減
少は10nm程度と小さい。このように、側壁酸化層
6’の高さはポリシリコン層4の高さより50nm程度
低くなる。次に、フィールド酸化層2、ポリシリコン層
4及び側壁酸化層6をマスクとしてN型不純物たとえば
ひ素(As)をドープしてN+型不純物拡散層(ソー
ス、ドレイン)7を形成する。
(A)と同様に、バッファードフッ酸によりポリシリコ
ン層4及び不純物拡散層7上の自然酸化層をエッチング
除去する。次に、スパッタ法により50nm程度のチタ
ン層8を形成する。
(B)と同様に、窒素雰囲気中の熱処理により、チタン
層8とポリシリコン層4及びN+型不純物拡散層7とを
反応させ、チタンシリサイド層9’をポリシリコン層4
上に形成し、チタンシリサイド層10を不純物拡散層7
上に形成する。その後、フィールド酸化層2及び側壁酸
化層6上の未反応のチタン層8をウェットエッチングに
より除去する。
し、この層間絶縁層にコンタクトホールを形成し、さら
にコンタクトホールにアルミニウム配線層を形成し、こ
れにより、LDD構造のMOSトランジスタである半導
体装置を完成する。このように、第2の実施例において
も、側壁酸化層6’の高さをポリシリコン層4の高さよ
り低くしたので、ポリシリコン層4上のチタンシリサイ
ド層9’の厚みを中央部、両端部において均一できる。
なお、第2の実施例においては、不純物拡散層7の形成
後に側壁酸化層6’のエッチングを行ってもよい。
さがポリシリコン層4上で均一となると、図6に示すご
とく、チタンシリサイド層9’の層抵抗はばらつくこと
なく、しかも、増大もしない。なお、従来は、ポリシリ
コン層4の幅が小さくなると、チタンシリサイド層9の
層抵抗は著しくばらつきかつ増大していた。これに対
し、本発明においては、チタンシリサイド層9’の厚さ
は、両端部で厚く、かつ均一になっているので、層間絶
縁層のリフロー等の後工程の熱処理によって凝集が生じ
にくく、層抵抗の上昇がなく、従来、750℃までしか
熱処理できなかったが、本発明においては800℃の熱
処理まで可能となり、この結果、耐熱性が向上する。な
お、上述の実施例においては、シリサイド形成用の高融
点金属として、チタンを用いたが、タングステン、コバ
ルト、モリブデンでもよく、あるいはチタン及びコバル
トの積層でもよい。また、側壁絶縁層として、シリコン
酸化層を用いたが、シリコン窒化層あるいはシリコン窒
化酸化層を用いてもよい。さらに、本発明は、Nチャネ
ルMOSトランジスタ以外に、PチャネルMOSトラン
ジスタ、CMOSデバイスにも適用し得る。
属シリサイド層の層抵抗のばらつき及び増大化を防止で
き、この結果、半導体装置の歩留りの低下を防止でき、
従って、半導体装置の製造コストを低減できる。
Claims (9)
- 【請求項1】 半導体基板(1)上にポリシリコン層
(4)を形成する工程と、 該ポリシリコン層の側面に該ポリシリコン層の高さより
低い側壁絶縁層(6’)を形成する工程と、 前記半導体基板、前記ポリシリコン層及び前記側壁絶縁
層上に高融点金属層(8)を形成する工程と、 該高融点金属層と前記ポリシリコン層とを熱処理により
反応させて金属シリサイド層(9’)を形成する工程と
を具備する半導体装置の製造方法。 - 【請求項2】 前記側壁絶縁層形成工程が、 前記半導体基板及び前記ポリシリコン層上に絶縁層を形
成する工程と、 該絶縁層を異方性エッチング法により該絶縁層の厚さ方
向を完全にエッチングする時間より十分長い時間でエッ
チングして前記ポリシリコン層の側面に前記絶縁層を前
記側壁絶縁層として残存せしめる工程とを具備する請求
項1に記載の半導体装置の製造方法。 - 【請求項3】 前記絶縁層は、異方性エッチング法によ
るエッチング速度が該異方性エッチング法によるシリコ
ン熱酸化層より大きい絶縁層である請求項2に記載の半
導体装置の製造方法。 - 【請求項4】 前記絶縁層形成工程が低温CVDにより
シリコン酸化層を前記絶縁層として形成する請求項3に
記載の半導体装置の製造方法。 - 【請求項5】 前記側壁絶縁層がシリコン窒化層及びシ
リコン窒化酸化層のいずれかである請求項2に記載の半
導体装置の製造方法。 - 【請求項6】 前記側壁絶縁層形成工程が、 前記半導体基板及び前記ポリシリコン層上に絶縁層を形
成する工程と、 該絶縁層を異方性エッチング法によりエッチバックして
前記ポリシリコン層と同一高さの側壁絶縁層(6)を残
存せしめる工程と、 少なくとも該側壁絶縁層の上部に不純物を導入する工程
と、 該不純物が導入された側壁絶縁層に対してエッチング速
度が大きいエッチング法によりエッチングして該側壁絶
縁層の上部を除去する工程とを具備する請求項1に記載
の半導体装置の製造方法。 - 【請求項7】 前記側壁絶縁層がシリコン酸化層よりな
り、前記エッチング工程がフッ酸を用いてエッチングす
る請求項6に記載の半導体装置の製造方法。 - 【請求項8】 前記高融点金属層が、テタン、コバル
ト、モリブデン、タングステンのいずれかである請求項
1に記載の半導体装置の製造方法。 - 【請求項9】 前記高融点金属層が、テタン及びコバル
トの積層である請求項1に記載の半導体装置の製造方
法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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US6124190A (en) * | 1996-12-13 | 2000-09-26 | Nec Corporation | Method of manufacturing semiconductor device with silicide layer without short circuit |
JP2014195091A (ja) * | 1998-11-13 | 2014-10-09 | Intel Corp | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
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---|---|---|---|---|
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- 1993-12-30 JP JP5352438A patent/JP2833989B2/ja not_active Expired - Fee Related
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1994
- 1994-12-02 EP EP94119062A patent/EP0664561A3/en not_active Withdrawn
- 1994-12-26 KR KR1019940036867A patent/KR0180259B1/ko not_active IP Right Cessation
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---|---|
JP2833989B2 (ja) | 1998-12-09 |
EP0664561A2 (en) | 1995-07-26 |
EP0664561A3 (en) | 1995-10-11 |
KR0180259B1 (ko) | 1999-03-20 |
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