KR0180259B1 - 반도체 장치의 제조방법 - Google Patents

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사까이이사미
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가네꼬 히사시
닛뽕덴끼가부시끼가이샤
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Abstract

반도체 장치의 제조방법에 있어서, 다결정 실리콘층(4)이 상기 반도체 기판(1) 상에 형성되고, 이 다결정 실리콘충보다 낮은 높이를 갖는 측벽절연층(6')이 다결정 실리콘층의 측면에 형성된다. 다음에, 고융점 금속층(8)이 전체표면상에 형성되고, 금속 실리사이드층(9')을 형성하기 위하여 다결정 실리콘층의 고융점 금속층이 반응하도록 열처리를 수행한다.

Description

반도체 장치의 제조방법
제1a도에서 제1d도는 종래기술에 의한 반도체 장치의 제조방법을 도시하는 단면도.
제2a도에서 제2d도는 본 발명에 따른 반도체 장치의 제조방법에 대한 실시예 1을 도시하는 단면도.
제3a에서 제3f도는 본 발명에 따른 반도체 장치의 제조방법에 대한 실시예 2를 도시하는 단면도.
제4도는 본 발명에 따른 티타늄 실리사이드의 판저항을 보여주는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화층
3 : 게이트 산화층 4 : 다결정 실리콘층
5S, 5D, 7S, 7D, 10S, 10D : 불순물 확산층
6, 6' : 측벽 산화층 8 : 티타늄층
9, 9' : 실리사이드층
본 발명은 반도체 장치의 제조방법에 관한 것이며, 특히, 금속 실리사이드층을 상층으로서 갖는 다결정 실리콘층을 제조하기 위한 방법에 대한 것이다.
금속 산화 반도체(MOS)에서, 게이트 판저항을 감소시키기 위하여, TiSi와 같은 금속 실리사이드와 다결정 실리콘으로 만들어진 이중층이 사용되어 왔다. 이러한 MOS 장치를 제조하기 위한 종래의 기술에서, 다결정층이 반도체 기판 상에 형성되고, 이 다결정 실리콘층과 같은 높이를 갖는 측벽 절연층이 다결정 실리콘층의 측면 상에 형성된다. 다음에, 티타늄 등으로 만들어진 고융점 금속층이 전체 표면상에서 형성되고, 이 고융점 금속층이 다결정 실리콘층상에서 반응하여 금속 실리사이드층을 형성하도록 열처리를 행한다(Thomas E. TANG 외, Titanium Nitride Local Interconnet Technology for VLSI, IEEE Trans. of Electron Devices, Vol. ED-34, No. 3, March 1987를 참고바람).
그러나, 상기의 종래기술에서는 금속 실리사이드층의 두께가 균일하지 못하여, 금속 실리사이드의 판저항이 변동(fluctuation)하고 증가함으로써 제조비용이 늘어나게 된다. 이점은 나중에 상세히 설명한다.
본 발명의 목적은 금속 실리사이츠등의 판저항의 변동과 증가를 방지하여 반도체 장치의 제조비용을 감소시킬 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
본 발명에 따르면, 다결정층이 반도체 기판상에 형성되고 이 다결정층보다 낮은 높이를 갖는 측벽절연층이 다결정층의 측면 상에 형성된다. 다음에, 고융점(refractory) 금속층이 전체 표면상에 형성되고 이 고융점 금속층이 다결정 실리콘층상에서 반응하여 금속 실리사이드층을 형성하도록 열처리를 행한다. 따라서, 다결정 실리콘층상의 금속 실리사이드층의 두께가 균일하게 된다.
이하, 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
바람직한 실시예를 설명하기 전에, 금속 실리사이드로 만들어진 게이트, 소오스 및 드레인을 구비한 MOS 트랜지스터를 제조하는 종래의 방법을 제1a도 내지 제1d도에서 설명한다(Thomas E. TANG 외, Titanium Nitride Local Interconnet Technology for VLSI, IEEE Trans. of Electron Devices, Vol. ED-34, No. 3, March 1987를 참고바람).
제1a도에 도시된 바와 같이, 상대적으로 두꺼운 필드산화막이 P-형 단결정 실리콘기판(1)의 필드 (비활성) 영역내에서 열산화법에 의해 형성되고나서, 약 10nm 두께의 게이트 산화층(3)이 활성영역내에 형성된다. 다음에, 인이 도핑된 다결정 실리콘으로 만들어진 약 200nm 두께의 다결정 실리콘층(게이트, 4)이 게이트 산화층(3)상에 형성된다. 다음에, 비소(As)와 같은 N 형 불순물이 N-형 불순물 확산영역(소오스와 드레인 영역, 5S와 5D)을 형성하기 위하여 필드 산화층(2)과 다결정 실리콘층(4)의 마스크로써 도핑된다.
다음에, 제1b도에서 나타난 바와 같이, 약 200 nm 두께의 실리콘 산화층을 약 400 ℃에서 저온 CVD 법에 의해 성장시킨 다음, 이층을 측벽산화층(6)을 남겨두기 위해 이방성에칭으로 에칭백시킨다. 비소와 같은 N 형 불순물이 N+형 불순물 확산영역(소오스와 드레인 영역, 7S와 7D)을 형성하기 위하여 필드 산화층(2)과 다결정 실리콘층(4) 및 측벽산화층(6)의 마스크로써 도핑된다.
다음에, 제1c도에 나타난 바와 같이, 다결정 실리콘층(4)상의 게이트 산화층(3)의 노출부와 자연산화층(native oxide layer)은 완충 플루오르산에 의해 에칭된다. 이 경우, 게이트산화층(3)의 두께가 약 10 nm 임을 주의할 필요가 있다. 또한, 측벽산화층(6)의 높이는 약 200 nm 이므로, 게이트 산화층(3)이 에칭될 때 측벽산화층(6)의 높이가 거의 변하지 않는다. 다음에, 약 100 nm 두께의 티타늄층(8)이 스퍼터링법에 의해 형성된다.
다음에, 제1d도에 나타난 바와 같이, 티타늄층(8)이 다결정 실리콘층(4) 및 N+형 불순물 확산영역(7S, 7D) 상에서 질소 분위기하의 열처리에 의해 반응되어, 다결정 실리콘층(4) 상에서는 티타늄 실리사이드층(9)을 형성하고 상기 확산영역(7S, 7D) 상에서는 티타늄 실리사이층(10S, 10D)을 각각 형성한다. 그리고나서, 필드 산화층(2)상에 있는 티타늄층(8)의 비반응부와 측벽산화층(6)이 습식에칭법에 의해 제거된다.
다음에, 층간절연막(도시되지 않음)이 증착되고, 접촉홀(contact hole, 도시되지 않음)이 층간절연층내에 형성된다. 더욱이, 알루미늄 배선층(도시되지 않음)을 접촉홀내에 형성하여 LDD(lightly doped drain)구조를 구비한 MOS 트랜지스터를 완성시킨다.
그러나, 제1a도에서 제1d도에서 도시된 상기 종래의 제조방법에 따르면, 전술한 바와 같이, 다결정 실리콘층(4)과 자기정렬로 형성된 티타늄 실리사이드층(9)의 측부(9a), 즉, 측벽산화층(6)과 접촉한 부분(9a)은 티타늄 실리사이드층(9)의 중앙부보다 더 얇다. 이것은 티타늄상의 다결정 실리콘의 반응속도가 어떤 이유로 해서 측벽산화층(6)과 접촉한 부분에서 감소되기 때문이다.
따라서, 게이트 전극의 양측면상에 얇은 부분을 갖는 티타늄 실리사이드층(9)이 세밀한(fine) 구조일 때, 티타늄 실리사이층(9)의 두꺼운 중심부가 보다 얇아지게 됨으로써 티타늄 실리사이드층(9)의 저항을 증가시키게 된다. 또한, 티타늄 실리사이드층(9)의 양측이 균일하게 형성되지 않게 되므로 티타늄 실리사이드층(9) 판저항의 변동이 커진다. 더욱이, 티타늄 실리사이드층(9)의 얇은 측부(9a)가, 티타늄 실리사이드층(9)의 형성 후에 층간절연층에 대한 리플로우(reflow) 처리법과 같은 열처리에 의해 덩어리지게 되어 티타늄 실리사이드층(9)의 판저항을 증가시킨다. 결국, 반도체 장치의 원하는 성능을 얻을 수 없게 되어, 제조 수율을 감소시키고, 제조비용을 증가시킨다. 게이트 전극의 원하는 판저항을 얻기 위하여, 티타늄 실리사이드층(9)이 두껍게 만들어질 때는, 티타늄 실리사이드층(9)이 다결정 실리콘층(4)의 중앙부에서 게이트 산화층(3)에 접촉될 수도 있는 바, 이것은 게이트 산화층(3)의 막특성을 악화시킨다.
제2a도에서 제2d도는 반도체 장치를 제조하는 방법의 실시예 1을 보여준다. 제2a도에서 제2d도는 제1a도에서 제1d도에 각각 대응한다.
처음에, 제1a도에서와 동일한 방법으로 제2a도에서, 상대적으로 두꺼운 필드산화막(2)이 P-형 단결정 실리콘기판(1)의 필드(비활성)영역내에서 열산화법에 의해 형성되고나서, 약 10nm 두께의 게이트 산화층(3)이 활성영역내에 형성된다. 다음에, 인이 도핑된 다결정 실리콘으로 만들어진 약 200 nm 두께의 다결정 실리콘층(게이트, 4)이 게이트 산화층(3)상에 형성된 다음, 비소(As)와 같은 N 형 불순물이 N-형 불순물 확산영역(소오스와 드레인 영역, 5S와 5D)을 형성하기 위하여 필드 산화층(2)과 다결정 실리콘층(4)의 마스크로써 도핑된다.
다음에, 제1b도의 방법과 동일하게, 제2b도에서, 약 200 nm 두께의 실리콘 산화층을 약 400 ℃에서 저온 CVD(low temperature CVD) 법에 의해 성장시킨다. 그리고나서 이층을 이방성에칭법으로 에칭시킨다. 다만, 이 경우, 250 nm 두께의 실리콘 산화층에 대응하는 시간주기 동안만 에칭을 수행하여, 결국, 다결정 실리콘층(4)보다 약 50 nm 낮은 측벽산화층 (6')이 남도록, 에칭을 수행한다. 이때, 불순물 확산층 (5S, 5D) 상의 게이트 산화층(3)도 제거된다. 다음에, 비소(As)와 같은 N형 불순물이 N+형 불순물 확산영역(소오스와 드레인 영역, 7S 와 7D)을 형성하기 위하여 필드 산화층(2)과 다결정 실리콘층(4) 및 측벽산화층(6)의 마스크로써 도핑된다. 다음에, 제2c도에 나타난 바와 같이, 다결정 실리콘층(4)상에 있는 자연 산화층과 불순물 확산영역(7S, 7D)은 완충 플루오르산에 의해 에칭된다. 다음에, 약 100 nm 두께의 티타늄층(8)이 스퍼터링법에 의해 형성된다.
다음에, 제1d도의 방법과 동일하게 제2d도에 나타난 바와 같이, 티타늄층(8)이 다결정 실리콘층(4) 및 N+형 불순물 확산영역(7S, 7D)상에서 질소 분위기하의 열처리에 의해 반응되어, 다결정 실리콘층(4)상에서는 티타늄 실리사이드층(9')을 형성하고 상기 확산영역(7S, 7D)상에서는 티타늄 실리사이드층(10S, 10D)을 각각 형성한다. 그리고나서, 필드 산화층(2)상의 티타늄층(8)의 비반응부와 측벽산화층(6')이 습식에 칭법에 의해 제거된다.
다음에, 종래의 기술에서와 마찬가지로, 층간절연막(도시되지 않음)이 증착되고, 접촉홀(도시되지 않음)이 층간절연층내에 형성된다. 더욱이, 알루미늄 배선층(도시되지 않음)을 접촉홀내에 형성하여 LDD(lightly doped drain) 구조를 구비한 MOS 트랜지스터를 완성시킨다.
그러므로, 실시예 1에 따르면, 측벽산화층(6')이 다결정 실리콘층(4) 보다 낮기 때문에, 다결정 실리콘층(4)상의 티타늄 실리사이드층(9')의 두께는 중앙부와 측부에서 균일해질 수 있다.
제3a도에서 제3f도는 반도체 장치를 제조하는 방법의 실시예 2를 보여준다.
처음에, 제1a도의 방법과 동일한 방법으로 제3a도에서, 상대적으로 두꺼운 필드산화막(2)이 P-형 단결정 실리콘기판(1)의 필드(비활성)영역내에서 열산화(thermal oxidation)법에 의해 형성되고나서, 약 10 nm 두께의 게이트 산화층(3)이 활성영역내에 형성된다. 다음에, 인이 도핑된 다결정 실리콘으로 만들어진 약 200 nm 두께의 다결정 실리콘층(게이트, 4)이 게이트 산화층(3)상에 형성된다. 다음에 비소(As)와 같은 N 형 불순물이 N-형 불순물 확산영역(소오스와 드레인 영역, 5S 와 5D)을 형성하기 위하여 필드 산화층(2)과 다결정 실리콘층(4)의 마스크로써 도핑된다.
다음에, 제1b도의 방법과 동일하게, 제3b도에서, 약 200nm 두께의 실리콘 산화층을 약 400 ℃에서 저온 CVD법에 의해 성장시킨다. 그리고 나서 이 층을 이방성에칭으로 에칭시키고 측벽산화층(6)을 남긴다.
다음에, 제3c도에 나타난 바와 같이, 비소(As)와 같은 불순물을 30 keV의 에너지와 도즈량 5×1014/cm2로 도핑한다.
다음에, 제3d도에 도시된 바와 같이, 약 50 nm 두께의 측벽산화층(6)이 완충 플루오르산에 의해 에칭되어, 측벽산화층(6')으로 남겨진다. 이 경우, 완충 플루오르산에 의한 측벽산화층(6)의 As - 도핑부에 대한 에칭속도는 완충 플루오르산에 의한 측벽산화층(6)의 As - 비도핑부에 대한 에칭속도보다 크다. 그러므로, 측벽산화층(6')의 높이는 다결정 실리콘층(4)보다 약 50 nm가 낮다. 다음에, As와 같은 N 형 불순물이 N+형 불순물 확산영역(소오스와 드레인 영역, 7S와 7D)을 형성하기 위하여 필드 산화층(2)과 다결정 실리콘층(4) 및 측벽산화층(6')의 마스크로써 도핑된다. 다음에 제2c도의 방법과 동일하게 제3e도에서, 다결정 실리콘층(4)상의 자연산화층과 불순물 확산층(7S, 7D)이 에칭된다. 다음에, 약 100 nm 두께의 티타늄층(8)이 스퍼터링법에 의해 형성된다.
다음에, 제2d도의 방법과 동일하게 제3f도에서, 티타늄층(8)이 다결정 실리콘층(4) 및 N+형 불순물 확산영역(7S, 7D)상에서 질소 분위기하의 열처리에 의해 반응되어, 다결정 실리콘층(4) 상에서는 티타늄 실리사이드층(9')을 형성하고 상기 확산영역(7S, 7D) 상에서는 티타늄 실리사이드층(10S, 10D)을 각각 형성한다. 그리고나서, 필드 산화층(2)상의 티타늄층(8)의 비반응부와 측벽산화층(6')이 습식에칭법에 의해 제거된다.
다음에, 종래의 기술에서와 마찬가지로, 층간절연막(도시되지 않음)이 증착되고, 접촉홀(도시되지 않음)이 층간절연층내에 형성된다. 더욱이, 알루미늄 배선층(도시되지 않음)을 접촉홀내에 형성하여 LDD 구조를 구비한 MOS 트랜지스터를 완성시킨다.
그러므로, 실시예 2에 따르면, 측벽산화층(6')이 다결정 실리콘층(4)보다 낮기 때문에, 다결정 실리콘층(4)상의 티타늄 실리사이드층(9')의 두께는 중앙부와 측부에서 균일해질 수 있다.
실시예 2에서는, 측벽산화층(6')에 대한 에칭을 불순물 확산영역의 형성후에 수행한 것을 주목하여야 한다.
따라서, 티타늄 실리사이드층(9')의 두께가 다결정 실리콘층(4)상에서 균일하기 때문에, 제4도에 나타난 바와 같이, 티타늄 실리사이드층(9')의 판저항이 거의 변동하지 않으며, 증가하지 않는다. 종래의 기술에서, 다결정 실리콘층(4)의 폭이 줄어들 때, 티타늄 실리사이드층(9)의 판저항은 현저히 변동하고 증가하였다는 사실을 주의할 필요가 있다. 이와는 대조적으로, 본 발명에서는, 티타늄 실리사이드층(9')이 두껍고 그의 측부 상에서 균일하기 때문에, 티타늄 실리사이드층(9')이 층간절연층에 대한 리플로우 처리와 같은 열처리의 다음 단계에 의해 거의 덩어리지게 되지 않으므로써 판저항이 증가하지 아니한다. 그러므로, 종래의 기술에서, 750 ℃ 보다 낮은 온도에서의 열처리만을 수행하는 것이 가능하였다. 본 발명에서는, 800 ℃에서의 열처리도 수행할 수 있으므로, 열안정도를 개선한다.
상기의 실시예에서, 실리사이드용 고융점 금속으로서 티타늄이 사용되었지만, 텅스텐, 코발트 또는 몰리브덴이 이용될 수 있으며, 티타늄과 코발트의 라미네이트 구조도 이용될 수 있다. 더욱이, 실리콘 산화층이 측벽 절연층으로서 사용되었지만, 실리콘 니트라이드층이나 실리콘 니트라이드/산화층이 측벽절연층으로서 사용될 수 있다. 또한 본 발명은 N 채널 MOS 트랜지스터 외에 P 채널 MOS와 CMOS 트랜지스터에도 응용할 수 있다.
전술한 바와 같이, 본 발명에 따르면, 금속 실리사이드층 두께의 변동과 증가를 피할 수 있게 되어, 제품 산출량의 감소가 방지되어, 반도체 장치의 제조비용을 절감할 수 있게 된다.

Claims (5)

  1. 반도체 기판(1)상에 다결정 실리콘층(4)을 형성하는 공정과, 상기 다결정 실리콘층의 측면 상에 상기 다결정 실리콘충보다 낮은 높이를 갖는 측벽절연층(6')을 형성하는 공정과, 상기 반도체 기판(1)과 상기 다결정 실리콘층(4) 및 상기 측벽절연층(6')상에 고융점 금속층(8)을 형성하는 공정, 및 상기 다결정 실리콘층 상에서 상기 고융점 금속층이 반응하도록 상기 고융점금속층과 상기 다결정 실리콘층을 열처리하여 금속 실리사이드층(9')을 형성하는 공정으로 이루어지되, 상기 낮은 높이의 측벽절연층(6')을 형성하는 공정은, 반도체 기판(1)과 다결정 실리콘층(4)상에 절연층을 형성하는 공정과, 상기 다결정 실리콘층(4)과 동일한 높이를 갖는 측벽절연층(6)을 남겨두기 위해 이방성 에칭법에 의해, 상기 절연층을 에칭백하는 공정과, 적어도 상기 동일높이의 측벽절연층(6)의 상부에 불순물을 도입시키는 공정, 및 상기 측벽절연층(6)이 상부를 제거하기에 적합한 에칭속도를 구비한 에칭법을 이용하여, 불순물이 도입된 상기 측벽절연층을 에칭하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 측벽절연층은 실리콘 산화층에 의해 구성되고, 상기 에칭공정은 플루오르산을 이용하여 에칭하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 고융점 금속층은 티타늄, 코발트, 몰리브덴 및 텅스텐 중의 하나로부터 만들어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 고융점 금속층은 티타늄과 코발트의 라미네이트막으로 만들어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 반도체 기판(1)상에 다결정 실리콘층(4)을 형성하는 공정과, 상기 반도체 기판(1)과 상기 다결정 실리콘층(4)상에 절연층을 형성하는 공정과, 상기 다결정 실리콘층과 동일한 높이를 갖는 측벽절연층(6)을 남겨두기 위해 이방성 에칭법에 의해 상기 절연층을 에칭백하는 공정과, 적어도 상기 측벽절연층(6)의 상부에 불순물을 도입시키는 공정과, 상기 측벽절연층(6)의 상부를 제거하기 위한 에칭법을 이용하여 불순물이 도입된 상기 측벽절연층을 에칭하는 공정과, 상기 반도체 기판(1), 상기 다결정 실리콘층(4) 및 상기 측벽절연층상에 고융점 금속층(8)을 형성하는 공정, 및 상기 다결정 실리콘층상의 상기 고융점 금속층과 반응하도록 상기 고융점 금속층과 상기 다결정 실리콘층을 열처리함으로써 금속 실리사이드층(9')을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
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