JP2996188B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
等に適用されるＴｉシリサイドの形成方法に関し、特に
ゲート電極と拡散層間又は隣り合う拡散層間の電気的シ
ョートによる不良を起こさず、安定して良品を提供する
方法に関するものである。
等に適用されるＴｉシリサイドの形成方法に関し、特に
ゲート電極と拡散層間又は隣り合う拡散層間の電気的シ
ョートによる不良を起こさず、安定して良品を提供する
方法に関するものである。
【０００２】
【従来の技術】近年におけるＬＳＩ等の半導体集積回路
の高集積化に伴って、素子の微細化が進められている。
例えば、ソース，ドレイン領域の不純物拡散層が浅く、
かつ低面積化され、また素子間を接続する配線も低幅化
されている。このため、不純物拡散層や配線における電
気抵抗が増大し、素子動作の高速化の障害となってい
る。このようなことから、最近の半導体装置では不純物
拡散層の表面を高融点金属シリサイド化、特にＴｉシリ
サイド化して抵抗の低減を行い、素子動作速度の向上を
図る試みがなされている。
の高集積化に伴って、素子の微細化が進められている。
例えば、ソース，ドレイン領域の不純物拡散層が浅く、
かつ低面積化され、また素子間を接続する配線も低幅化
されている。このため、不純物拡散層や配線における電
気抵抗が増大し、素子動作の高速化の障害となってい
る。このようなことから、最近の半導体装置では不純物
拡散層の表面を高融点金属シリサイド化、特にＴｉシリ
サイド化して抵抗の低減を行い、素子動作速度の向上を
図る試みがなされている。
【０００３】このＴｉシリサイド層の形成には、自己整
合的に形成する方法が、ＵＳＰ−４，８５５，７９８に
よって示されている。Ｔｉシリサイドを自己整合的に形
成する方法を図３を用いて説明する。
合的に形成する方法が、ＵＳＰ−４，８５５，７９８に
よって示されている。Ｔｉシリサイドを自己整合的に形
成する方法を図３を用いて説明する。
【０００４】図３（ａ）に示されるように、半導体基板
１上にフィールド酸化膜２，ゲート酸化膜４，ゲート電
極３及びサイドウォール膜５が形成される。露出してい
るシリコン基板１は、不純物イオンが注入され拡散層領
域となる。
１上にフィールド酸化膜２，ゲート酸化膜４，ゲート電
極３及びサイドウォール膜５が形成される。露出してい
るシリコン基板１は、不純物イオンが注入され拡散層領
域となる。
【０００５】次に図３（ｂ）に示されるようにイオン注
入のための保護の酸化膜７が、例えばＣＶＤ法にて全面
に形成された後、不純物イオン８が注入され、拡散層９
が形成される。続いて、不純物イオンの活性化として、
９００℃以上で熱処理が行われる。
入のための保護の酸化膜７が、例えばＣＶＤ法にて全面
に形成された後、不純物イオン８が注入され、拡散層９
が形成される。続いて、不純物イオンの活性化として、
９００℃以上で熱処理が行われる。
【０００６】図３（ｃ）に示されるように、その後、保
護の酸化膜７が除去され、さらにＴｉスパッタ前に拡散
層上の自然酸化膜が除去される。
護の酸化膜７が除去され、さらにＴｉスパッタ前に拡散
層上の自然酸化膜が除去される。
【０００７】次に、図３（ｄ）に示されるように全面に
Ｔｉ膜１０が、例えばスパッタ法にて全面に成膜され
る。これを７００℃以下の温度で不活性ガス雰囲気中、
例えば窒素雰囲気中で熱処理し、高抵抗のＴｉＳｉ2で
あるＣ４９相のＴｉシリサイド層１１が形成される（第
１シンター）。このとき、Ｔｉシリサイド層１１は、ゲ
ート電極３上及び拡散層９上のみに自己整合的に形成さ
れる（図３（ｅ））。
Ｔｉ膜１０が、例えばスパッタ法にて全面に成膜され
る。これを７００℃以下の温度で不活性ガス雰囲気中、
例えば窒素雰囲気中で熱処理し、高抵抗のＴｉＳｉ2で
あるＣ４９相のＴｉシリサイド層１１が形成される（第
１シンター）。このとき、Ｔｉシリサイド層１１は、ゲ
ート電極３上及び拡散層９上のみに自己整合的に形成さ
れる（図３（ｅ））。
【０００８】そして、図３（ｆ）に示されるように、フ
ィールド酸化膜２及びサイドウォール膜５上の未反応の
Ｔｉ膜１０が除去され、さらに８００℃以上で熱処理が
行われる。この結果、図３（ｇ）に示すような低抵抗の
ＴｉＳｉ2であるＣ５４相のＴｉシリサイド層１２が形
成される（第２シンター）。
ィールド酸化膜２及びサイドウォール膜５上の未反応の
Ｔｉ膜１０が除去され、さらに８００℃以上で熱処理が
行われる。この結果、図３（ｇ）に示すような低抵抗の
ＴｉＳｉ2であるＣ５４相のＴｉシリサイド層１２が形
成される（第２シンター）。
【０００９】しかしながら、上記の方法にてＴｉシリサ
イドを形成すると、素子の微細化が進むに従いゲート電
極と拡散層であるソース又はドレイン領域の間のショー
ト、または隣り合う拡散層間でのショート、といった問
題が発生した。このショートは、本来Ｔｉシリサイドが
形成されない領域、つまりゲート電極と拡散層を分離す
るサイドウォール膜上及び拡散層間を分離するフィール
ド酸化膜上へのＴｉシリサイドのせり上がり、又は導電
性物質の形成により発生する。ショートの原因であるＴ
ｉシリサイドのせり上がり、又は導電性物質を除去する
ために、上述した未反応のＴｉのエッチング時間を長く
すると、拡散層のＴｉシリサイドまでエッチングされて
しまい、拡散層抵抗が上昇してしまうという弊害が生じ
た。
イドを形成すると、素子の微細化が進むに従いゲート電
極と拡散層であるソース又はドレイン領域の間のショー
ト、または隣り合う拡散層間でのショート、といった問
題が発生した。このショートは、本来Ｔｉシリサイドが
形成されない領域、つまりゲート電極と拡散層を分離す
るサイドウォール膜上及び拡散層間を分離するフィール
ド酸化膜上へのＴｉシリサイドのせり上がり、又は導電
性物質の形成により発生する。ショートの原因であるＴ
ｉシリサイドのせり上がり、又は導電性物質を除去する
ために、上述した未反応のＴｉのエッチング時間を長く
すると、拡散層のＴｉシリサイドまでエッチングされて
しまい、拡散層抵抗が上昇してしまうという弊害が生じ
た。
【００１０】そこで、このＴｉシリサイドを形成すべき
領域以外へのＴｉシリサイドの拡がりによるせり上がり
を防止する方法がいくつか提案されている。
領域以外へのＴｉシリサイドの拡がりによるせり上がり
を防止する方法がいくつか提案されている。
【００１１】その一つは、特開昭６１−１５０２１６号
公報に示されている。この方法は、シリコン基板上にＴ
ｉ膜を形成後、４００℃〜６００℃の比較的低温で第一
シンターを行いシリサイド化反応を行い、未反応のＴｉ
を除去して、拡散層及びゲート電極上に高抵抗のＴｉシ
リサイドを形成し、この後８００℃以上の温度で第二シ
ンターを行って高抵抗Ｔｉシリサイドを低抵抗のＴｉシ
リサイドに変える方法である。第一シンター温度を低温
で行うため、Ｔｉシリサイドのせり上がりを防止すると
いう効果を特徴としている。
公報に示されている。この方法は、シリコン基板上にＴ
ｉ膜を形成後、４００℃〜６００℃の比較的低温で第一
シンターを行いシリサイド化反応を行い、未反応のＴｉ
を除去して、拡散層及びゲート電極上に高抵抗のＴｉシ
リサイドを形成し、この後８００℃以上の温度で第二シ
ンターを行って高抵抗Ｔｉシリサイドを低抵抗のＴｉシ
リサイドに変える方法である。第一シンター温度を低温
で行うため、Ｔｉシリサイドのせり上がりを防止すると
いう効果を特徴としている。
【００１２】また、別の方法としては、特開昭５９−１
２６６７２号公報に示されており、その構造を図４に示
す。この方法は、サイドウォール膜上のＴｉシリサイド
のせり上がり、又は、サイドウォール膜とＴｉ膜との反
応を抑制することを目的として、Ｔｉ膜と反応しにくい
ＳｉＮ膜でサイドウォールを形成する方法である。
２６６７２号公報に示されており、その構造を図４に示
す。この方法は、サイドウォール膜上のＴｉシリサイド
のせり上がり、又は、サイドウォール膜とＴｉ膜との反
応を抑制することを目的として、Ｔｉ膜と反応しにくい
ＳｉＮ膜でサイドウォールを形成する方法である。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た方法では以下に示す新たな問題が生じた。すなわち、
第一に示した方法では、拡散層またはゲート電極の微細
化により、所望の抵抗が得られないという問題である。
これは、第一シンター温度が低いためＴｉシリサイドの
抵抗が高く、第二シンター後の拡散層の層抵抗が所望の
抵抗値以下にならないというものである。所望の抵抗値
以下の拡散層抵抗にするために、第二シンター温度を上
昇させると、Ｔｉシリサイドが凝集するという問題が生
じてしまう。このため、第一シンター温度の低温化で
は、Ｔｉシリサイドのせり上がりは抑制できても拡散層
の低抵抗化は達成できない。
た方法では以下に示す新たな問題が生じた。すなわち、
第一に示した方法では、拡散層またはゲート電極の微細
化により、所望の抵抗が得られないという問題である。
これは、第一シンター温度が低いためＴｉシリサイドの
抵抗が高く、第二シンター後の拡散層の層抵抗が所望の
抵抗値以下にならないというものである。所望の抵抗値
以下の拡散層抵抗にするために、第二シンター温度を上
昇させると、Ｔｉシリサイドが凝集するという問題が生
じてしまう。このため、第一シンター温度の低温化で
は、Ｔｉシリサイドのせり上がりは抑制できても拡散層
の低抵抗化は達成できない。
【００１４】また、第二の方法では、ゲート電極と拡散
層間のリークは抑制できるものの隣り合う拡散層間のリ
ークは抑制できないという問題がある。
層間のリークは抑制できるものの隣り合う拡散層間のリ
ークは抑制できないという問題がある。
【００１５】このように、従来の技術ではゲート電極と
拡散層間及び隣り合う拡散層間のリークを完全には抑制
できることができない。
拡散層間及び隣り合う拡散層間のリークを完全には抑制
できることができない。
【００１６】そこで、このリークを完全に抑制するため
にＴｉシリサイドのせり上がりの要因を調査した。Ｔｉ
シリサイドのせり上がりの程度がＰ型拡散層の方が悪い
ことから、Ｐ型のイオン注入種に着目した。図５にイオ
ン注入種が49ＢＦ2 +と11Ｂ+の場合のＴｉシリサイドの
せり上がり具合を示す。49ＢＦ2 +で注入したものではＴ
ｉシリサイドのせり上がりが見られるのに対し、11Ｂ+
ではせり上がりは見られない。このことから、Ｔｉシリ
サイドのせり上がりは、Ｐ型イオン注入種である49ＢＦ
2 +中のＦがフィールド酸化膜及びサイドウォール膜中に
残存し、Ｔｉシリサイド反応時にフィールド酸化膜上及
びサイドウォール膜上にもＴｉシリサイド反応を誘発し
てしまうことが判明した。
にＴｉシリサイドのせり上がりの要因を調査した。Ｔｉ
シリサイドのせり上がりの程度がＰ型拡散層の方が悪い
ことから、Ｐ型のイオン注入種に着目した。図５にイオ
ン注入種が49ＢＦ2 +と11Ｂ+の場合のＴｉシリサイドの
せり上がり具合を示す。49ＢＦ2 +で注入したものではＴ
ｉシリサイドのせり上がりが見られるのに対し、11Ｂ+
ではせり上がりは見られない。このことから、Ｔｉシリ
サイドのせり上がりは、Ｐ型イオン注入種である49ＢＦ
2 +中のＦがフィールド酸化膜及びサイドウォール膜中に
残存し、Ｔｉシリサイド反応時にフィールド酸化膜上及
びサイドウォール膜上にもＴｉシリサイド反応を誘発し
てしまうことが判明した。
【００１７】Ｐ型拡散層形成のイオン注入種を11Ｂ+に
て行えば、Ｔｉシリサイドのせり上がりは抑制される
が、注入種として11Ｂ+を用いると、浅い拡散層の形成
ができず、集積回路の微細化に対応できない。
て行えば、Ｔｉシリサイドのせり上がりは抑制される
が、注入種として11Ｂ+を用いると、浅い拡散層の形成
ができず、集積回路の微細化に対応できない。
【００１８】そこで、本発明は以上の問題点を考慮し、
半導体装置の製造等に適用されるＴｉシリサイドの形成
方法に関し、特にゲート電極と拡散層間又は隣り合う拡
散層間の電気的ショートによる不良を起こさず、安定し
て良品を形成する方法を提供することを目的とする。
半導体装置の製造等に適用されるＴｉシリサイドの形成
方法に関し、特にゲート電極と拡散層間又は隣り合う拡
散層間の電気的ショートによる不良を起こさず、安定し
て良品を形成する方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上にサイドウォール絶縁膜を側壁に有するゲート電極を
形成する工程と、 保護の酸化膜を介してフッ素を含む
Ｐ型のイオンを注入し拡散層を形成する工程と、前記絶
縁膜中のフッ素を除去する工程と、 前記フッ素を除去
した絶縁膜の表面に接触するように高融点金属を形成す
る工程と、熱処理により前記ゲート電極と前記拡散層に
高融点金属シリサイドを自己整合的に形成する工程とを
有するものである。
め、本発明に係る半導体装置の製造方法は、半導体基板
上にサイドウォール絶縁膜を側壁に有するゲート電極を
形成する工程と、 保護の酸化膜を介してフッ素を含む
Ｐ型のイオンを注入し拡散層を形成する工程と、前記絶
縁膜中のフッ素を除去する工程と、 前記フッ素を除去
した絶縁膜の表面に接触するように高融点金属を形成す
る工程と、熱処理により前記ゲート電極と前記拡散層に
高融点金属シリサイドを自己整合的に形成する工程とを
有するものである。
【００２０】また前記高融点金属として、Ｔｉ，Ｃｏ，
Ｎｉ，Ｔａ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｐｔ，Ｖのいずれ
か１種、もしくは２種以上からなる複合合金を用いる用
いる。
Ｎｉ，Ｔａ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｐｔ，Ｖのいずれ
か１種、もしくは２種以上からなる複合合金を用いる用
いる。
【００２１】また前記Ｐ型のイオンはボロン（Ｂ）であ
る。
る。
【００２２】また前記絶縁膜中のフッ素を除去する工程
はドライエッチングまたはウェットエッチングまたはそ
の両方により、前記絶縁膜の表面を除去しフッ素を除去
するものである。
はドライエッチングまたはウェットエッチングまたはそ
の両方により、前記絶縁膜の表面を除去しフッ素を除去
するものである。
【００２３】また前記絶縁膜中のフッ素を除去する工程
は熱処理によりフッ素を除去するものである。
は熱処理によりフッ素を除去するものである。
【００２４】また前記絶縁膜中のフッ素を除去する工程
は、熱処理によりフッ素を除去する工程と、ドライエッ
チングまたはウェットエッチングまたはその両方により
前記絶縁膜の表面を除去しフッ素を除去する工程との両
方を行うものである。
は、熱処理によりフッ素を除去する工程と、ドライエッ
チングまたはウェットエッチングまたはその両方により
前記絶縁膜の表面を除去しフッ素を除去する工程との両
方を行うものである。
【００２５】また前記絶縁膜中のフッ素を除去する工程
により前記絶縁膜の表層のフッ素の濃度を１×１０ 20 ａ
ｔｏｍ／ｃｍ 3 以下に設定する。
により前記絶縁膜の表層のフッ素の濃度を１×１０ 20 ａ
ｔｏｍ／ｃｍ 3 以下に設定する。
【００２６】また前記絶縁膜のエッチング量は５ｎｍ以
下または６０ｎｍ以上である。
下または６０ｎｍ以上である。
【００２７】
【作用】本発明は、Ｔｉシリサイド形成前に、フィール
ド酸化膜及びサイドウォール膜に注入されたフッ素を取
り除く工程を導入したことを特徴とする。フッ素を取り
除く理由は、Ｐ型拡散層を形成するために、フィールド
酸化膜及びサイドウォール膜中にイオン注入されたフッ
素が、Ｔｉシリサイド形成工程における第一シンター時
に本来形成していてはならないフィールド酸化膜及びサ
イドウォール膜上に、Ｔｉシリサイドのせり上がりを誘
発してしまうためである。せり上がりが発生すると、ゲ
ート電極と拡散層及び隣り合う拡散層同士とのショート
を引き起こしてしまう。そこでこのフッ素を除去し、Ｔ
ｉシリサイドのせり上がりを抑制しようというものであ
る。
ド酸化膜及びサイドウォール膜に注入されたフッ素を取
り除く工程を導入したことを特徴とする。フッ素を取り
除く理由は、Ｐ型拡散層を形成するために、フィールド
酸化膜及びサイドウォール膜中にイオン注入されたフッ
素が、Ｔｉシリサイド形成工程における第一シンター時
に本来形成していてはならないフィールド酸化膜及びサ
イドウォール膜上に、Ｔｉシリサイドのせり上がりを誘
発してしまうためである。せり上がりが発生すると、ゲ
ート電極と拡散層及び隣り合う拡散層同士とのショート
を引き起こしてしまう。そこでこのフッ素を除去し、Ｔ
ｉシリサイドのせり上がりを抑制しようというものであ
る。
【００２８】フッ素の除去方法として、フィールド酸化
膜及びサイドウォール膜をエッチングする、もしくは不
純物イオンの活性化の際の熱処理によって追い出すこと
を特徴とする。この方法により、Ｔｉシリサイドのせり
上がりがなく、リークによる不良を起こさずに安定して
良品を得ることができる。
膜及びサイドウォール膜をエッチングする、もしくは不
純物イオンの活性化の際の熱処理によって追い出すこと
を特徴とする。この方法により、Ｔｉシリサイドのせり
上がりがなく、リークによる不良を起こさずに安定して
良品を得ることができる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。
て図面に従って説明する。
【００３０】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００３１】図１（ａ）に示すように、シリコン基板１
上にフィールド酸化膜２，ゲート酸化膜３，ゲート電極
４及びサイドウォール膜５を順に積層形成する。露出し
ているシリコン基板６は、不純物イオンが注入され拡散
層領域となる。
上にフィールド酸化膜２，ゲート酸化膜３，ゲート電極
４及びサイドウォール膜５を順に積層形成する。露出し
ているシリコン基板６は、不純物イオンが注入され拡散
層領域となる。
【００３２】次に図１（ｂ）に示すように、イオン注入
のための保護の酸化膜７を、ＣＶＤ法にて全面に形成し
た後、不純物イオン８を注入し、拡散層９を形成する。
ここでは、Ｐ型拡散層形成に関して示す。Ｐ型不純物と
して、浅接合形成が可能な49ＢＦ2 +イオンを３０Ｋｅ
Ｖ，３Ｅ１５ｃｍ-2の条件で全面に注入する。このと
き、イオン注入種Ｂ及びＦの濃度のＤｅｐｔｈ Ｐｒｏ
ｆｉｌｅは、注入エネルギーにより決定され、図６に示
すように、Ｂでは約３０ｎｍ付近、Ｆでは約２５ｎｍ付
近でそれぞれ最大濃度を持つ。
のための保護の酸化膜７を、ＣＶＤ法にて全面に形成し
た後、不純物イオン８を注入し、拡散層９を形成する。
ここでは、Ｐ型拡散層形成に関して示す。Ｐ型不純物と
して、浅接合形成が可能な49ＢＦ2 +イオンを３０Ｋｅ
Ｖ，３Ｅ１５ｃｍ-2の条件で全面に注入する。このと
き、イオン注入種Ｂ及びＦの濃度のＤｅｐｔｈ Ｐｒｏ
ｆｉｌｅは、注入エネルギーにより決定され、図６に示
すように、Ｂでは約３０ｎｍ付近、Ｆでは約２５ｎｍ付
近でそれぞれ最大濃度を持つ。
【００３３】次に不純物イオンの活性化として、ランプ
アニール装置にて１０００℃，１０秒の熱処理を行う。
アニール装置にて１０００℃，１０秒の熱処理を行う。
【００３４】その後、保護の酸化膜７をＲＩＥエッチン
グ装置にて除去し、さらにＴｉスパッタ前に１：１００
ＤＨＦ液で拡散層上及びゲート電極上の自然酸化膜を除
去する（図１（ｃ））。その際、同時に除去するフィー
ルド酸化膜及びサイドウォール膜の膜厚１３は、フィー
ルド酸化膜及びサイドウォール膜表層のフッ素濃度を、
１Ｅ２０ａｔｏｍ／ｃｍ3以下にする。
グ装置にて除去し、さらにＴｉスパッタ前に１：１００
ＤＨＦ液で拡散層上及びゲート電極上の自然酸化膜を除
去する（図１（ｃ））。その際、同時に除去するフィー
ルド酸化膜及びサイドウォール膜の膜厚１３は、フィー
ルド酸化膜及びサイドウォール膜表層のフッ素濃度を、
１Ｅ２０ａｔｏｍ／ｃｍ3以下にする。
【００３５】次に、図１（ｄ）に示すように、全面にＴ
ｉ膜１０をスパッタにより３０ｎｍ成膜する。これをラ
ンプアニール装置にて７００℃，３０秒の熱処理を行
い、高抵抗のＴｉＳｉ2であるＣ４９相のＴｉシリサイ
ド層１１が形成する（第１シンター）（図１（ｅ））。
このとき、Ｔｉシリサイド層１１は、ゲート電極３上及
び拡散層９上のみに自己整合的に形成される。
ｉ膜１０をスパッタにより３０ｎｍ成膜する。これをラ
ンプアニール装置にて７００℃，３０秒の熱処理を行
い、高抵抗のＴｉＳｉ2であるＣ４９相のＴｉシリサイ
ド層１１が形成する（第１シンター）（図１（ｅ））。
このとき、Ｔｉシリサイド層１１は、ゲート電極３上及
び拡散層９上のみに自己整合的に形成される。
【００３６】そして、フィールド酸化膜２及びサイドウ
ォール膜５上の未反応のＴｉ膜１０をアンモニア過水で
除去する。（図１（ｆ））。
ォール膜５上の未反応のＴｉ膜１０をアンモニア過水で
除去する。（図１（ｆ））。
【００３７】さらにランプアニール装置にて８５０℃，
１０秒の熱処理を行う。この結果、図１（ｇ）に示すよ
うな低抵抗のＴｉＳｉ2であるＣ５４相のＴｉシリサイ
ド層１２を形成する（第２シンター）。
１０秒の熱処理を行う。この結果、図１（ｇ）に示すよ
うな低抵抗のＴｉＳｉ2であるＣ５４相のＴｉシリサイ
ド層１２を形成する（第２シンター）。
【００３８】このようにして形成したＴｉシリサイド膜
は、フィールド酸化膜２及びサイドウォール膜５上への
せり上がりは見られず、Ｔｉシリサイドの層抵抗が１０
Ω／□以下の低抵抗となり、素子動作速度の向上が実現
でき、図７に示すように良品率が増加する。
は、フィールド酸化膜２及びサイドウォール膜５上への
せり上がりは見られず、Ｔｉシリサイドの層抵抗が１０
Ω／□以下の低抵抗となり、素子動作速度の向上が実現
でき、図７に示すように良品率が増加する。
【００３９】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００４０】まず、図２（ａ）に示すように、実施形態
１と同様にシリコン基板１上にフィールド酸化膜２，ゲ
ート酸化膜３，ゲート電極４及びサイドウォール膜５を
順に積層形成する。露出しているシリコン基板６は、不
純物イオンが注入され拡散層領域となる。
１と同様にシリコン基板１上にフィールド酸化膜２，ゲ
ート酸化膜３，ゲート電極４及びサイドウォール膜５を
順に積層形成する。露出しているシリコン基板６は、不
純物イオンが注入され拡散層領域となる。
【００４１】次にイオン注入のための保護の酸化膜７
を、ＣＶＤ法にて全面に形成した後、不純物イオン８を
注入し、拡散層９を形成する（図２（ｂ））。ここでは
実施形態１と同様、Ｐ型拡散層形成に関して示す。Ｐ型
不純物として、浅接合形成が可能な49ＢＦ2 +イオンを３
０ＫｅＶ，３Ｅ１５ｃｍ-2の条件で全面に注入する。こ
のときイオン注入種Ｂ及びＦの濃度のＤｅｐｔｈ Ｐｒ
ｏｆｉｌｅは、注入エネルギーにより決定され、図６に
示すように、Ｂでは約３０ｎｍ付近、Ｆでは約２５ｎｍ
付近でそれぞれ最大濃度を持つ。
を、ＣＶＤ法にて全面に形成した後、不純物イオン８を
注入し、拡散層９を形成する（図２（ｂ））。ここでは
実施形態１と同様、Ｐ型拡散層形成に関して示す。Ｐ型
不純物として、浅接合形成が可能な49ＢＦ2 +イオンを３
０ＫｅＶ，３Ｅ１５ｃｍ-2の条件で全面に注入する。こ
のときイオン注入種Ｂ及びＦの濃度のＤｅｐｔｈ Ｐｒ
ｏｆｉｌｅは、注入エネルギーにより決定され、図６に
示すように、Ｂでは約３０ｎｍ付近、Ｆでは約２５ｎｍ
付近でそれぞれ最大濃度を持つ。
【００４２】次に、保護の酸化膜７をＲＩＥエッチング
装置にて除去する（図２（ｃ））。その後、不純物イオ
ンの活性化として、ランプアニール装置にて１０００
℃，１０秒の熱処理を行う。この熱処理時に、フィール
ド酸化膜及びサイドウォール膜の表層に存在していたＦ
がアウトガスとして放出される。（図２（ｄ））。
装置にて除去する（図２（ｃ））。その後、不純物イオ
ンの活性化として、ランプアニール装置にて１０００
℃，１０秒の熱処理を行う。この熱処理時に、フィール
ド酸化膜及びサイドウォール膜の表層に存在していたＦ
がアウトガスとして放出される。（図２（ｄ））。
【００４３】さらに、その後、Ｔｉスパッタ前に１：１
００ＤＨＦ液で拡散層上及びゲート電極上の自然酸化膜
を除去する（図２（ｅ））。その際、同時に除去するフ
ィールド酸化膜及びサイドウォール膜の膜厚１３を５ｎ
ｍ以下もしくは６０ｎｍ以上に制御する。５ｎｍ以上か
つ６０ｎｍ以下除去すると、フッ素の濃度の高い表層が
露出され、Ｔｉシリサイドのせり上がり抑制効果がなく
なる。エッチング量を５ｎｍ以下もしくは６０ｎｍ以上
に制御することは、エッチングの要する時間を管理すれ
ばよいので、容易に制御可能である。
００ＤＨＦ液で拡散層上及びゲート電極上の自然酸化膜
を除去する（図２（ｅ））。その際、同時に除去するフ
ィールド酸化膜及びサイドウォール膜の膜厚１３を５ｎ
ｍ以下もしくは６０ｎｍ以上に制御する。５ｎｍ以上か
つ６０ｎｍ以下除去すると、フッ素の濃度の高い表層が
露出され、Ｔｉシリサイドのせり上がり抑制効果がなく
なる。エッチング量を５ｎｍ以下もしくは６０ｎｍ以上
に制御することは、エッチングの要する時間を管理すれ
ばよいので、容易に制御可能である。
【００４４】次に、図２（ｆ）に示すように、全面にＴ
ｉ膜１０をスパッタにより３０ｎｍ成膜する。これをラ
ンプアニール装置にて７００℃，３０秒の熱処理を行
い、高抵抗のＴｉＳｉ2であるＣ４９相のＴｉシリサイ
ド層１１を形成する（第１シンター）（図３（ｇ））。
このとき、Ｔｉシリサイド層１１は、ゲート電極３上及
び拡散層９上のみに自己整合的に形成される。
ｉ膜１０をスパッタにより３０ｎｍ成膜する。これをラ
ンプアニール装置にて７００℃，３０秒の熱処理を行
い、高抵抗のＴｉＳｉ2であるＣ４９相のＴｉシリサイ
ド層１１を形成する（第１シンター）（図３（ｇ））。
このとき、Ｔｉシリサイド層１１は、ゲート電極３上及
び拡散層９上のみに自己整合的に形成される。
【００４５】そして、フィールド酸化膜２及びサイドウ
ォール膜５上の未反応のＴｉ膜１０をアンモニア過水で
除去する。（図３（ｈ））。
ォール膜５上の未反応のＴｉ膜１０をアンモニア過水で
除去する。（図３（ｈ））。
【００４６】この後、さらにランプアニール装置にて８
５０℃，１０秒の熱処理を行う。この結果、図３（ｉ）
に示すような低抵抗のＴｉＳｉ2であるＣ５４相のＴｉ
シリサイド層１２を形成する（第２シンター）。
５０℃，１０秒の熱処理を行う。この結果、図３（ｉ）
に示すような低抵抗のＴｉＳｉ2であるＣ５４相のＴｉ
シリサイド層１２を形成する（第２シンター）。
【００４７】このようにして形成したＴｉシリサイド膜
は、フィールド酸化膜２及びサイドウォール膜５上への
はい上がりは見られず、Ｔｉシリサイドの層抵抗が１０
Ω／□以下の低抵抗となり、素子動作速度の向上が実現
できる。
は、フィールド酸化膜２及びサイドウォール膜５上への
はい上がりは見られず、Ｔｉシリサイドの層抵抗が１０
Ω／□以下の低抵抗となり、素子動作速度の向上が実現
できる。
【００４８】
【発明の効果】以上説明したように本発明によれば、フ
ィールド酸化膜及びサイドウォール酸化膜のフッ素濃度
を低下させることにより、Ｔｉシリサイドのせり上がり
を抑制し、ゲート電極と拡散層間及び拡散層間のリーク
もなく、安定して良品を得ることが達成できる。
ィールド酸化膜及びサイドウォール酸化膜のフッ素濃度
を低下させることにより、Ｔｉシリサイドのせり上がり
を抑制し、ゲート電極と拡散層間及び拡散層間のリーク
もなく、安定して良品を得ることが達成できる。
【図１】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】本発明の実施形態２に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】従来のＴｉシリサイド形成方法の一例を工程順
に示す断面図である。
に示す断面図である。
【図４】従来のＴｉシリサイドの断面構造を示す断面図
である。
である。
【図５】Ｔｉシリサイドのせり上がりを示す観察写真で
あり、特に注入される不純物イオンによってせり上がり
の程度が異なることを示すものである。
あり、特に注入される不純物イオンによってせり上がり
の程度が異なることを示すものである。
【図６】Ｐ型イオン注入種である49ＢＦ2 +のＢ及びＦの
濃度のＤｅｐｔｈ Ｐｒｏｆｉｌｅを示すグラフであ
る。
濃度のＤｅｐｔｈ Ｐｒｏｆｉｌｅを示すグラフであ
る。
【図７】本発明の実施形態１により製造した場合の良品
率を示す図である。
率を示す図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォール膜 ６ 拡散層が形成される領域 ７ 保護の酸化膜 ８ 不純物イオン ９ 拡散層 １０ チタン膜 １１ ＴｉＳｉ2 Ｃ４９相 １２ ＴｉＳｉ2 Ｃ５４相 １３ 除去される膜厚 １４ アニールアウトされるフッ素 １５ ＳｉＮサイドウォール膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/336 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/78
Claims (8)
- 【請求項１】 半導体基板上にサイドウォール絶縁膜を
側壁に有するゲート電極を形成する工程と、保護の酸化膜を介してフッ素を含むＰ型のイオンを注入
し拡散層を形成する工程と 、前記絶縁膜中のフッ素を除去する工程と 、前記フッ素を除去した絶縁膜の表面に接触するように高
融点金属を形成する工程と 、熱処理により前記ゲート電極と前記拡散層に高融点金属
シリサイドを自己整合的に形成する工程とを有する こと
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記高融点金属として、Ｔｉ，Ｃｏ，Ｎ
ｉ，Ｔａ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｐｔ，Ｖのいずれか
１種、もしくは２種以上からなる複合合金を用いること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記Ｐ型のイオンはボロン（Ｂ）である
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記絶縁膜中のフッ素を除去する工程は
ドライエッチングまたはウェットエッチングまたはその
両方により、前記絶縁膜の表面を除去しフッ素を除去す
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項５】 前記絶縁膜中のフッ素を除去する工程は
熱処理によりフッ素を除去することを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項６】 前記絶縁膜中のフッ素を除去する工程
は、熱処理によりフッ素を除去する工程と、ドライエッ
チングまたはウェットエッチングまたはその両方により
前記絶縁膜の表面を除去しフッ素を除去する工程との両
方を行うことを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項７】 前記絶縁膜中のフッ素を除去する工程に
より前記絶縁膜の表層のフッ素の濃度を１×１０ 20 ａｔ
ｏｍ／ｃｍ 3 以下に設定することを特徴とする請求項
１，４，５又は６に記載の半導体装置の製造方法。 - 【請求項８】 請求項４記載の方法において、前記絶縁
膜のエッチング量は５ｎｍ以下または６０ｎｍ以上であ
ることを特徴とする請求項４に記載の半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8334058A JP2996188B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
| US08/988,991 US6124190A (en) | 1996-12-13 | 1997-12-11 | Method of manufacturing semiconductor device with silicide layer without short circuit |
| CN97121894A CN1085407C (zh) | 1996-12-13 | 1997-12-11 | 生产半导体集成电路的方法 |
| KR1019970068207A KR100273860B1 (ko) | 1996-12-13 | 1997-12-12 | 단락이없는실리사이드층을갖는반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8334058A JP2996188B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10172921A JPH10172921A (ja) | 1998-06-26 |
| JP2996188B2 true JP2996188B2 (ja) | 1999-12-27 |
Family
ID=18273044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8334058A Expired - Lifetime JP2996188B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6124190A (ja) |
| JP (1) | JP2996188B2 (ja) |
| KR (1) | KR100273860B1 (ja) |
| CN (1) | CN1085407C (ja) |
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|---|---|---|---|---|
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| US6569766B1 (en) | 1999-04-28 | 2003-05-27 | Nec Electronics Corporation | Method for forming a silicide of metal with a high melting point in a semiconductor device |
| KR100295062B1 (ko) * | 1999-08-17 | 2001-07-12 | 윤종용 | 게이트 산화막의 손상을 회복시키는 반도체장치의 게이트 제조방법 |
| US6492275B2 (en) | 2000-01-21 | 2002-12-10 | Advanced Micro Devices, Inc. | Control of transistor performance through adjustment of spacer oxide profile with a wet etch |
| US6537901B2 (en) * | 2000-12-29 | 2003-03-25 | Hynix Semiconductor Inc. | Method of manufacturing a transistor in a semiconductor device |
| US6797614B1 (en) * | 2003-05-19 | 2004-09-28 | Advanced Micro Devices, Inc. | Nickel alloy for SMOS process silicidation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126672A (ja) * | 1983-01-10 | 1984-07-21 | Nec Corp | 半導体装置の製造方法 |
| JPS61150216A (ja) * | 1984-12-24 | 1986-07-08 | Hitachi Ltd | 半導体装置の製造方法 |
| US4855798A (en) * | 1986-12-19 | 1989-08-08 | Texas Instruments Incorporated | Semiconductor and process of fabrication thereof |
| JPH04196442A (ja) * | 1990-11-28 | 1992-07-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH05109652A (ja) * | 1991-10-16 | 1993-04-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH05109757A (ja) * | 1991-10-21 | 1993-04-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2833989B2 (ja) * | 1993-12-30 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5434096A (en) * | 1994-10-05 | 1995-07-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to prevent silicide bubble in the VLSI process |
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1996
- 1996-12-13 JP JP8334058A patent/JP2996188B2/ja not_active Expired - Lifetime
-
1997
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