JPH04196442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04196442A JPH04196442A JP32807490A JP32807490A JPH04196442A JP H04196442 A JPH04196442 A JP H04196442A JP 32807490 A JP32807490 A JP 32807490A JP 32807490 A JP32807490 A JP 32807490A JP H04196442 A JPH04196442 A JP H04196442A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法、特にシリサイドの製
造方法に関する。
造方法に関する。
［従来の技術］
ゲート電極及びソース・ドレイン領域上にシリサイドを
有し且つソース・ドレイン領域がオフセット領域を有す
るＭＯＳＦＥＴを具備する半導体装置の従来の製造方法
においては、オフセット領域を有するソース・ドレイン
領域を形成するために使用したサイドウオールスペーサ
を、その後のシリサイド形成工程においても使用し、シ
リコン酸化膜からなるサイドウオールスペーサ上にはシ
リサイドを形成せず、サイドウオールスペーサ上のシリ
サイド以外め反応生成物や未反応高融点金属は選択的に
除去することで、ゲート電極上のシリサイドとソース・
ドレイン領域上のシリサイドを分離していた。
有し且つソース・ドレイン領域がオフセット領域を有す
るＭＯＳＦＥＴを具備する半導体装置の従来の製造方法
においては、オフセット領域を有するソース・ドレイン
領域を形成するために使用したサイドウオールスペーサ
を、その後のシリサイド形成工程においても使用し、シ
リコン酸化膜からなるサイドウオールスペーサ上にはシ
リサイドを形成せず、サイドウオールスペーサ上のシリ
サイド以外め反応生成物や未反応高融点金属は選択的に
除去することで、ゲート電極上のシリサイドとソース・
ドレイン領域上のシリサイドを分離していた。
［発明が解決しようとする課題］
しかし、従来のように、ソース・ドレイン領域形成工程
とシリサイド形成工程において同一のサイドウオールス
ペーサを使用した場合、サイドウオールスペーサはソー
ス・ドレイン傾城形成時にイオン打ち込みによりダメー
ジを受けているため、シリサイド形成工程において、サ
イドウオールスペーサであるシリコン酸化膜中のシリコ
ンと高融点金属が反応してサイドウオールスペーサ上に
シリサイドを形成してしまい、その結果、ゲート電極上
のシリサイドとソース・ドレイン領域上のシリサイドが
サイドウオールスペーサ上のシリサイドを介して短絡し
てしまうという問題点を有していた。
とシリサイド形成工程において同一のサイドウオールス
ペーサを使用した場合、サイドウオールスペーサはソー
ス・ドレイン傾城形成時にイオン打ち込みによりダメー
ジを受けているため、シリサイド形成工程において、サ
イドウオールスペーサであるシリコン酸化膜中のシリコ
ンと高融点金属が反応してサイドウオールスペーサ上に
シリサイドを形成してしまい、その結果、ゲート電極上
のシリサイドとソース・ドレイン領域上のシリサイドが
サイドウオールスペーサ上のシリサイドを介して短絡し
てしまうという問題点を有していた。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、ゲート電極及びソース
・ドレイン領域上にシリサイドを有し且つソース・ドレ
イン領域がオフセット領域を有するＭＯＳＦＥＴを具備
する半導体装置の製造方法において、ＭＯＳＦＥＴのゲ
ート電極上のシリサイドとソース・ドレイン領域上のシ
リサイドが短絡しない半導体装置の製造方法を提供する
ところにある。
ので、その目的とするところは、ゲート電極及びソース
・ドレイン領域上にシリサイドを有し且つソース・ドレ
イン領域がオフセット領域を有するＭＯＳＦＥＴを具備
する半導体装置の製造方法において、ＭＯＳＦＥＴのゲ
ート電極上のシリサイドとソース・ドレイン領域上のシ
リサイドが短絡しない半導体装置の製造方法を提供する
ところにある。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、ゲート電極及びソー
ス・ドレイン領域上に高融点金属とシリコンの化合物で
あるシリサイドを有し且つ該ソース・ドレイン領域がオ
フセット領域を有するＭＯＳＦＥＴを具備する半導体装
置の製造方法において、 該ゲート電極をマスクとして自己整合的にソース・ドレ
イン領域のオフセット領域を形成する工程と、 該ゲート電極の側壁に第１のサイドウオールスペーサを
形成する工程と、 該ゲート電極と該第１のサイドウオールスペーサをマス
クとして自己整合的にソース・ドレイン領域を形成する
工程と、 該第１のサイドウオールスペーサの一定量を除去する工
程と、 該ゲート電極の側壁に第２のサイドウオールスペーサを
形成する工程と、 該第２のサイドウオールスペーサを用いて、該ゲート電
極及び該ソース・ドレイン領域上に選択的にシリサイド
を形成する工程を具備することを特徴とする。
ス・ドレイン領域上に高融点金属とシリコンの化合物で
あるシリサイドを有し且つ該ソース・ドレイン領域がオ
フセット領域を有するＭＯＳＦＥＴを具備する半導体装
置の製造方法において、 該ゲート電極をマスクとして自己整合的にソース・ドレ
イン領域のオフセット領域を形成する工程と、 該ゲート電極の側壁に第１のサイドウオールスペーサを
形成する工程と、 該ゲート電極と該第１のサイドウオールスペーサをマス
クとして自己整合的にソース・ドレイン領域を形成する
工程と、 該第１のサイドウオールスペーサの一定量を除去する工
程と、 該ゲート電極の側壁に第２のサイドウオールスペーサを
形成する工程と、 該第２のサイドウオールスペーサを用いて、該ゲート電
極及び該ソース・ドレイン領域上に選択的にシリサイド
を形成する工程を具備することを特徴とする。
［実施例コ
本発明の半導体装置の製造方法の一実施例を第１図（ａ
）〜（ｆ）に基づき説明する。
）〜（ｆ）に基づき説明する。
まず、第１図（ａ）のように、Ｎ型シリコン基板１上に
、素子分離膜２、ゲート酸化膜３、多結晶シリコンから
なるゲート電極４を形成し、ゲート電極４をマスクとし
て自己整合的にＰチャンネルＭＯＳＦＥＴのソース・ド
レイン領域のオフセット領域５を形成する。
、素子分離膜２、ゲート酸化膜３、多結晶シリコンから
なるゲート電極４を形成し、ゲート電極４をマスクとし
て自己整合的にＰチャンネルＭＯＳＦＥＴのソース・ド
レイン領域のオフセット領域５を形成する。
次に、第１図（ｂ）のように、化学的気相成長法により
約５０００人のシリコン酸化膜を形成し、反応性イオン
エツチング法により異方的にシリコン酸化膜をエツチン
グしてゲート電極４の側壁部（このみ第１のサイドウオ
ールスペーサ６となるシリコン酸化膜を残し、熱酸化に
より表面にシリコン酸化膜７を形成後、ゲート電極４及
び第１のサイドウオールスペーサ６をマスクとして自己
整合的にＰチャンネルＭＯＳＦＥＴのソース、 ドレイ
ン領域８をイオン打ち込み法で形成する。打ち込むイオ
ンは弗化ボロンイオンであり、８０ＫｅＶのエネルギー
で４ ｘ １０ ”／ ｃｍ２打ち込む。この時、サイ
ドウオールスペーサ６にもイオンが打ち込まれる。
約５０００人のシリコン酸化膜を形成し、反応性イオン
エツチング法により異方的にシリコン酸化膜をエツチン
グしてゲート電極４の側壁部（このみ第１のサイドウオ
ールスペーサ６となるシリコン酸化膜を残し、熱酸化に
より表面にシリコン酸化膜７を形成後、ゲート電極４及
び第１のサイドウオールスペーサ６をマスクとして自己
整合的にＰチャンネルＭＯＳＦＥＴのソース、 ドレイ
ン領域８をイオン打ち込み法で形成する。打ち込むイオ
ンは弗化ボロンイオンであり、８０ＫｅＶのエネルギー
で４ ｘ １０ ”／ ｃｍ２打ち込む。この時、サイ
ドウオールスペーサ６にもイオンが打ち込まれる。
次に、第１図（Ｃ）のように、イオン打ち込みによるサ
イドウオールスペーサのダメージ層を除去するために、
ウェットエツチングにより、第１のサイドウオールスペ
ーサ６を１５００〜２０００人エツチングする。
イドウオールスペーサのダメージ層を除去するために、
ウェットエツチングにより、第１のサイドウオールスペ
ーサ６を１５００〜２０００人エツチングする。
次に、第１図（ｄ）のように、ゲート電極４の側壁部に
第２のサイドウオールスペーサ９となるシリコン酸化膜
を、第１のサイドウオールスペーサと同様の方法で形成
する。
第２のサイドウオールスペーサ９となるシリコン酸化膜
を、第１のサイドウオールスペーサと同様の方法で形成
する。
次に、第１図（ｅ）のように、６００〜１０００人のチ
タン１０をスパッタ法で形成し、ハロゲンランプを用い
て窒素雰囲気中で７００〜８００℃でアニールを行なう
ことで、チタン１０を下層のシリコンと反応させチタン
シリサイド１１を形成する。この時、サイドウオールス
ペーサ上ではダメージのないシリコン酸化膜とチタンが
接しているため、サイドウオールスペーサ上にはシリサ
イドは形成されない。
タン１０をスパッタ法で形成し、ハロゲンランプを用い
て窒素雰囲気中で７００〜８００℃でアニールを行なう
ことで、チタン１０を下層のシリコンと反応させチタン
シリサイド１１を形成する。この時、サイドウオールス
ペーサ上ではダメージのないシリコン酸化膜とチタンが
接しているため、サイドウオールスペーサ上にはシリサ
イドは形成されない。
次に、素子分離膜２及びサイドウオールスペーサ９上の
反応生成物及び未反応チタンをアンモニ乙過酸化水素水
の混合液でエツチング除去する。この状態を第１図（ｆ
）に示す。
反応生成物及び未反応チタンをアンモニ乙過酸化水素水
の混合液でエツチング除去する。この状態を第１図（ｆ
）に示す。
その後は、通常のＭＯＳＦＥＴ形成プロセスを通して、
オフセット領域を有し且つシリサイドを有するＰチャン
ネルＭＯＳＦＥＴを得ることができる。
オフセット領域を有し且つシリサイドを有するＰチャン
ネルＭＯＳＦＥＴを得ることができる。
以上実施例に基づき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、例えば、ＭＯＳＦＥ
ＴはＰチャンネルＭＯＳＦＥＴに限定されるものではな
くＮチャンネルＭＯＳＦＥＴの場合にも適応出来ること
は言うまでもない。 ゛また、第１のサイドウオールス
ペーサの工・ソチング量は、本発明において問題にして
いるダメージ層の除去さえ出来れば、変更可能である。
実施例に限定されるものではなく、例えば、ＭＯＳＦＥ
ＴはＰチャンネルＭＯＳＦＥＴに限定されるものではな
くＮチャンネルＭＯＳＦＥＴの場合にも適応出来ること
は言うまでもない。 ゛また、第１のサイドウオールス
ペーサの工・ソチング量は、本発明において問題にして
いるダメージ層の除去さえ出来れば、変更可能である。
また、シリサイドを形成する高融点金属は、チタン以外
でも、モリブデン、タングステン、ニッケル、コバルト
、プラチナ等であってもよい。
でも、モリブデン、タングステン、ニッケル、コバルト
、プラチナ等であってもよい。
［発明の効果］
以上述べたように本発明によれば、ゲート電極及びソー
ス・ドレイン領域上に高融点金属とシリコンの化合物で
あるシリサイドを有し且つ該ソース・ドレイン領域がオ
フセット領域を有するＭＯＳＦＥＴを具備する半導体装
置の製造方法において、オフセット領域を有するソース
・トレイン領域形成に使用したサイドウオールスペーサ
のダメージ層を除去し、シリサイド形成工程においては
ダメージ層のない新たなサイドウオールスペーサを使用
することで、サイドウオールスペーサ上にシリサイドの
形成を防ぎ、しかる結果、ＭＯＳＦＥＴのゲート電極上
のシリサイドとソース、 ドレイン上のシリサイドの短
絡を防ぐことが出来るという多大な効果を有する。
ス・ドレイン領域上に高融点金属とシリコンの化合物で
あるシリサイドを有し且つ該ソース・ドレイン領域がオ
フセット領域を有するＭＯＳＦＥＴを具備する半導体装
置の製造方法において、オフセット領域を有するソース
・トレイン領域形成に使用したサイドウオールスペーサ
のダメージ層を除去し、シリサイド形成工程においては
ダメージ層のない新たなサイドウオールスペーサを使用
することで、サイドウオールスペーサ上にシリサイドの
形成を防ぎ、しかる結果、ＭＯＳＦＥＴのゲート電極上
のシリサイドとソース、 ドレイン上のシリサイドの短
絡を防ぐことが出来るという多大な効果を有する。
第１図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。 １・・、・Ｎ型シリコン基板 ２・・・素子分離膜 ３・・・ゲート酸化膜 ４・・・ゲート電極 ５・・・ソース・ドレイン領域のオフセット領域 ６・・・第１のサイドウオールスペーサ７・・・シリコ
ン酸化膜 ８・・・ソース・ドレイン領域 ９・・・第２のサイドウオールスペーサ１０・・・チタ
ン １１・・・チタンシリサイド
法の一実施例を示す図である。 １・・、・Ｎ型シリコン基板 ２・・・素子分離膜 ３・・・ゲート酸化膜 ４・・・ゲート電極 ５・・・ソース・ドレイン領域のオフセット領域 ６・・・第１のサイドウオールスペーサ７・・・シリコ
ン酸化膜 ８・・・ソース・ドレイン領域 ９・・・第２のサイドウオールスペーサ１０・・・チタ
ン １１・・・チタンシリサイド
Claims (1)
- 【特許請求の範囲】 ゲート電極及びソース・ドレイン領域上に高融点金属
とシリコンの化合物であるシリサイドを有し且つ該ソー
ス・ドレイン領域がオフセット領域を有するＭＯＳＦＥ
Ｔを具備する半導体装置の製造方法において、 該ゲート電極をマスクとして自己整合的に該ソース・ド
レイン領域の該オフセット領域を形成する工程と、 該ゲート電極の側壁に第１のサイドウォールスペーサを
形成する工程と、 該ゲート電極と該第１のサイドウォールスペーサをマス
クとして自己整合的に該ソース・ドレイン領域を形成す
る工程と、 該第１のサイドウォールスペーサの一定量を除去する工
程と、 該ゲート電極の側壁に第２のサイドウォールスペーサを
形成する工程と、 該第２のサイドウォールスペーサを用いて、該ゲート電
極及び該ソース・ドレイン領域上に選択的に該シリサイ
ドを形成する工程を具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32807490A JPH04196442A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32807490A JPH04196442A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196442A true JPH04196442A (ja) | 1992-07-16 |
Family
ID=18206222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32807490A Pending JPH04196442A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196442A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124190A (en) * | 1996-12-13 | 2000-09-26 | Nec Corporation | Method of manufacturing semiconductor device with silicide layer without short circuit |
| US6337504B1 (en) | 1997-03-10 | 2002-01-08 | Denso Corporation | Insulated gate transistor with leakage current prevention feature |
| US6537884B1 (en) | 1998-09-07 | 2003-03-25 | Denso Corporation | Semiconductor device and method of manufacturing the same including an offset-gate structure |
| US8456014B2 (en) | 2008-10-30 | 2013-06-04 | Sony Corporation | Semiconductor device |
-
1990
- 1990-11-28 JP JP32807490A patent/JPH04196442A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124190A (en) * | 1996-12-13 | 2000-09-26 | Nec Corporation | Method of manufacturing semiconductor device with silicide layer without short circuit |
| US6337504B1 (en) | 1997-03-10 | 2002-01-08 | Denso Corporation | Insulated gate transistor with leakage current prevention feature |
| US6537884B1 (en) | 1998-09-07 | 2003-03-25 | Denso Corporation | Semiconductor device and method of manufacturing the same including an offset-gate structure |
| US8456014B2 (en) | 2008-10-30 | 2013-06-04 | Sony Corporation | Semiconductor device |
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