JPH09320990A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09320990A JPH09320990A JP8323706A JP32370696A JPH09320990A JP H09320990 A JPH09320990 A JP H09320990A JP 8323706 A JP8323706 A JP 8323706A JP 32370696 A JP32370696 A JP 32370696A JP H09320990 A JPH09320990 A JP H09320990A
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 97
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 97
- 239000010703 silicon Substances 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 239000012535 impurity Substances 0.000 claims abstract description 69
- 239000003870 refractory metal Substances 0.000 claims abstract description 61
- 238000009792 diffusion process Methods 0.000 claims abstract description 38
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 34
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 33
- 238000010438 heat treatment Methods 0.000 claims abstract description 29
- 230000003213 activating effect Effects 0.000 claims abstract description 9
- 238000002513 implantation Methods 0.000 claims description 68
- 238000002347 injection Methods 0.000 claims description 48
- 239000007924 injection Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 40
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 21
- 239000001301 oxygen Substances 0.000 claims description 21
- 229910052760 oxygen Inorganic materials 0.000 claims description 21
- 150000002500 ions Chemical class 0.000 claims description 19
- 150000002736 metal compounds Chemical class 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 230000001681 protective effect Effects 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 31
- 230000015572 biosynthetic process Effects 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000002844 melting Methods 0.000 description 7
- 230000008018 melting Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 125000001475 halogen functional group Chemical group 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005546 reactive sputtering Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 2
- -1 TiN Chemical compound 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H01L21/2652—Through-implantation
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】
【課題】 シリコンと高融点金属を反応させてシリサイ
ドを形成する場合に、シリコン中に酸素が含まれていた
り、 ８５０℃よりも高温で長時間熱処理を施すとシリ
サイド膜が高抵抗化してしまう。 【解決手段】 シリコン基板ｌの不純物拡散層形成領域
やシリコン基板ｌ上に形成された多結晶シリコンに不純
物を注入する場合に、ＴｉＮ膜等の注入保護膜７を介し
て前記シリコン不純物を注入し、注入された不純物を活
性化するための熱処理を行って不純物拡散層３を形成し
た後、注入保護膜７を除去し、別途、不純物拡散層３が
形成されているシリコン上に密接して高融点金属膜８を
形成し、熱処理によって前記シリコンと高融点金属膜８
とを反応させて高融点金属シリサイド９を形成する。
ドを形成する場合に、シリコン中に酸素が含まれていた
り、 ８５０℃よりも高温で長時間熱処理を施すとシリ
サイド膜が高抵抗化してしまう。 【解決手段】 シリコン基板ｌの不純物拡散層形成領域
やシリコン基板ｌ上に形成された多結晶シリコンに不純
物を注入する場合に、ＴｉＮ膜等の注入保護膜７を介し
て前記シリコン不純物を注入し、注入された不純物を活
性化するための熱処理を行って不純物拡散層３を形成し
た後、注入保護膜７を除去し、別途、不純物拡散層３が
形成されているシリコン上に密接して高融点金属膜８を
形成し、熱処理によって前記シリコンと高融点金属膜８
とを反応させて高融点金属シリサイド９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＴｉ、Ｃｏ、Ｎｉ、Ｐｔ等の高融点金属
サリサイド（Ｓａｌｉｃｉｄｅ：ｓｅｌｆ―ａｌｉｇｎ
ｅｄ ｓｉｌｉｃｉｄｅ）の形成方法に関する。
法に関し、特にＴｉ、Ｃｏ、Ｎｉ、Ｐｔ等の高融点金属
サリサイド（Ｓａｌｉｃｉｄｅ：ｓｅｌｆ―ａｌｉｇｎ
ｅｄ ｓｉｌｉｃｉｄｅ）の形成方法に関する。
【０００２】
【従来の技術】一般に、半導体装置の動作速度を向上さ
せるためには、個々の半導体素子の動作時における容量
や抵抗を小さくする必要がある。この容量や抵抗の要素
としてはゲート酸化膜容量、接合容量、配線抵抗等があ
る。半導体素子の微細化に伴い、この配線抵抗では、ソ
ース／ドレイン領域、ゲート電極の抵抗が特に問題とな
り、できればシート抵抗がｌ０Ω／□以下とすることが
好ましい。ゲート電極は従来タングステン等の高融点金
属やそのシリサイドを用いて、多結晶シリコンとの２層
構造とすることで低抵抗化が図られているが、ソース／
ドレイン領域を低抵抗化するためには不純物注入量を増
やすか、活性化の際の熱処理温度を高温にして活性化率
を高める方法がある。
せるためには、個々の半導体素子の動作時における容量
や抵抗を小さくする必要がある。この容量や抵抗の要素
としてはゲート酸化膜容量、接合容量、配線抵抗等があ
る。半導体素子の微細化に伴い、この配線抵抗では、ソ
ース／ドレイン領域、ゲート電極の抵抗が特に問題とな
り、できればシート抵抗がｌ０Ω／□以下とすることが
好ましい。ゲート電極は従来タングステン等の高融点金
属やそのシリサイドを用いて、多結晶シリコンとの２層
構造とすることで低抵抗化が図られているが、ソース／
ドレイン領域を低抵抗化するためには不純物注入量を増
やすか、活性化の際の熱処理温度を高温にして活性化率
を高める方法がある。
【０００３】しかし、これらの方法では不純物の横方向
拡散が大きくなるので、短チャネル効果による特性劣化
等、トランジスタ特性は著しく低下する。そのため、ソ
ース／ドレイン領域となる不純物拡散層を浅く、かつ低
抵抗化する方法として、Ｔｉなどの高融点金属とシリコ
ンとを選択的に反応させてシリサイド化する技術、いわ
ゆるサリサイド化技術が使用されている。このサリサイ
ド化技術によって、ＭＯＳＦＥＴを形成する方法を図９
を用いて説明する。
拡散が大きくなるので、短チャネル効果による特性劣化
等、トランジスタ特性は著しく低下する。そのため、ソ
ース／ドレイン領域となる不純物拡散層を浅く、かつ低
抵抗化する方法として、Ｔｉなどの高融点金属とシリコ
ンとを選択的に反応させてシリサイド化する技術、いわ
ゆるサリサイド化技術が使用されている。このサリサイ
ド化技術によって、ＭＯＳＦＥＴを形成する方法を図９
を用いて説明する。
【０００４】素子分離酸化膜５２が形成されたｐ型シリ
コン基板５１上には、ゲート絶縁膜５４を介して多結晶
シリコンからなるゲート電極５５が形成されている。そ
して、ゲート電極５５をマスクとしてｎ型不純物を注入
して低濃度拡散層５６Ａを形成した後、ゲート電極５５
の側壁にのみシリコン酸化膜５７を形成して、ゲート電
極５５及びシリコン酸化膜５７をマスクとして、ｎ型不
純物を注入して高濃度拡散層５６Ｂを形成し、図９
（ａ）に示されるようなＬＤＤ構造を有するＮＭＯＳト
ランジスタを得る。
コン基板５１上には、ゲート絶縁膜５４を介して多結晶
シリコンからなるゲート電極５５が形成されている。そ
して、ゲート電極５５をマスクとしてｎ型不純物を注入
して低濃度拡散層５６Ａを形成した後、ゲート電極５５
の側壁にのみシリコン酸化膜５７を形成して、ゲート電
極５５及びシリコン酸化膜５７をマスクとして、ｎ型不
純物を注入して高濃度拡散層５６Ｂを形成し、図９
（ａ）に示されるようなＬＤＤ構造を有するＮＭＯＳト
ランジスタを得る。
【０００５】次に、図９（ｂ）のようにゲート電極５５
及び高濃度拡散層５６Ｂが形成されているシリコン基板
の表面を露出する。そして全面にＴｉ膜５８を、例え
ば、スパッタ法によって堆積し、窒素雰囲気で５００〜
７００℃の温度で２０秒〜１分の熱処理を行い、Ｔｉと
シリコンとを反応させてＴｉＳｉｘ５９を形成する（図
９（ｃ））。
及び高濃度拡散層５６Ｂが形成されているシリコン基板
の表面を露出する。そして全面にＴｉ膜５８を、例え
ば、スパッタ法によって堆積し、窒素雰囲気で５００〜
７００℃の温度で２０秒〜１分の熱処理を行い、Ｔｉと
シリコンとを反応させてＴｉＳｉｘ５９を形成する（図
９（ｃ））。
【０００６】その後、未反応のＴｉ等を除去し、更に８
００〜８５０℃の高温熱処理を行い、図９（ｄ）のよう
に低抵抗化されたソース／ドレイン領域５６及びゲート
電極５５を有するＮＭＯＳトランジスタが形成され、層
間絶縁膜６０、金属配線６１を形成して半導体装置を完
成する。
００〜８５０℃の高温熱処理を行い、図９（ｄ）のよう
に低抵抗化されたソース／ドレイン領域５６及びゲート
電極５５を有するＮＭＯＳトランジスタが形成され、層
間絶縁膜６０、金属配線６１を形成して半導体装置を完
成する。
【０００７】
【発明が解決しようとする課題】しかし、高融点金属サ
リサイド膜は適切な条件で形成しないと凝集を起こし、
特に、反応するシリコン中の酸素量が増加すると、シリ
コンとの反応によって形成するＴｉシリサイド膜が凝集
を起こしやすくなり、高抵抗化することが知られてい
る。つまり、低抵抗なＴｉシリサイド膜を形成するため
には、シリコン中の酸素濃度を低くする必要がある。こ
の現象は特にＡｓを注入するｎ型高濃度拡散領域で顕著
に見られ、注入時に酸素のノックオン現象が起こるため
と考えられる。ｐ型高濃度拡散領域では、注入種にＢＦ
2ではなくＢを選ぶことで、注入種のマスナンバーが約
１／５になるため、酸素のノックオン量は大幅に減少す
る。
リサイド膜は適切な条件で形成しないと凝集を起こし、
特に、反応するシリコン中の酸素量が増加すると、シリ
コンとの反応によって形成するＴｉシリサイド膜が凝集
を起こしやすくなり、高抵抗化することが知られてい
る。つまり、低抵抗なＴｉシリサイド膜を形成するため
には、シリコン中の酸素濃度を低くする必要がある。こ
の現象は特にＡｓを注入するｎ型高濃度拡散領域で顕著
に見られ、注入時に酸素のノックオン現象が起こるため
と考えられる。ｐ型高濃度拡散領域では、注入種にＢＦ
2ではなくＢを選ぶことで、注入種のマスナンバーが約
１／５になるため、酸素のノックオン量は大幅に減少す
る。
【０００８】また、サリサイド化した後に、不純物を注
入することも検討されている。その製造工程を以下に示
す。
入することも検討されている。その製造工程を以下に示
す。
【０００９】ゲート電極及びゲート電極の側壁にシリコ
ン酸化膜が形成されたシリコン基板上の、ゲート電極表
面及びシリコン基板上の不純物注入領域表面を露出し、
Ｔｉ膜を全面に堆積した後、５００〜７００℃の温度で
熱処理して、Ｔｉシリサイド膜を形成する。
ン酸化膜が形成されたシリコン基板上の、ゲート電極表
面及びシリコン基板上の不純物注入領域表面を露出し、
Ｔｉ膜を全面に堆積した後、５００〜７００℃の温度で
熱処理して、Ｔｉシリサイド膜を形成する。
【００１０】その後、Ｔｉシリサイド膜を通して、Ａｓ
を注入量、例えば５×１０15ｉｏｎｓ／ｃｍ2で注入
し、未反応のＴｉ膜を除去した後、注入種の活性化を行
う。例えば、９００℃で、ｌ０分行う。この注入種の活
性化は、８５０℃よりも高温で、１０〜２０分程度の熱
処理が必要である。しかし、この熱処理条件では、Ｔｉ
シリサイドの凝集が起こり、特に配線幅が狭い配線で、
抵抗が増大する。
を注入量、例えば５×１０15ｉｏｎｓ／ｃｍ2で注入
し、未反応のＴｉ膜を除去した後、注入種の活性化を行
う。例えば、９００℃で、ｌ０分行う。この注入種の活
性化は、８５０℃よりも高温で、１０〜２０分程度の熱
処理が必要である。しかし、この熱処理条件では、Ｔｉ
シリサイドの凝集が起こり、特に配線幅が狭い配線で、
抵抗が増大する。
【００１１】また、シリサイド化反応時に酸素の混入を
防ぐ手段としては、特開平６―９７１１０号公報があ
る。この公開公報では、シリコン基板表面にＴｉを堆積
後、耐酸化性のマスクとしてＴｉＮを堆積し、酸素の混
入を防いでいる。しかし、この方法ではサリサイド膜形
成時の酸素の混入は防げるが、本公報には、シリコン基
板に高濃度領域を形成するための注入工程については記
載されていない。
防ぐ手段としては、特開平６―９７１１０号公報があ
る。この公開公報では、シリコン基板表面にＴｉを堆積
後、耐酸化性のマスクとしてＴｉＮを堆積し、酸素の混
入を防いでいる。しかし、この方法ではサリサイド膜形
成時の酸素の混入は防げるが、本公報には、シリコン基
板に高濃度領域を形成するための注入工程については記
載されていない。
【００１２】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、不純物拡散層を有するシリコ
ン基板及び／又は前記シリコン基板上に形成されるシリ
コン層上に高融点金属を密接して形成し、前記高融点金
属とシリコン基板及び／又は前記シリコン基板上に形成
されるシリコン層との反応により選択的に高融点金属シ
リサイドを形成する方法において、高融点金属、又は、
酸素を含まない高融点金属化合物から成る注入保護膜を
介して、前記シリコン基板及び／又は前記シリコン基板
上に形成されるシリコン層へ不純物を注入する工程と、
注入された不純物を活性化するための熱処理を行い、不
純物拡散層を形成する工程と、前記不純物拡散層が形成
されているシリコン基板及び／又は前記シリコン基板上
に形成されるシリコン層上に密接させて高融点金属を形
成する工程と、熱処理によって前記シリコン基板及び／
又は前記シリコン基板上に形成されるシリコン層と前記
高融点金属とを反応させて高融点金属シリサイドを形成
する工程と、前記高融点金属シリサイド以外の高融点金
属又は高融点金属化合物を除去する工程とを有すること
を特徴とするものである。
半導体装置の製造方法は、不純物拡散層を有するシリコ
ン基板及び／又は前記シリコン基板上に形成されるシリ
コン層上に高融点金属を密接して形成し、前記高融点金
属とシリコン基板及び／又は前記シリコン基板上に形成
されるシリコン層との反応により選択的に高融点金属シ
リサイドを形成する方法において、高融点金属、又は、
酸素を含まない高融点金属化合物から成る注入保護膜を
介して、前記シリコン基板及び／又は前記シリコン基板
上に形成されるシリコン層へ不純物を注入する工程と、
注入された不純物を活性化するための熱処理を行い、不
純物拡散層を形成する工程と、前記不純物拡散層が形成
されているシリコン基板及び／又は前記シリコン基板上
に形成されるシリコン層上に密接させて高融点金属を形
成する工程と、熱処理によって前記シリコン基板及び／
又は前記シリコン基板上に形成されるシリコン層と前記
高融点金属とを反応させて高融点金属シリサイドを形成
する工程と、前記高融点金属シリサイド以外の高融点金
属又は高融点金属化合物を除去する工程とを有すること
を特徴とするものである。
【００１３】注入保護膜としては、シリコン上から除去
することが容易である高融点金属、又は酸素を含まない
高融点金属化合物の使用が可能である。
することが容易である高融点金属、又は酸素を含まない
高融点金属化合物の使用が可能である。
【００１４】注入保護膜として、シリコン酸化膜が存在
する場合と、シリコン基板表面を露出させた場合、さら
に注入保護膜としてシリコン窒化膜及びＴｉ膜を用いた
場合に、注入領域上に形成したＴｉシリサイドのシート
抵抗を図７に示す。測定に用いた試料は、ｐ型シリコン
基板上に注入保護膜として、シリコン酸化膜を２０ｎｍ
形成し、このシリコン酸化膜を通してＡｓを５０ＫｅＶ
で注入した後、９００℃で５分間熱処理を行う。それか
ら注入保護膜を除去し、膜厚５５ｎｍのＴｉをスパッタ
法によって堆積し、窒素雰囲気中で６５０℃で４０秒、
更に未反応のＴｉや窒素と反応して形成されたＴｉＮを
除去した後、８５０℃で１０秒熱処理を行うことによっ
て、Ｔｉシリサイドを５０ｎｍ程度形成した。
する場合と、シリコン基板表面を露出させた場合、さら
に注入保護膜としてシリコン窒化膜及びＴｉ膜を用いた
場合に、注入領域上に形成したＴｉシリサイドのシート
抵抗を図７に示す。測定に用いた試料は、ｐ型シリコン
基板上に注入保護膜として、シリコン酸化膜を２０ｎｍ
形成し、このシリコン酸化膜を通してＡｓを５０ＫｅＶ
で注入した後、９００℃で５分間熱処理を行う。それか
ら注入保護膜を除去し、膜厚５５ｎｍのＴｉをスパッタ
法によって堆積し、窒素雰囲気中で６５０℃で４０秒、
更に未反応のＴｉや窒素と反応して形成されたＴｉＮを
除去した後、８５０℃で１０秒熱処理を行うことによっ
て、Ｔｉシリサイドを５０ｎｍ程度形成した。
【００１５】尚、この試料のＴｉシリサイドのシート抵
抗を図７における○で示す。更に、注入保護膜を形成せ
ず（自然酸化膜のみ存在）、Ａｓを１０ＫｅＶで注入し
た試料のＴｉシリサイドのシート抵抗を図中の●で、注
入保護膜としてシリコン窒化膜を１０ｎｍ形成し、Ａｓ
を３０ＫｅＶで注入した試料のＴｉシリサイドのシート
抵抗を図中の■で、注入保護膜としてＴｉを２０ｎｍ形
成し、Ａｓを７０ＫｅＶで注入した試料のＴｉシリサイ
ドのシート抵抗を図中の□で示す。
抗を図７における○で示す。更に、注入保護膜を形成せ
ず（自然酸化膜のみ存在）、Ａｓを１０ＫｅＶで注入し
た試料のＴｉシリサイドのシート抵抗を図中の●で、注
入保護膜としてシリコン窒化膜を１０ｎｍ形成し、Ａｓ
を３０ＫｅＶで注入した試料のＴｉシリサイドのシート
抵抗を図中の■で、注入保護膜としてＴｉを２０ｎｍ形
成し、Ａｓを７０ＫｅＶで注入した試料のＴｉシリサイ
ドのシート抵抗を図中の□で示す。
【００１６】図７に示すように、シリコン窒化膜を用い
た場合には、シリコン酸化膜を用いた場合と比べて低い
シート抵抗が得られている。しかし、シリコン窒化膜を
シリコン基板上に直接形成した場合には、シリコン窒化
膜をシリコン基板上から除去する際に、シリコン基板の
表面あれが発生する恐れがあり、また、シリコン窒化膜
とシリコン基板との応力の差によって歪みが発生する恐
れがあるので、あまり好ましくない。この中で最もシー
ト抵抗が低かったのはＴｉを注入保護膜として用いた場
合であった。
た場合には、シリコン酸化膜を用いた場合と比べて低い
シート抵抗が得られている。しかし、シリコン窒化膜を
シリコン基板上に直接形成した場合には、シリコン窒化
膜をシリコン基板上から除去する際に、シリコン基板の
表面あれが発生する恐れがあり、また、シリコン窒化膜
とシリコン基板との応力の差によって歪みが発生する恐
れがあるので、あまり好ましくない。この中で最もシー
ト抵抗が低かったのはＴｉを注入保護膜として用いた場
合であった。
【００１７】尚、注入保護膜として高融点金属を用いた
場合には、不純物を活性化するための熱処理において、
高融点金属とシリコンとが反応し、シリサイド化される
ため、注入保護膜を除去した後、シリコン基板表面が荒
れる。このことから、注入保護膜としては、特に、あま
りシリコンと反応を起こさない酸素を含まない高融点金
属化物、例えばＴｉＮが好ましい。
場合には、不純物を活性化するための熱処理において、
高融点金属とシリコンとが反応し、シリサイド化される
ため、注入保護膜を除去した後、シリコン基板表面が荒
れる。このことから、注入保護膜としては、特に、あま
りシリコンと反応を起こさない酸素を含まない高融点金
属化物、例えばＴｉＮが好ましい。
【００１８】また、不純物注入時に高融点金属又は酸素
を含まない高融点金属化合物を用いた場合、注入時のノ
ックオンを低減するためには、注入量は、１×１０15〜
５×１０15ｉｏｎｓ／ｃｍ2で行うことが好ましい。
を含まない高融点金属化合物を用いた場合、注入時のノ
ックオンを低減するためには、注入量は、１×１０15〜
５×１０15ｉｏｎｓ／ｃｍ2で行うことが好ましい。
【００１９】また、不純物を活性化するための熱処理工
程前に注入保護膜を除去しておいてもよい。
程前に注入保護膜を除去しておいてもよい。
【００２０】また、注入保護膜を用いず基板表面が露出
した状態でイオン注入を行う場合、酸素のノックオン減
少は抑制できるが、注入保護膜を用いる場合に比べてリ
ーク電流が増加する。
した状態でイオン注入を行う場合、酸素のノックオン減
少は抑制できるが、注入保護膜を用いる場合に比べてリ
ーク電流が増加する。
【００２１】また、請求項３記載の本発明の半導体装置
の製造方法は、前記注入保護膜を介して、第１導電型ト
ランジスタのソース／ドレイン領域及び／又はゲート電
極に不純物を注入した後に、前記注入保護膜の表面の密
着性改善処理を行い、その後、前記注入保護膜を介して
第２導電型トランジスタのソース／ドレイン領域及び／
又はゲート電極に不純物を注入することを特徴とする請
求項ｌ又は請求項２記載の半導体装置の製造方法であ
る。例えば、ＣＭＯＳトランジスタの形成方法に関し、
ＰＭＯＳトランジスタのソース／ドレイン領域及び／又
はゲート電極への不純物注入と、同一シリコン基板上に
形成されるＮＭＯＳトランジスタのソース／ドレイン領
域及び／又はゲート電極への不純物注入においてｐ型不
純物を注入した後に密着性改善のため、注入保護膜の表
面に処理を施し、同じ注入保護膜を介してｎ型不純物の
注入が行われることを特徴とするものである。
の製造方法は、前記注入保護膜を介して、第１導電型ト
ランジスタのソース／ドレイン領域及び／又はゲート電
極に不純物を注入した後に、前記注入保護膜の表面の密
着性改善処理を行い、その後、前記注入保護膜を介して
第２導電型トランジスタのソース／ドレイン領域及び／
又はゲート電極に不純物を注入することを特徴とする請
求項ｌ又は請求項２記載の半導体装置の製造方法であ
る。例えば、ＣＭＯＳトランジスタの形成方法に関し、
ＰＭＯＳトランジスタのソース／ドレイン領域及び／又
はゲート電極への不純物注入と、同一シリコン基板上に
形成されるＮＭＯＳトランジスタのソース／ドレイン領
域及び／又はゲート電極への不純物注入においてｐ型不
純物を注入した後に密着性改善のため、注入保護膜の表
面に処理を施し、同じ注入保護膜を介してｎ型不純物の
注入が行われることを特徴とするものである。
【００２２】また、請求項４記載の半導体装置の製造方
法は、不純物拡散層を有するシリコン基板及び／又は前
記シリコン基板上に形成されるシリコン層上に高融点金
属を密接して形成し、前記高融点金属とシリコン基板及
び／又はシリコンとの反応により選択的に高融点金属シ
リサイドを形成する方法において、不純物拡散層を形成
するための工程で、注入保護膜の有無や種類にかかわら
ず、注入量を１×１０15ｉｏｎｓ／ｃｍ2以下で注入す
ることを特徴とするものである。
法は、不純物拡散層を有するシリコン基板及び／又は前
記シリコン基板上に形成されるシリコン層上に高融点金
属を密接して形成し、前記高融点金属とシリコン基板及
び／又はシリコンとの反応により選択的に高融点金属シ
リサイドを形成する方法において、不純物拡散層を形成
するための工程で、注入保護膜の有無や種類にかかわら
ず、注入量を１×１０15ｉｏｎｓ／ｃｍ2以下で注入す
ることを特徴とするものである。
【００２３】図７では、注入量が３×１０15ｉｏｎｓ／
ｃｍ2以下であれば、注入保護膜の有無や種類にかかわ
らず、低いシート抵抗が得られているが、高融点金属又
は酸素を含まない高融点金属化合物を注入保護膜として
用いた場合には生じなかった、微細化のためのゲート電
極の線幅が細くなっていくると線幅によっては充分なシ
ート抵抗が得られないという問題が発生する。
ｃｍ2以下であれば、注入保護膜の有無や種類にかかわ
らず、低いシート抵抗が得られているが、高融点金属又
は酸素を含まない高融点金属化合物を注入保護膜として
用いた場合には生じなかった、微細化のためのゲート電
極の線幅が細くなっていくると線幅によっては充分なシ
ート抵抗が得られないという問題が発生する。
【００２４】図８にシート抵抗の線幅依存性を示す。図
８は、シリコン基板上に２０ｎｍ厚の絶縁膜を介して多
結晶シリコンを１５０ｎｍ形成し、Ａｓを５０ＫｅＶで
注入した後、膜厚５５ｎｍのＴｉをスパッタ法によって
堆積し、窒素雰囲気中で、６５０℃で、４０秒、更に未
反応のＴｉや窒素と反応して形成されたＴｉＮを除去し
て、８５０℃で１０秒熱処理を行うことによって、Ｔｉ
シリサイドを５０ｎｍ程度形成する。
８は、シリコン基板上に２０ｎｍ厚の絶縁膜を介して多
結晶シリコンを１５０ｎｍ形成し、Ａｓを５０ＫｅＶで
注入した後、膜厚５５ｎｍのＴｉをスパッタ法によって
堆積し、窒素雰囲気中で、６５０℃で、４０秒、更に未
反応のＴｉや窒素と反応して形成されたＴｉＮを除去し
て、８５０℃で１０秒熱処理を行うことによって、Ｔｉ
シリサイドを５０ｎｍ程度形成する。
【００２５】図８（ａ）はＡｓの注入量が３×１０15ｉ
ｏｎｓ／ｃｍ2の場合、図８（ｂ）はＡｓの注入量がｌ
×１０15ｉｏｎｓ／ｃｍ2の場合を示し、図中○は線幅
が０．２５μｍ、●は０．３μｍ、■は０．４μｍ、◆
はＯ．５μｍ、その他の記号はｌμｍ以上の時のシート
抵抗のばらつきを示している。注入量が３×１０15ｉｏ
ｍｓ／ｃｍ2の場合では、線幅が細くなるにつれてシー
ト抵抗のばらつきが大きくなるので、１×１０15ｉｏｎ
ｓ／ｃｍ2以下が好ましい。
ｏｎｓ／ｃｍ2の場合、図８（ｂ）はＡｓの注入量がｌ
×１０15ｉｏｎｓ／ｃｍ2の場合を示し、図中○は線幅
が０．２５μｍ、●は０．３μｍ、■は０．４μｍ、◆
はＯ．５μｍ、その他の記号はｌμｍ以上の時のシート
抵抗のばらつきを示している。注入量が３×１０15ｉｏ
ｍｓ／ｃｍ2の場合では、線幅が細くなるにつれてシー
ト抵抗のばらつきが大きくなるので、１×１０15ｉｏｎ
ｓ／ｃｍ2以下が好ましい。
【００２６】本発明では、サリサイド化技術を用い、良
好な低抵抗高融点金属シリサイドを形成することを目的
とする。
好な低抵抗高融点金属シリサイドを形成することを目的
とする。
【００２７】
【発明の実施の形態】以下、実施の形態に基づいて、本
発明を詳細に説明する。
発明を詳細に説明する。
【００２８】図ｌは本発明の実施の形態を表す半導体装
置の製造工程を示し、図２〜図４は本発明をＣＭＯＳト
ランジスタの形成に適用した実施の形態を表す半導体装
置の製造工程を示し、図５は本発明をＣＭＯＳトランジ
スタの形成に適用した別の実施の形態を表す半導体装置
の製造工程を示す。図ｌ〜図５において、１、２１はシ
リコン基板、３、３５、３８はソース／ドレイン領域、
４、２７はゲート酸化膜、５、２８はゲート電極、６、
３１はサイドウオールスベーサ、７、３６、４２は注入
保護膜、８、３９は高融点金属、９、４１は高融点金属
シリサイドである。
置の製造工程を示し、図２〜図４は本発明をＣＭＯＳト
ランジスタの形成に適用した実施の形態を表す半導体装
置の製造工程を示し、図５は本発明をＣＭＯＳトランジ
スタの形成に適用した別の実施の形態を表す半導体装置
の製造工程を示す。図ｌ〜図５において、１、２１はシ
リコン基板、３、３５、３８はソース／ドレイン領域、
４、２７はゲート酸化膜、５、２８はゲート電極、６、
３１はサイドウオールスベーサ、７、３６、４２は注入
保護膜、８、３９は高融点金属、９、４１は高融点金属
シリサイドである。
【００２９】図ｌを用いて本発明の製造方法（第１の実
施の形態）を説明する。
施の形態）を説明する。
【００３０】まず、素子分離酸化膜２が形成されたシリ
コン基板ｌ上に、ゲート酸化膜４を形成する。酸化条件
は７００〜９００℃でＨＣｌ雰囲気又は酸素雰囲気によ
る酸化か、又はパイロ酸化でシリコン酸化膜を４〜１０
ｎｍ形成する。更にその上に多結晶シリコンを既知のＣ
ＶＤ法で５０〜３００ｎｍ堆積する。尚、本発明におい
て、この多結晶シリコンの代わりに、アモルファスシリ
コンを用いてもよい。
コン基板ｌ上に、ゲート酸化膜４を形成する。酸化条件
は７００〜９００℃でＨＣｌ雰囲気又は酸素雰囲気によ
る酸化か、又はパイロ酸化でシリコン酸化膜を４〜１０
ｎｍ形成する。更にその上に多結晶シリコンを既知のＣ
ＶＤ法で５０〜３００ｎｍ堆積する。尚、本発明におい
て、この多結晶シリコンの代わりに、アモルファスシリ
コンを用いてもよい。
【００３１】次に既知のリソグラフィ技術およびＲＩＥ
（リアクティブイオンエッチング）技術を用いて、多結
晶シリコンを加工し、ゲート電極５を形成する。そし
て、ゲート電極５をマスクとしてソース／ドレイン領域
の低濃度不純物拡散層３Ａを形成するため、Ｎ型不純
物、例えばＰを１０〜５０ＫｅＶ、注入量１×１０13〜
１×１０15ｉｏｎｓ／ｃｍ2で注入する。その後、全面
にシリコン酸化膜をＣＶＤ法により堆積し、エッチバッ
クを行って、ゲート電極５の側壁にのみサイドウォール
スペーサ６を形成する（図１（ａ））。
（リアクティブイオンエッチング）技術を用いて、多結
晶シリコンを加工し、ゲート電極５を形成する。そし
て、ゲート電極５をマスクとしてソース／ドレイン領域
の低濃度不純物拡散層３Ａを形成するため、Ｎ型不純
物、例えばＰを１０〜５０ＫｅＶ、注入量１×１０13〜
１×１０15ｉｏｎｓ／ｃｍ2で注入する。その後、全面
にシリコン酸化膜をＣＶＤ法により堆積し、エッチバッ
クを行って、ゲート電極５の側壁にのみサイドウォール
スペーサ６を形成する（図１（ａ））。
【００３２】尚、注入種として、ここではＰを用いた
が、Ａｓを用いる場合には、注入保護膜としてシリコン
酸化膜を使用せず、Ｔｉ、Ｃｏ、Ｎｉなどの高融点金属
やこれらの高融点金属化合物を形成することが好まし
い。
が、Ａｓを用いる場合には、注入保護膜としてシリコン
酸化膜を使用せず、Ｔｉ、Ｃｏ、Ｎｉなどの高融点金属
やこれらの高融点金属化合物を形成することが好まし
い。
【００３３】次に、ゲート電極５表面及びソース／ドレ
イン領域の高濃度不純物拡散層形成のための不純物注入
領域表面上のシリコン酸化膜をＨＦ溶液等によって除去
して、シリコン基板１とゲート電極５との表面を露出
し、図ｌ（ｂ）に示すように注入保護膜として５〜５０
ｎｍのＴｉＮ膜７を既知のＣＶＤ法や反応性スパッタ法
などで堆積する。
イン領域の高濃度不純物拡散層形成のための不純物注入
領域表面上のシリコン酸化膜をＨＦ溶液等によって除去
して、シリコン基板１とゲート電極５との表面を露出
し、図ｌ（ｂ）に示すように注入保護膜として５〜５０
ｎｍのＴｉＮ膜７を既知のＣＶＤ法や反応性スパッタ法
などで堆積する。
【００３４】尚、注入保護膜はＴｉＮのほかにＴｉ、Ｃ
ｏ、Ｎｉなどの高融点金属やこれらの高融点金属化合物
でもよい。そして、このＴｉＮ膜７を通してＡｓを１０
〜１００ＫｅＶ、注入量１×１０15〜５×１０15ｉｏｎ
ｓ／ｃｍ2で注入する。
ｏ、Ｎｉなどの高融点金属やこれらの高融点金属化合物
でもよい。そして、このＴｉＮ膜７を通してＡｓを１０
〜１００ＫｅＶ、注入量１×１０15〜５×１０15ｉｏｎ
ｓ／ｃｍ2で注入する。
【００３５】また、シリコン基板１表面を露出した後、
露出した状態で１０〜１００ＫｅＶ、１×１０15〜５×
１０15ｉｏｎｓ／ｃｍ2でＡｓを注入してもよい。この
際、露出した状態とは、完全にシリコン基板１が露出し
ている又は、シリコン基板１表面に自然酸化膜が形成さ
れている状態をいう。
露出した状態で１０〜１００ＫｅＶ、１×１０15〜５×
１０15ｉｏｎｓ／ｃｍ2でＡｓを注入してもよい。この
際、露出した状態とは、完全にシリコン基板１が露出し
ている又は、シリコン基板１表面に自然酸化膜が形成さ
れている状態をいう。
【００３６】更に、シリコン酸化膜のＨＦ溶液等による
除去を行わず、５×１０14〜１×１０15ｉｏｎｓ／ｃｍ
2、１０〜１００ＫｅＶでＡｓを注入してもよい。
除去を行わず、５×１０14〜１×１０15ｉｏｎｓ／ｃｍ
2、１０〜１００ＫｅＶでＡｓを注入してもよい。
【００３７】それから、図ｌ（ｃ）に示すように、注入
保護膜に用いたＴｉＮ膜７を過酸化水素を含む硫酸溶液
や過酸化水素を含むアンモニア溶液等によって除去した
後、７００〜９００℃の温度で５〜６０分の不純物活性
化のための熱処理を行い、低濃度不純物拡散層３Ａと高
濃度不純物拡散層３Ｂとからなるソース／ドレイン領域
３を形成する。
保護膜に用いたＴｉＮ膜７を過酸化水素を含む硫酸溶液
や過酸化水素を含むアンモニア溶液等によって除去した
後、７００〜９００℃の温度で５〜６０分の不純物活性
化のための熱処理を行い、低濃度不純物拡散層３Ａと高
濃度不純物拡散層３Ｂとからなるソース／ドレイン領域
３を形成する。
【００３８】ここで、注入保護膜を除去した後に活性化
のための熱処理を行ったが、熱処理中の不純物の外方拡
散を抑えるため、熱処理中には注入保護膜を残し、熱処
理後に注入保護膜を除去してもよいし、注入保護膜を除
去後、別途保護膜を形成してもよい。
のための熱処理を行ったが、熱処理中の不純物の外方拡
散を抑えるため、熱処理中には注入保護膜を残し、熱処
理後に注入保護膜を除去してもよいし、注入保護膜を除
去後、別途保護膜を形成してもよい。
【００３９】そして、シリコン基板１とゲート電極５表
面を露出した後、シリコンと反応する高融点金属、例え
ば、膜厚１０〜１００ｎｍのＴｉをスパッタ法等により
堆積する。Ｔｉ膜８堆積後、窒素雰囲気で６００〜７０
０℃で、１０〜１００秒の第ｌの熱処理を行うことによ
って、高濃度不純物拡散層３Ｂ及びゲート電極５上に結
晶構造Ｃ４９のＴｉＳｉ2膜９（比抵抗５０〜６０μΩ
・ｃｍ）が形成される。また、第１の熱処理を窒素雰囲
気で行うことによりシリサイド反応に関係のないＴｉは
一部窒素と反応しＴｉＮ膜となる。Ｔｉ堆積から第ｌの
熱処理までは、酸素を含む雰囲気にさらすことなく連続
処理を行うことが望ましい（図ｌ（ｄ））。
面を露出した後、シリコンと反応する高融点金属、例え
ば、膜厚１０〜１００ｎｍのＴｉをスパッタ法等により
堆積する。Ｔｉ膜８堆積後、窒素雰囲気で６００〜７０
０℃で、１０〜１００秒の第ｌの熱処理を行うことによ
って、高濃度不純物拡散層３Ｂ及びゲート電極５上に結
晶構造Ｃ４９のＴｉＳｉ2膜９（比抵抗５０〜６０μΩ
・ｃｍ）が形成される。また、第１の熱処理を窒素雰囲
気で行うことによりシリサイド反応に関係のないＴｉは
一部窒素と反応しＴｉＮ膜となる。Ｔｉ堆積から第ｌの
熱処理までは、酸素を含む雰囲気にさらすことなく連続
処理を行うことが望ましい（図ｌ（ｄ））。
【００４０】次に、硫酸と過酸化水素混合液、又はアン
モニアと過酸化水素水混合液等の溶液処理により未反応
のＴｉ及びＴｉＮ膜を選択除去し、さらに８００〜９０
０℃で、５〜２０秒の第２の熱処理を行うことにより、
結晶構造Ｃ４９のＴｉＳｉ2膜９は結晶構造Ｃ５４のＴ
ｉＳｉ2膜１０（比抵抗１５μΩ・ｃｍ）に相変態を起
こす。その後、既知の技術を用い、層間絶縁膜１１を形
成し、コンタクトホールを開口してＡｌ等の金属配線１
２を形成して、図ｌ（ｅ）のような半導体装置が完成す
る。
モニアと過酸化水素水混合液等の溶液処理により未反応
のＴｉ及びＴｉＮ膜を選択除去し、さらに８００〜９０
０℃で、５〜２０秒の第２の熱処理を行うことにより、
結晶構造Ｃ４９のＴｉＳｉ2膜９は結晶構造Ｃ５４のＴ
ｉＳｉ2膜１０（比抵抗１５μΩ・ｃｍ）に相変態を起
こす。その後、既知の技術を用い、層間絶縁膜１１を形
成し、コンタクトホールを開口してＡｌ等の金属配線１
２を形成して、図ｌ（ｅ）のような半導体装置が完成す
る。
【００４１】次に、図１に示す本発明のＭＯＳトランジ
スタを用いて、ＣＭＯＳトランジスタを形成する方法
（第２の実施の形態）を図２〜図４を用いて説明する。
スタを用いて、ＣＭＯＳトランジスタを形成する方法
（第２の実施の形態）を図２〜図４を用いて説明する。
【００４２】まず、図２（ａ）のようにシリコン基板２
１上に素子分離酸化膜２２を既知の選択酸化法で形成し
た後、既知のリソグラフィ技術によりＰＭＯＳトランジ
スタ形成領域の基板上にフォトレジスト２３を形成し、
ＮＭＯＳトランジスタ形成領域にｐ型ウエル２４を形成
するために、11Ｂ+を５０〜３００ＫｅＶで、１×１０
12〜５×１０13ｉｏｎｓ／ｃｍ2で注入する。必要であ
れば異なる注入エネルギー及び注入量で多段階に注入し
てもよい。さらに閾値電圧（Ｖｔｈ）調整のために11Ｂ
+を５〜５ＯＫｅＶ、注入量１×１０11〜１×１０13ｉ
ｏｎｓ／ｃｍ2で行う。
１上に素子分離酸化膜２２を既知の選択酸化法で形成し
た後、既知のリソグラフィ技術によりＰＭＯＳトランジ
スタ形成領域の基板上にフォトレジスト２３を形成し、
ＮＭＯＳトランジスタ形成領域にｐ型ウエル２４を形成
するために、11Ｂ+を５０〜３００ＫｅＶで、１×１０
12〜５×１０13ｉｏｎｓ／ｃｍ2で注入する。必要であ
れば異なる注入エネルギー及び注入量で多段階に注入し
てもよい。さらに閾値電圧（Ｖｔｈ）調整のために11Ｂ
+を５〜５ＯＫｅＶ、注入量１×１０11〜１×１０13ｉ
ｏｎｓ／ｃｍ2で行う。
【００４３】次に、該フォトレジスト２３を除去した
後、図２（ｂ）のように既知のリソグラフィ技術により
ＮＭＯＳトランジスタ形成領域の基板上にフォトレジス
ト２６３ｌを形成し、ＰＭＯＳトランジスタ形成領域に
ｎ型ウエル２５を形成するため、Ｐ+を１００〜８００
ＫｅＶ、注入量１×１０12〜５×１０13ｉｏｎｓ／ｃｍ
2で注入する。必要であれば異なる注入エネルギー及び
注入量で多段階に注入してもよい。更にＶｔｈ調整のた
めに31Ｐ+を２０〜１００ＫｅＶで、１×１０11〜１×
ｌ０13ｉｏｎｓ／ｃｍ2で行う。尚、ｐ型ウエルとｎ型
ウエルの形成順序は逆でも良い。
後、図２（ｂ）のように既知のリソグラフィ技術により
ＮＭＯＳトランジスタ形成領域の基板上にフォトレジス
ト２６３ｌを形成し、ＰＭＯＳトランジスタ形成領域に
ｎ型ウエル２５を形成するため、Ｐ+を１００〜８００
ＫｅＶ、注入量１×１０12〜５×１０13ｉｏｎｓ／ｃｍ
2で注入する。必要であれば異なる注入エネルギー及び
注入量で多段階に注入してもよい。更にＶｔｈ調整のた
めに31Ｐ+を２０〜１００ＫｅＶで、１×１０11〜１×
ｌ０13ｉｏｎｓ／ｃｍ2で行う。尚、ｐ型ウエルとｎ型
ウエルの形成順序は逆でも良い。
【００４４】次に、フォトレジスト２６を除去した後、
素子形成領域のシリコン基板表面の自然酸化膜を含む酸
化膜を除去し、ゲート酸化膜２７、その上に多結晶シリ
コンを形成する。ゲート酸化膜形成条件は、７００〜９
００℃のＨＣｌ雰囲気での酸化、窒酸化物を含むガス雰
囲気での酸化、酸素雰囲気での酸化、又はパイロ酸化で
例えば５ｎｍのシリコン酸化膜を形成する。多結晶シリ
コンは既知のＣＶＤ法で１５０ｎｍ程度堆積すればよ
い。そして既知のリソグラフィ技術、ＲＩＥ技術を用い
て該多結晶シリコンを加工してゲート電極２８を形成す
る（図２（ｃ））。
素子形成領域のシリコン基板表面の自然酸化膜を含む酸
化膜を除去し、ゲート酸化膜２７、その上に多結晶シリ
コンを形成する。ゲート酸化膜形成条件は、７００〜９
００℃のＨＣｌ雰囲気での酸化、窒酸化物を含むガス雰
囲気での酸化、酸素雰囲気での酸化、又はパイロ酸化で
例えば５ｎｍのシリコン酸化膜を形成する。多結晶シリ
コンは既知のＣＶＤ法で１５０ｎｍ程度堆積すればよ
い。そして既知のリソグラフィ技術、ＲＩＥ技術を用い
て該多結晶シリコンを加工してゲート電極２８を形成す
る（図２（ｃ））。
【００４５】次に、既知のリソグラフィ技術によりＰＭ
ＯＳトランジスタ形成領域にフォトレジスト２９を形成
し、ＮＭＯＳトランジスタの低濃度不純物拡散層（ＬＤ
Ｄ層）３０形成のための注入（ＬＤＤ注入）、更にチャ
ネル領域へのハロー注入を行う。ＬＤＤ注入の条件は31
Ｐ+を１０〜５０ＫｅＶで、注入量１×１０13〜１×１
０15ｉｏｎｓ／ｃｍ2で行い、ハロー注入の条件は11Ｂ+
を１０〜５０ＫｅＶ、注入量ｌ×１０11〜１×１０13ｉ
ｏｎｓ／ｃｍ2で、必要であれば斜め注入や回転注入を
用いてもよい（図２（ｄ））。
ＯＳトランジスタ形成領域にフォトレジスト２９を形成
し、ＮＭＯＳトランジスタの低濃度不純物拡散層（ＬＤ
Ｄ層）３０形成のための注入（ＬＤＤ注入）、更にチャ
ネル領域へのハロー注入を行う。ＬＤＤ注入の条件は31
Ｐ+を１０〜５０ＫｅＶで、注入量１×１０13〜１×１
０15ｉｏｎｓ／ｃｍ2で行い、ハロー注入の条件は11Ｂ+
を１０〜５０ＫｅＶ、注入量ｌ×１０11〜１×１０13ｉ
ｏｎｓ／ｃｍ2で、必要であれば斜め注入や回転注入を
用いてもよい（図２（ｄ））。
【００４６】次に、フォトレジスト２９を除去した後、
ＣＶＤ法でＨＴＯ膜を１００〜１２０ｎｍ堆積し、既知
の異方性のＲＩＥによリエッチバックを行い、図３
（ｅ）のようなサイドウォールスペーサ３１を形成す
る。
ＣＶＤ法でＨＴＯ膜を１００〜１２０ｎｍ堆積し、既知
の異方性のＲＩＥによリエッチバックを行い、図３
（ｅ）のようなサイドウォールスペーサ３１を形成す
る。
【００４７】次に、既知のリソグラフィ技術によりＰＭ
ＯＳトランジスタ形成領域にフォトレジスト３２を形成
し、ＰＭＯＳトランジスタのＬＤＤ層３４形成のための
注入、ハロー注入、及びソース／ドレイン領域の高濃度
不純物拡散層３５形成のための注入を行う。ＬＤＤ注入
の条件は11Ｂ+を１０〜３０ＫｅＶ、注入量ｌ×１０13
〜１×１０15ｉｏｎｓ／ｃｍ2で、必要に応じて斜め注
入や回転注入を用いて行い、ハロー注入の条件は31Ｐ+
を２０〜８０ＫｅＶ、注入量ｌ×１０11〜１×１０13ｉ
ｏｎｓ／ｃｍ2で、斜め注入や回転注入を用いて注入す
る。高濃度不純物拡散層の形成と、それと同時に行われ
るゲート電極ヘのドーピングの注入の条件は11Ｂ+を１
〜２０ＫｅＶ、注入量１×１０15〜５×１０15ｉｏｍｓ
／ｃｍ2で行う。尚、上記注入量のうち、低注入量の場
合は、Ｂ+の代わりにＢＦ2 +を用いてもよい（図３
（ｆ））。
ＯＳトランジスタ形成領域にフォトレジスト３２を形成
し、ＰＭＯＳトランジスタのＬＤＤ層３４形成のための
注入、ハロー注入、及びソース／ドレイン領域の高濃度
不純物拡散層３５形成のための注入を行う。ＬＤＤ注入
の条件は11Ｂ+を１０〜３０ＫｅＶ、注入量ｌ×１０13
〜１×１０15ｉｏｎｓ／ｃｍ2で、必要に応じて斜め注
入や回転注入を用いて行い、ハロー注入の条件は31Ｐ+
を２０〜８０ＫｅＶ、注入量ｌ×１０11〜１×１０13ｉ
ｏｎｓ／ｃｍ2で、斜め注入や回転注入を用いて注入す
る。高濃度不純物拡散層の形成と、それと同時に行われ
るゲート電極ヘのドーピングの注入の条件は11Ｂ+を１
〜２０ＫｅＶ、注入量１×１０15〜５×１０15ｉｏｍｓ
／ｃｍ2で行う。尚、上記注入量のうち、低注入量の場
合は、Ｂ+の代わりにＢＦ2 +を用いてもよい（図３
（ｆ））。
【００４８】次に、フォトレジスト３２を除去した後、
サリサイド化を行う領域の酸化膜を１％のＨＦ溶液等の
溶液で処理することによって除去し、５〜５Ｏｎｍ厚の
ＴｉＮを既知のＣＶＤ法や反応性スパッタ法などで堆積
し、注入保護膜となるＴｉＮ膜３６を図３（ｇ）のよう
に形成する。
サリサイド化を行う領域の酸化膜を１％のＨＦ溶液等の
溶液で処理することによって除去し、５〜５Ｏｎｍ厚の
ＴｉＮを既知のＣＶＤ法や反応性スパッタ法などで堆積
し、注入保護膜となるＴｉＮ膜３６を図３（ｇ）のよう
に形成する。
【００４９】そして、図３（ｈ）に示すように既知のリ
ソグラフィ技術によりＰＭＯＳトランジスタ形成領域に
フォトレジスト３７を形成し、ＮＭＯＳトランジスタの
ソース／ドレイン領域の高濃度不純物拡散層３８形成、
及びゲート電極へのドーピングのための注入を行う。
ソグラフィ技術によりＰＭＯＳトランジスタ形成領域に
フォトレジスト３７を形成し、ＮＭＯＳトランジスタの
ソース／ドレイン領域の高濃度不純物拡散層３８形成、
及びゲート電極へのドーピングのための注入を行う。
【００５０】注入条件は75Ａｓ+を１０〜１００Ｋｅ
Ｖ、注入量ｌ×１０15〜５×１０15ｉｏｎｓ／ｃｍ2で
行う。その後、フォトレジスト３７を除去する。
Ｖ、注入量ｌ×１０15〜５×１０15ｉｏｎｓ／ｃｍ2で
行う。その後、フォトレジスト３７を除去する。
【００５１】尚、シリコン酸化膜のＨＦ溶液等を用いた
除去を行わず、Ａｓのイオン注入を行う、又は該除去を
行い、基板表面が露出した状態でＡｓのイオン注入を行
っても良く、これらの場合上述の第１の実施の形態と同
様である。
除去を行わず、Ａｓのイオン注入を行う、又は該除去を
行い、基板表面が露出した状態でＡｓのイオン注入を行
っても良く、これらの場合上述の第１の実施の形態と同
様である。
【００５２】次に、基板表面に形成されているＴｉＮ膜
３６を溶液処理により除去する前か後に、７００〜９０
０℃の温度で、５〜６０分の不純物活性化のための熱処
理を行う。そして、サリサイド化を行う領域表面の自然
酸化膜を除去して表面を露出し、Ｔｉ膜３９を堆積する
（図４（ｉ））。Ｔｉの膜厚は１０〜１００ｎｍとす
る。
３６を溶液処理により除去する前か後に、７００〜９０
０℃の温度で、５〜６０分の不純物活性化のための熱処
理を行う。そして、サリサイド化を行う領域表面の自然
酸化膜を除去して表面を露出し、Ｔｉ膜３９を堆積する
（図４（ｉ））。Ｔｉの膜厚は１０〜１００ｎｍとす
る。
【００５３】次に、Ｔｉ膜３９堆積後、窒素雰囲気中
で、６００〜７００℃、１０〜１００秒の第１の熱処理
を行う。その結果高濃度不純物拡散層３５、３８及びゲ
ート電極２８上に図４（ｊ）のように結晶構造Ｃ４９の
ＴｉＳｉ2４０が形成され、溶液処理により未反応のＴ
ｉやＴｉＮ膜を選択除去し、更に８００〜９００℃で、
５〜２０秒の第２の熱処理を行い、低抵抗化したＴｉＳ
ｉ2膜４１が形成された、ＭＯＳトランジスタが形成さ
れる（図４（ｋ））。
で、６００〜７００℃、１０〜１００秒の第１の熱処理
を行う。その結果高濃度不純物拡散層３５、３８及びゲ
ート電極２８上に図４（ｊ）のように結晶構造Ｃ４９の
ＴｉＳｉ2４０が形成され、溶液処理により未反応のＴ
ｉやＴｉＮ膜を選択除去し、更に８００〜９００℃で、
５〜２０秒の第２の熱処理を行い、低抵抗化したＴｉＳ
ｉ2膜４１が形成された、ＭＯＳトランジスタが形成さ
れる（図４（ｋ））。
【００５４】上述の実施の形態ではＰＭＯＳトランジス
タのソース／ドレイン領域形成のための注入において、
シリコン酸化膜２７を通して不純物の注入を行ったが、
ＮＭＯＳトランジスタのソース／ドレイン領域形成のた
めの注入と同様の注入保護膜を用いてもよい。その場合
の製造方法を図５に示す。
タのソース／ドレイン領域形成のための注入において、
シリコン酸化膜２７を通して不純物の注入を行ったが、
ＮＭＯＳトランジスタのソース／ドレイン領域形成のた
めの注入と同様の注入保護膜を用いてもよい。その場合
の製造方法を図５に示す。
【００５５】図３（ｅ）に示すようなサイドウォールス
ペーサ３１を形成するまでの工程は、上述の実施例と同
様であり、その後、サリサイド化を行う領域の酸化膜を
溶剤処理（１％のＨＦ溶液など）により除去し、全面に
ＴｉＮを５〜５０ｎｍ、既知のＣＶＤ法や反応性スパッ
タ法などで堆積し、ＴｉＮ膜４２を形成する（図５
（ａ））。
ペーサ３１を形成するまでの工程は、上述の実施例と同
様であり、その後、サリサイド化を行う領域の酸化膜を
溶剤処理（１％のＨＦ溶液など）により除去し、全面に
ＴｉＮを５〜５０ｎｍ、既知のＣＶＤ法や反応性スパッ
タ法などで堆積し、ＴｉＮ膜４２を形成する（図５
（ａ））。
【００５６】次に、既知のリソグラフィ技術によりＮＭ
ＯＳトランジスタ形成領域にフォトレジスト４３を形成
し、ＰＭＯＳのＬＤＤ注入、ハロー注入、及びソース／
ドレイン領域の高濃度拡散層３５形成のための注入を図
５（ｂ）のように行う。各注入条件は上述の実施の形態
と同様でよい。
ＯＳトランジスタ形成領域にフォトレジスト４３を形成
し、ＰＭＯＳのＬＤＤ注入、ハロー注入、及びソース／
ドレイン領域の高濃度拡散層３５形成のための注入を図
５（ｂ）のように行う。各注入条件は上述の実施の形態
と同様でよい。
【００５７】次に、フォトレジスト４３及びＴｉＮ膜４
２を除去した後、再度、全面にＴｉＮを５〜５０ｎｍ、
既知のＣＶＤ法や反応性スパッタ法などで堆積し、Ｔｉ
Ｎ膜４４を形成する。次に、既知のリソグラフィ技術に
よりＰＭＯＳトランジスタ形成領域にフォトレジスト４
５を形成し、ＮＭＯＳトランジスタのソース／ドレイン
領域の高濃度不純物拡散層３８の形成、及びゲート電極
ヘのドーピングのための注入を行う。注入条件は75Ａｓ
+を１０〜１００ＫｅＶ、注入量１×１０15〜５×１０
15ｉｏｎｓ／ｃｍ2で行う（図５（ｃ））。
２を除去した後、再度、全面にＴｉＮを５〜５０ｎｍ、
既知のＣＶＤ法や反応性スパッタ法などで堆積し、Ｔｉ
Ｎ膜４４を形成する。次に、既知のリソグラフィ技術に
よりＰＭＯＳトランジスタ形成領域にフォトレジスト４
５を形成し、ＮＭＯＳトランジスタのソース／ドレイン
領域の高濃度不純物拡散層３８の形成、及びゲート電極
ヘのドーピングのための注入を行う。注入条件は75Ａｓ
+を１０〜１００ＫｅＶ、注入量１×１０15〜５×１０
15ｉｏｎｓ／ｃｍ2で行う（図５（ｃ））。
【００５８】その後、上述の実施の形態と同様の方法で
ＣＭＯＳトランジスタを形成する。
ＣＭＯＳトランジスタを形成する。
【００５９】尚、ｐ型不純物注入後に、注入保護膜とし
て用いた酸化膜を除去し、再度全面にＴｉＮ膜を堆積し
たが、ｐ型不純物を注入する前に、ＴｉＮ膜を堆積し、
フォトレジスト４３を除去した後、ＴｉＮ膜表面に密着
性向上のための処理を施すことで、ｐ型不純物注入で用
いた注入保護膜をそのままｎ型不純物の注入保護膜とし
て使用してもよい。このことにより、工程の簡略化を図
ることが可能となる。上述の実施の形態では、先にｐ型
不純物を注入したが、ｎ型不純物を先に注入してもよ
い。
て用いた酸化膜を除去し、再度全面にＴｉＮ膜を堆積し
たが、ｐ型不純物を注入する前に、ＴｉＮ膜を堆積し、
フォトレジスト４３を除去した後、ＴｉＮ膜表面に密着
性向上のための処理を施すことで、ｐ型不純物注入で用
いた注入保護膜をそのままｎ型不純物の注入保護膜とし
て使用してもよい。このことにより、工程の簡略化を図
ることが可能となる。上述の実施の形態では、先にｐ型
不純物を注入したが、ｎ型不純物を先に注入してもよ
い。
【００６０】また、Ａｓの注入量を１×１０15ｉｏｎｓ
／ｃｍ2以下とすることで、図９に示されるような従来
の同様の製造方法において、シリコン酸化膜を注入保護
膜として用いたとしても、酸素のノックオン現象を抑制
でき、良好な高融点金属シリサイドを形成することがで
きる。尚、サリサイド技術を用いているので、たとえ注
入量を減らしても、ソース／ドレイン領域の抵抗は低く
できる。
／ｃｍ2以下とすることで、図９に示されるような従来
の同様の製造方法において、シリコン酸化膜を注入保護
膜として用いたとしても、酸素のノックオン現象を抑制
でき、良好な高融点金属シリサイドを形成することがで
きる。尚、サリサイド技術を用いているので、たとえ注
入量を減らしても、ソース／ドレイン領域の抵抗は低く
できる。
【００６１】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、ソース／ドレイン領域形成のための
注入時の酸素のノックオン現象を抑制し、基板中の酸素
濃度を低くできるので、良好な高融点金属シリサイドが
形成される。また、高融点金属又は酸素を含まない高融
点金属化合物を注入保護膜として用いる場合、ソース／
ドレイン形成領域が常に注入保護膜に覆われた状態で注
入されるので、基板への汚染がなく、良好な接合特性が
得られる。
用いることにより、ソース／ドレイン領域形成のための
注入時の酸素のノックオン現象を抑制し、基板中の酸素
濃度を低くできるので、良好な高融点金属シリサイドが
形成される。また、高融点金属又は酸素を含まない高融
点金属化合物を注入保護膜として用いる場合、ソース／
ドレイン形成領域が常に注入保護膜に覆われた状態で注
入されるので、基板への汚染がなく、良好な接合特性が
得られる。
【００６２】それによって微細化された半導体装置にお
いて、ソース／ドレイン領域及びゲート電極の抵抗を低
くすることができ、高速動作可能な半導体装置を形成す
ることができる。
いて、ソース／ドレイン領域及びゲート電極の抵抗を低
くすることができ、高速動作可能な半導体装置を形成す
ることができる。
【図ｌ】本発明の実施の形態を示す半導体装置の製造工
程断面図である。
程断面図である。
【図２】本発明をＣＭＯＳトランジスタの形成に適用し
た実施の形態を示す半導体装置の製造工程断面図であ
る。
た実施の形態を示す半導体装置の製造工程断面図であ
る。
【図３】本発明をＣＭＯＳトランジスタの形成に適用し
た実施の形態を示す半導体装置の製造工程断面図であ
る。
た実施の形態を示す半導体装置の製造工程断面図であ
る。
【図４】本発明をＣＭＯＳトランジスタの形成に適用し
た実施の形態を示す半導体装置の製造工程断面図であ
る。
た実施の形態を示す半導体装置の製造工程断面図であ
る。
【図５】本発明をＣＭＯＳトランジスタの形成に適用し
た別の実施の形態を示す半導体装置の製造工程断面図で
ある。
た別の実施の形態を示す半導体装置の製造工程断面図で
ある。
【図６】不純物注入保護膜としてシリコン酸化膜が存在
する場合と、シリコン酸化膜が除去された場合の、不純
物拡散層の接合リーク電流を示す図である。
する場合と、シリコン酸化膜が除去された場合の、不純
物拡散層の接合リーク電流を示す図である。
【図７】不純物注入量に対して、注入保護膜の違いにお
けるシート抵抗を示す図である。
けるシート抵抗を示す図である。
【図８】不純物が注入される多結晶シリコンの線幅を変
えた場合の、シート抵抗を示す図である。
えた場合の、シート抵抗を示す図である。
【図９】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１、２１ シリコン基板 ２ ３、３５、３８ ソース/ドレイン領域 ４、２７ ゲート酸化膜 ５、２８ ゲート電極 ６、３１ サイドウォールスペーサ ７、３６、４２ 注入保護膜 ８、３９ 高融点金属 ９、４１ 高融点金属シリサイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336
Claims (5)
- 【請求項１】 不純物拡散層を有するシリコン基板及び
／又は前記シリコン基板上に形成されるシリコン層上に
高融点金属を密接して形成し、前記高融点金属とシリコ
ン基板及び／又は前記シリコン基板上に形成されるシリ
コン層との反応により選択的に高融点金属シリサイドを
形成する方法において、 高融点金属、又は、酸素を含まない高融点金属化合物か
ら成る注入保護膜を介して、前記シリコン基板及び／又
は前記シリコン基板上に形成されるシリコン層へ不純物
を注入する工程と、 注入された不純物を活性化するための熱処理を行い、不
純物拡散層を形成する工程と、 前記不純物拡散層が形成されているシリコン基板及び／
又は前記シリコン基板上に形成されるシリコン層上に密
接させて高融点金属を形成する工程と、 熱処理によって前記シリコン基板及び／又は前記シリコ
ン基板上に形成されるシリコン層と前記高融点金属とを
反応させて高融点金属シリサイドを形成する工程と、 前記高融点金属シリサイド以外の高融点金属又は高融点
金属化合物を除去する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 注入された不純物を活性化するための熱
処理を行う工程の前に、前記注入保護膜を除去する工程
を有することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記注入保護膜を介して、第１導電型ト
ランジスタのソース／ドレイン領域及び／又はゲート電
極に不純物を注入した後に、前記注入保護膜の表面の密
着性改善処理を行い、その後、前記注入保護膜を介して
第２導電型トランジスタのソース／ドレイン領域及び／
又はゲート電極に不純物を注入することを特徴とする請
求項ｌ又は請求項２記載の半導体装置の製造方法。 - 【請求項４】 不純物拡散層を有するシリコン基板及び
／又は前記シリコン基板上に形成されるシリコン層上に
高融点金属を密接して形成し、前記高融点金属とシリコ
ン基板及び／又は前記シリコン基板上に形成されるシリ
コン層との反応により選択的に高融点金属シリサイドを
形成する方法において、 不純物拡散層を形成するための工程で、注入量を１×１
０15ｉｏｎｓ／ｃｍ2以下で注入することを特徴とする
半導体装置の製造方法。 - 【請求項５】 不純物拡散層を有するシリコン基板及び
／又は前記シリコン基板上に形成されるシリコン層上に
高融点金属を密接して形成し、前記高融点金属とシリコ
ン基板及び／又は前記シリコン基板上に形成されるシリ
コン層との反応により選択的に高融点金属シリサイドを
形成する方法において、 上記シリコン基板及び／又は前記シリコン基板上に形成
されるシリコン層が露出した状態で、前記シリコン基板
及び／又は前記シリコン基板上に形成されるシリコン層
へ不純物を注入する工程と、 注入された不純物を活性化するための熱処理を行い、不
純物拡散層を形成する工程と、 前記不純物拡散層が形成されているシリコン基板及び／
又は前記シリコン基板上に形成されるシリコン層上に密
接させて高融点金属を形成する工程と、 熱処理によって前記シリコン基板及び／又は前記シリコ
ン基板上に形成されるシリコン層と前記高融点金属とを
反応させて高融点金属シリサイドを形成する工程と、 前記高融点金属シリサイド以外の高融点金属又は高融点
金属化合物を除去する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8323706A JPH09320990A (ja) | 1996-03-25 | 1996-12-04 | 半導体装置の製造方法 |
| US08/803,753 US5998284A (en) | 1996-03-25 | 1997-02-21 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-67780 | 1996-03-25 | ||
| JP6778096 | 1996-03-25 | ||
| JP8323706A JPH09320990A (ja) | 1996-03-25 | 1996-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320990A true JPH09320990A (ja) | 1997-12-12 |
Family
ID=26408993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8323706A Pending JPH09320990A (ja) | 1996-03-25 | 1996-12-04 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5998284A (ja) |
| JP (1) | JPH09320990A (ja) |
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| JP3221480B2 (ja) * | 1997-08-22 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
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- 1996-12-04 JP JP8323706A patent/JPH09320990A/ja active Pending
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| US8546247B2 (en) | 2006-06-14 | 2013-10-01 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device with amorphous silicon layer formation |
Also Published As
| Publication number | Publication date |
|---|---|
| US5998284A (en) | 1999-12-07 |
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