JPH06204418A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH06204418A JPH06204418A JP4347709A JP34770992A JPH06204418A JP H06204418 A JPH06204418 A JP H06204418A JP 4347709 A JP4347709 A JP 4347709A JP 34770992 A JP34770992 A JP 34770992A JP H06204418 A JPH06204418 A JP H06204418A
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- JP
- Japan
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- polysilicon
- film
- oxide film
- phosphorus
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 一導電型にドープされたポリシリコンに逆導
電型の不純物を注入することなく、前記ポリシリコン上
に滑らかな接合面で金属シリサイド膜を形成し、シート
抵抗の低いポリサイド構造のゲート電極を得る。 【構成】 ゲート酸化膜５上にソース／ドレイン注入に
おける高濃度不純物、ホウ素イオン又はフッ化ホウ素イ
オンが注入されないようにリンドープトポリシリコン６
を設け、前記リンドープトポリシリコン６上に滑らかな
接合面17でチタンシリサイド膜13を形成する。
電型の不純物を注入することなく、前記ポリシリコン上
に滑らかな接合面で金属シリサイド膜を形成し、シート
抵抗の低いポリサイド構造のゲート電極を得る。 【構成】 ゲート酸化膜５上にソース／ドレイン注入に
おける高濃度不純物、ホウ素イオン又はフッ化ホウ素イ
オンが注入されないようにリンドープトポリシリコン６
を設け、前記リンドープトポリシリコン６上に滑らかな
接合面17でチタンシリサイド膜13を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（Ｃomplemen
tary Ｍetal Ｏxide Ｓemiconductor：以下「ＣＭＯ
Ｓ」と記す）チタンシリサイドトランジスタを含む、半
導体装置及びその製造方法に関するものである。
tary Ｍetal Ｏxide Ｓemiconductor：以下「ＣＭＯ
Ｓ」と記す）チタンシリサイドトランジスタを含む、半
導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】チタンシリサイド（TiSi2 ）は金属シリ
サイド中で最も低い比抵抗を有し、密着性も良好なこと
から、半導体デバイスの高耐熱配線として有望な材料で
ある。この材料は特にサリサイド（ｓｅｌｆ−ａｌｉｇ
ｎｅｄｓｉｌｉｃｉｄｅ：以下「サリサイド」と記す）
トランジスタへの応用が注目されている。
サイド中で最も低い比抵抗を有し、密着性も良好なこと
から、半導体デバイスの高耐熱配線として有望な材料で
ある。この材料は特にサリサイド（ｓｅｌｆ−ａｌｉｇ
ｎｅｄｓｉｌｉｃｉｄｅ：以下「サリサイド」と記す）
トランジスタへの応用が注目されている。
【０００３】以下、従来の実施例によるＬＤＤ（Ｌight
ly Ｄoped Ｄrain：以下「ＬＤＤ」と記す）型ＣＭＯ
Ｓチタンシリサイドトランジスタの製造方法について図
面に基づき説明する。図４（ａ）〜図４（ｇ）はその一
実施例の工程断面図である。
ly Ｄoped Ｄrain：以下「ＬＤＤ」と記す）型ＣＭＯ
Ｓチタンシリサイドトランジスタの製造方法について図
面に基づき説明する。図４（ａ）〜図４（ｇ）はその一
実施例の工程断面図である。
【０００４】まず、シリコン基板１内に、Ｎチャネルト
ランジスタが形成されるＰウェル２とＰチャネルトラン
ジスタが形成されるＮウェル３を設け、その上に素子分
離領域となるフィールド酸化膜４を形成する。次に、ゲ
ート酸化膜５、ゲート電極となるリンドープトポリシリ
コン６を順次堆積する（図４（ａ））。
ランジスタが形成されるＰウェル２とＰチャネルトラン
ジスタが形成されるＮウェル３を設け、その上に素子分
離領域となるフィールド酸化膜４を形成する。次に、ゲ
ート酸化膜５、ゲート電極となるリンドープトポリシリ
コン６を順次堆積する（図４（ａ））。
【０００５】リンドープトポリシリコン６、ゲート酸化
膜５を選択的にＲＩＥ（ＲeactiveＩon Ｅtching：以
下「ＲＩＥ」と記す）により除去した後、ＬＤＤ構造を
採用するために、露出したシリコン基板表面に1013／cm
2 程度の低濃度の不純物を注入しておく。例えば、Ｐウ
ェル２にはヒ素イオン（As+ ）を注入することによりｎ
- 層20を形成し、Ｎウェル３にはホウ素イオン（Ｂ+ ）
又はフッ化ホウ素イオン（ＢＦ2 + ）を注入することに
よりｐ- 層21を形成する。その後、ＣＶＤ（Ｃhemical
Ｖapor Ｄeposition ：以下「ＣＶＤ」と記す）酸化膜
を堆積し、エッチバックすることによってサイドウォー
ル７をリンドープトポリシリコン６の側壁に形成する
（図４（ｂ））。
膜５を選択的にＲＩＥ（ＲeactiveＩon Ｅtching：以
下「ＲＩＥ」と記す）により除去した後、ＬＤＤ構造を
採用するために、露出したシリコン基板表面に1013／cm
2 程度の低濃度の不純物を注入しておく。例えば、Ｐウ
ェル２にはヒ素イオン（As+ ）を注入することによりｎ
- 層20を形成し、Ｎウェル３にはホウ素イオン（Ｂ+ ）
又はフッ化ホウ素イオン（ＢＦ2 + ）を注入することに
よりｐ- 層21を形成する。その後、ＣＶＤ（Ｃhemical
Ｖapor Ｄeposition ：以下「ＣＶＤ」と記す）酸化膜
を堆積し、エッチバックすることによってサイドウォー
ル７をリンドープトポリシリコン６の側壁に形成する
（図４（ｂ））。
【０００６】次に、Ｎ+ 、Ｐ+ のソース／ドレイン注入
を行う。Ｐウェル２にはヒ素イオン10を注入することに
よりＮ+ 層22を形成し、Ｎウェル３にはホウ素イオン又
はフッ化ホウ素イオン11を注入することによりＰ+ 層23
を形成する。その際、Ｐウェル２に注入するときはＮウ
ェル３をレジスト８で覆い、逆にＮウェル３に注入する
ときはＰウェル２をレジスト８で覆って注入する。この
ソース／ドレインの注入条件としては、注入エネルギー
数十keV 、注入量としては、1015／cm2 台である（図４
（ｃ）及び図４（ｄ））。
を行う。Ｐウェル２にはヒ素イオン10を注入することに
よりＮ+ 層22を形成し、Ｎウェル３にはホウ素イオン又
はフッ化ホウ素イオン11を注入することによりＰ+ 層23
を形成する。その際、Ｐウェル２に注入するときはＮウ
ェル３をレジスト８で覆い、逆にＮウェル３に注入する
ときはＰウェル２をレジスト８で覆って注入する。この
ソース／ドレインの注入条件としては、注入エネルギー
数十keV 、注入量としては、1015／cm2 台である（図４
（ｃ）及び図４（ｄ））。
【０００７】イオン注入の後、熱処理を行うことによ
り、ソース／ドレイン領域12を形成する（図４
（ｅ））。スパッタリング法を用いて全面に500 Å程度
のチタン（Ti）を堆積させた後、シリコンの露出した領
域にのみ自己整合的にチタンシリサイド膜13を形成し、
ポリシリコン膜上にシリサイド膜を形成したポリサイド
構造のゲート電極を得る（図４（ｆ））。最後に、層間
絶縁膜14、コンタクトホール15を形成し、アルミ合金16
等によって配線を施す（図４（ｇ））。
り、ソース／ドレイン領域12を形成する（図４
（ｅ））。スパッタリング法を用いて全面に500 Å程度
のチタン（Ti）を堆積させた後、シリコンの露出した領
域にのみ自己整合的にチタンシリサイド膜13を形成し、
ポリシリコン膜上にシリサイド膜を形成したポリサイド
構造のゲート電極を得る（図４（ｆ））。最後に、層間
絶縁膜14、コンタクトホール15を形成し、アルミ合金16
等によって配線を施す（図４（ｇ））。
【０００８】
【発明が解決しようとする課題】従来のＣＭＯＳチタン
サリサイドトランジスタは以上のような方法で製造され
るため、ゲート酸化膜５上のリンドープトポリシリコン
６にソース／ドレイン不純物が注入される。特にＰチャ
ネルトランジスタのポリサイド構造のゲート電極におい
ては、ドープされたリンとは逆導電型の不純物であるホ
ウ素又はフッ化ホウ素11が高濃度に注入されるため、リ
ンドープトポリシリコン13とチタンシリサイド膜13との
接合面17の凹凸が激しくなり、また前記ゲート電極のシ
ート抵抗が数百ｋΩにも達するという問題点があった。
サリサイドトランジスタは以上のような方法で製造され
るため、ゲート酸化膜５上のリンドープトポリシリコン
６にソース／ドレイン不純物が注入される。特にＰチャ
ネルトランジスタのポリサイド構造のゲート電極におい
ては、ドープされたリンとは逆導電型の不純物であるホ
ウ素又はフッ化ホウ素11が高濃度に注入されるため、リ
ンドープトポリシリコン13とチタンシリサイド膜13との
接合面17の凹凸が激しくなり、また前記ゲート電極のシ
ート抵抗が数百ｋΩにも達するという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、Ｐチャネルのチタンサリサイド
トランジスタにおいてもリンドープトポリシリコン13と
チタンシリサイド膜13との接合面17を滑らかにし、低抵
抗のゲート電極を得るのに適した半導体装置及びその製
造方法を提供することを目的とする。
ためになされたもので、Ｐチャネルのチタンサリサイド
トランジスタにおいてもリンドープトポリシリコン13と
チタンシリサイド膜13との接合面17を滑らかにし、低抵
抗のゲート電極を得るのに適した半導体装置及びその製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置はゲート酸化膜上に一導電型の不純物のみを含むポリ
シリコンを形成し、前記ポリシリコン上に滑らかな接合
面でシリサイド膜を形成するものである。また、この発
明に係る半導体装置の製造方法は、ソース／ドレイン注
入を行う前にゲート電極であるポリシリコン上にイオン
が注入されるのを阻止するストッパー層を形成するもの
である。
置はゲート酸化膜上に一導電型の不純物のみを含むポリ
シリコンを形成し、前記ポリシリコン上に滑らかな接合
面でシリサイド膜を形成するものである。また、この発
明に係る半導体装置の製造方法は、ソース／ドレイン注
入を行う前にゲート電極であるポリシリコン上にイオン
が注入されるのを阻止するストッパー層を形成するもの
である。
【００１１】
【作用】この発明における半導体装置の製造方法は、ス
トッパー層としての積層膜を形成することにより、デー
ト電極であるポリシリコンにソース／ドレイン不純物が
注入されるのを阻止する。
トッパー層としての積層膜を形成することにより、デー
ト電極であるポリシリコンにソース／ドレイン不純物が
注入されるのを阻止する。
【００１２】
【実施例】実施例１．図１は本発明の一実施例による半
導体装置を示す主要断面図であり、１〜７、12〜17は前
記従来装置と同一あるいは相当するものである。
導体装置を示す主要断面図であり、１〜７、12〜17は前
記従来装置と同一あるいは相当するものである。
【００１３】この装置においては、ソース／ドレイン注
入における高濃度不純物、ホウ素イオン又はフッ化ホウ
素イオンがゲート酸化膜５上のリンドープトポリシリコ
ン６内に注入されていない。更に、前記リンドープトポ
リシリコン６上に滑らかな接合面17でチタンシリサイド
膜13が形成されている。
入における高濃度不純物、ホウ素イオン又はフッ化ホウ
素イオンがゲート酸化膜５上のリンドープトポリシリコ
ン６内に注入されていない。更に、前記リンドープトポ
リシリコン６上に滑らかな接合面17でチタンシリサイド
膜13が形成されている。
【００１４】実施例２．以下、実施例１における半導体
装置の製造方法を図２（ａ）〜図２（ｇ）により説明す
る。図２（ａ）〜図２（ｇ）は本発明の実施例１による
半導体装置の製造方法の製造工程を示す主要断面図であ
り、１〜８、10〜17、20〜23は前記従来装置と同一ある
いは相当するものである。９は酸化膜である。
装置の製造方法を図２（ａ）〜図２（ｇ）により説明す
る。図２（ａ）〜図２（ｇ）は本発明の実施例１による
半導体装置の製造方法の製造工程を示す主要断面図であ
り、１〜８、10〜17、20〜23は前記従来装置と同一ある
いは相当するものである。９は酸化膜である。
【００１５】まず、シリコン基板１内にＮチャネルトラ
ンジスタが形成されるＰウェル２とＰチャネルトランジ
スタが形成されるＮウェル３を設け、その上に素子分離
領域となるフィールド酸化膜４を形成する。次に、15〜
40nmのゲート酸化膜５、ゲート電極となる2000Å程度の
リンドープトポリシリコン、イオン注入のストッパー層
となる1500Åの酸化膜９を順次堆積する（図２
（ａ））。
ンジスタが形成されるＰウェル２とＰチャネルトランジ
スタが形成されるＮウェル３を設け、その上に素子分離
領域となるフィールド酸化膜４を形成する。次に、15〜
40nmのゲート酸化膜５、ゲート電極となる2000Å程度の
リンドープトポリシリコン、イオン注入のストッパー層
となる1500Åの酸化膜９を順次堆積する（図２
（ａ））。
【００１６】酸化膜９、リンドープトポリシリコン６、
ゲート酸化膜５を選択的にＲＩＥにより除去した後、Ｌ
ＤＤ構造を採用するために、露出したシリコン基板表面
に1013／cm2 程度の低濃度の不純物を注入しておく。例
えばＰウェル２にはヒ素イオン（As+ ）を注入すること
によりｎ- 層20を形成し、Ｎウェル３にはホウ素イオン
（Ｂ+ ）又はフッ化ホウ素イオン（ＢＦ2 + ）を注入す
ることによりｐ- 層21を形成する。その後、ＣＶＤ酸化
膜を堆積し、エッチバックすることによって、幅1000Å
程度のサイドウォール７をポリシリコン６の側壁に形成
する（図２（ｂ））。
ゲート酸化膜５を選択的にＲＩＥにより除去した後、Ｌ
ＤＤ構造を採用するために、露出したシリコン基板表面
に1013／cm2 程度の低濃度の不純物を注入しておく。例
えばＰウェル２にはヒ素イオン（As+ ）を注入すること
によりｎ- 層20を形成し、Ｎウェル３にはホウ素イオン
（Ｂ+ ）又はフッ化ホウ素イオン（ＢＦ2 + ）を注入す
ることによりｐ- 層21を形成する。その後、ＣＶＤ酸化
膜を堆積し、エッチバックすることによって、幅1000Å
程度のサイドウォール７をポリシリコン６の側壁に形成
する（図２（ｂ））。
【００１７】この後、レジスト８でＰチャネルトランジ
スタの領域のみカバーし、ヒ素イオン10を例えば80keV
で５×1015／cm2 注入する（図２（ｃ））。次いでレジ
スト８でＮチャネルトランジスタの領域のみカバーし、
ホウ素イオン又はフッ化ホウ素イオン11を例えば15keV
で５×1015／cm2 注入する（図２（ｄ））。いずれもこ
れらのエネルギーはリンドープトポリシリコン６上のス
トッパー用の酸化膜９をほとんど突き抜けないような条
件が選ばれている。
スタの領域のみカバーし、ヒ素イオン10を例えば80keV
で５×1015／cm2 注入する（図２（ｃ））。次いでレジ
スト８でＮチャネルトランジスタの領域のみカバーし、
ホウ素イオン又はフッ化ホウ素イオン11を例えば15keV
で５×1015／cm2 注入する（図２（ｄ））。いずれもこ
れらのエネルギーはリンドープトポリシリコン６上のス
トッパー用の酸化膜９をほとんど突き抜けないような条
件が選ばれている。
【００１８】ストッパー用の酸化膜９を除去した後（図
２（ｅ））、注入した不純物を活性化させるために窒素
（Ｎ2 ）雰囲気中で850 ℃、30分の熱処理を行ってソー
ス／ドレイン領域12を形成する（図２（ｆ））。
２（ｅ））、注入した不純物を活性化させるために窒素
（Ｎ2 ）雰囲気中で850 ℃、30分の熱処理を行ってソー
ス／ドレイン領域12を形成する（図２（ｆ））。
【００１９】次に、スパッタリング法を用いて全面に50
0 Å程度のチタンを堆積させた後、窒素雰囲気中で700
℃、30秒のランプアニールを行う。尚、このランプアニ
ールによって、チタンとシリコンの接している部分での
みシリサイド化が生じ、自己整合的にチタンシリサイド
膜13が形成される。その後、NH4OH-H2O2水溶液で処理す
ると、未反応のチタンのみ取り除かれる。更に、窒素雰
囲気中で800 ℃、30秒のランプアニールを行い、ポリサ
イド構造のゲート電極を形成する。( 図２（ｇ））。
0 Å程度のチタンを堆積させた後、窒素雰囲気中で700
℃、30秒のランプアニールを行う。尚、このランプアニ
ールによって、チタンとシリコンの接している部分での
みシリサイド化が生じ、自己整合的にチタンシリサイド
膜13が形成される。その後、NH4OH-H2O2水溶液で処理す
ると、未反応のチタンのみ取り除かれる。更に、窒素雰
囲気中で800 ℃、30秒のランプアニールを行い、ポリサ
イド構造のゲート電極を形成する。( 図２（ｇ））。
【００２０】この後、通常のシリコンプロセスに従い、
層間絶縁膜14、コンタクトホール15を形成し、アルミ合
金16の配線を施して、ＣＭＯＳチタンサリサイドトラン
ジスタが形成される（図２（ｈ））。
層間絶縁膜14、コンタクトホール15を形成し、アルミ合
金16の配線を施して、ＣＭＯＳチタンサリサイドトラン
ジスタが形成される（図２（ｈ））。
【００２１】上記のような製造方法においてはストッパ
ー用の酸化膜８により、ゲート電極のリンドープトポリ
シリコン６に不純物が注入されない。従って、リンドー
プトポリシリコン６上にチタンシリサイド膜13を形成す
るとき、その滑らかな接合面17を得ることができる。ま
た、リンドープトポリシリコン６中に、リンとは逆導電
型の不純物であるホウ素イオン又はフッ化ホウ素イオン
11が注入されないため、ポリサイド構造のゲート電極に
おいて３〜５Ω／□というシート抵抗を得ることができ
る。従来の製造方法では、チタンシリサイドを用いたゲ
ート電極のシート抵抗は数百ｋΩ／□であるから、本発
明によるシート抵抗は極めて低い値と言うことができ
る。
ー用の酸化膜８により、ゲート電極のリンドープトポリ
シリコン６に不純物が注入されない。従って、リンドー
プトポリシリコン６上にチタンシリサイド膜13を形成す
るとき、その滑らかな接合面17を得ることができる。ま
た、リンドープトポリシリコン６中に、リンとは逆導電
型の不純物であるホウ素イオン又はフッ化ホウ素イオン
11が注入されないため、ポリサイド構造のゲート電極に
おいて３〜５Ω／□というシート抵抗を得ることができ
る。従来の製造方法では、チタンシリサイドを用いたゲ
ート電極のシート抵抗は数百ｋΩ／□であるから、本発
明によるシート抵抗は極めて低い値と言うことができ
る。
【００２２】上記実施例では、金属シリサイドとしてチ
タンシリサイドを用いた場合について述べたが、他の金
属シリサイドとしてコバルトシリサイド（CoSi2 ）、ニ
ッケルシリサイド（NiSi2 ）、タンタルシリサイド（Ta
Si2 ）を用いてもよい。ストッパー層としては、酸化膜
の他、絶縁膜や導電膜が考えられる。
タンシリサイドを用いた場合について述べたが、他の金
属シリサイドとしてコバルトシリサイド（CoSi2 ）、ニ
ッケルシリサイド（NiSi2 ）、タンタルシリサイド（Ta
Si2 ）を用いてもよい。ストッパー層としては、酸化膜
の他、絶縁膜や導電膜が考えられる。
【００２３】実施例３．尚、上記実施例では高濃度のソ
ース／ドレイン注入をストッパー用の酸化膜９を設けた
後に行ったが、酸化膜９はリンドープトポリシリコンに
ホウ素イオン又はフッ化ホウ素イオンが注入されること
のみ防止できればよいから、ヒ素イオン注入工程はスト
ッパー用の酸化膜８を除去した後に行ってもよい（図３
（ａ）〜図３（ｈ））。シリサイド膜の劣化は一導電型
の不純物が注入されたポリシリコンに逆導電型の不純物
が注入される場合に生じるので、ボロンドープトポリシ
リコンに高濃度のヒ素又はリンを注入する場合はストッ
パー用の酸化膜が必要になる。
ース／ドレイン注入をストッパー用の酸化膜９を設けた
後に行ったが、酸化膜９はリンドープトポリシリコンに
ホウ素イオン又はフッ化ホウ素イオンが注入されること
のみ防止できればよいから、ヒ素イオン注入工程はスト
ッパー用の酸化膜８を除去した後に行ってもよい（図３
（ａ）〜図３（ｈ））。シリサイド膜の劣化は一導電型
の不純物が注入されたポリシリコンに逆導電型の不純物
が注入される場合に生じるので、ボロンドープトポリシ
リコンに高濃度のヒ素又はリンを注入する場合はストッ
パー用の酸化膜が必要になる。
【００２４】
【発明の効果】以上のように、この発明によれば一導電
型にドープされたポリシリコンに逆導電型の不純物が注
入されないので、前記ポリシリコン上に滑らかな接合面
でシリサイド膜を形成することができ、低いシート抵抗
のポリサイド構造ゲート電極を得ることができる。
型にドープされたポリシリコンに逆導電型の不純物が注
入されないので、前記ポリシリコン上に滑らかな接合面
でシリサイド膜を形成することができ、低いシート抵抗
のポリサイド構造ゲート電極を得ることができる。
【図１】この発明の実施例１における半導体装置を示す
断面図である。
断面図である。
【図２】この発明の実施例２における半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図３】この発明の実施例３における半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図４】この発明の従来例における半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【符号の説明】 ２ Ｐウェル ３ Ｎウェル ５ ゲート酸化膜 ６ リンドープトポリシリコン ７ サイドウォール ８ レジスト ９ 酸化膜 10 ヒ素イオン 11 ホウ素イオン又はフッ化ホウ素イオン 12 ソース／ドレイン領域 13 チタンシリサイド膜 17 リンドープトポリシリコンとチタンシリサイド膜と
の接合面
の接合面
Claims (2)
- 【請求項１】 ソース／ドレイン領域の一導電型の不純
物とは逆導電型の不純物のみを含むゲート酸化膜上のポ
リシリコンと、前記ポリシリコン上に滑らかな接合面で
形成されたシリサイド膜を備えたことを特徴とする半導
体装置。 - 【請求項２】 半導体基板上にゲート絶縁膜を設けた
後、前記ゲート絶縁膜の上にＮ型又はＰ型にドープされ
た多結晶シリコンを堆積する工程と、 前記多結晶シリコン上にストッパー層としての積層膜を
堆積する工程と、 前記ゲート絶縁膜及び多結晶シリコン及び積層膜を所定
の形状に選択的にエッチングする工程と、 ゲート形成領域にサイドウォールを形成した後、ソース
／ドレイン領域に前記積層膜をマスクとしてイオン注入
を行う工程と、 前記積層膜を除去する工程と、 ソース／ドレイン領域と前記多結晶シリコンの上に自己
整合的にシリサイド膜を形成する工程とを備えた半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347709A JPH06204418A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347709A JPH06204418A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204418A true JPH06204418A (ja) | 1994-07-22 |
Family
ID=18392056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347709A Pending JPH06204418A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204418A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347539B1 (ko) * | 1999-12-28 | 2002-08-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 제조 방법 |
| US6475888B1 (en) | 2001-04-30 | 2002-11-05 | Hynix Semiconductor Inc. | Method for forming ultra-shallow junctions using laser annealing |
| JP2006253715A (ja) * | 1995-04-14 | 2006-09-21 | Sharp Corp | 半導体装置 |
-
1992
- 1992-12-28 JP JP4347709A patent/JPH06204418A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253715A (ja) * | 1995-04-14 | 2006-09-21 | Sharp Corp | 半導体装置 |
| KR100347539B1 (ko) * | 1999-12-28 | 2002-08-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 제조 방법 |
| US6475888B1 (en) | 2001-04-30 | 2002-11-05 | Hynix Semiconductor Inc. | Method for forming ultra-shallow junctions using laser annealing |
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