JP2816353B2 - Ｍｏｓ電界効果トランジスタを有する集積回路の製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタを有する集積回路の製造方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シリコン基板内の極めて偏平なソース・
ドレン領域とシリサイドから成る自己整合ソース・ドレ
ン接続端と絶縁分離層によって基板から分離されてソー
ス・ドレン領域間のチャネル領域上に設けられた側面酸
化膜を持つゲート電極を備え、集積回路のフィールド酸
化膜領域の間に置かれるMOS電界効果トランジスタ構造
を有する集積回路の製造方法に関するものである。この
発明は更に能動トランジスタ領域を分離するフィールド
酸化膜領域、基板内の極めて偏平なソース・ドレン領
域、シリサイドから成る自己整合ソース・ドレン接続端
および基板から分離されてｎチャネル又はｐチャネル・
トランジスタのソース・ドレン領域間のチャネル領域上
に設けられた側面酸化膜をもつゲート電極を備えるCMOS
トランジスタを含む高密度集積回路とその製造方法にも
関係する。 〔従来の技術〕 MOS・ICの微細化が進むにつれて寄生直列抵抗ドレイ
ン電界強度（ホット・キャリア効果）およびプレーナ化
の問題が重大となった。特にプレーナ化は接触孔のエッ
チング前には接触孔の深さが種々の値をとり又基板エッ
チングの選択性が低いことにより著しく限定される。 ドレン電界強度の低減に対してはLDD技術（lightly d
oped drain technics）が広く採用されているが、これ
には大きな直列抵抗が伴っている。直列抵抗の問題の解
決に対してはSALICIDE技術（self aligned silicide te
chnic）が提案され（例えば文献「アイ・イー・ディー
・エム・テクニカル・ダイジェスト（IEDM Techn.Dige
st）」1982年714−717頁参照）、又自己整合シリサイド
化とLDD技術との組合せ（SOLID技術）が提案されている
（文献「ソリッド・ステート・エレクトロニクス（Soli
d State Electronics）」28、1985年465−472頁参
照）。 これらの技術に共通の欠点は、予め作られ短チャネル
特性のため必然的に偏平な拡散区域がシリサイド反応に
より部分的に消滅し基板短絡の危険があることである。
この危険は非均質反応の場合特に重大である。 〔発明が解決しようとする問題点〕 この発明の目的は、公知技術によるものの欠点が改善
されて偏平なソース・ドレン領域にも拘らず層抵抗を低
下させるシリサイド化が基板短絡の発生を伴うことなく
可能であるMOS電界効果トランジスタ構造を提供するこ
とである。更に多層配線に適したできるだけプレーナ形
の構造とし、接触孔のエッチングとこのエッチングの選
択性が問題にならないようにすることもこの発明の目的
である。 〔問題点を解決するための手段〕 これらの目的は冒頭に挙げたMOS電界効果トランジス
タ構造に対して特許請求の範囲第１項に特徴として挙げ
た構造を採用することによって達成される。 選択エピタキシイの採用により一連のデバイスに関す
る利点を伴うトランジスタ構造の予備プレーナ化が達成
される。CMOS技術において選択シリコン・エピタキシイ
の採用は文献「テクニカル・ダイジェスト・アイ・イー
・ディー・エム（Technical Digest IEDM）」1984年593
−596頁に記載されている。ここでは絶縁分離層にエッ
チされた溝を単結晶シリコンで埋め、くちばし形突起の
形成を阻止してLOCOS絶縁分離技術を改善するのに選択
エピタキシイが利用されている。 高密度集積CMOS回路に対する別の選択シリコン・エピ
タキシイ法は文献「アイ・イー・イー・イー・エレクト
ロン・デバイセズ・レターズ（IEEE Electron Devices
Letters）」EDL−６（1985年）43−46頁に記載されてい
る。ここでは選択エピタキシイがシリコン基板にエッチ
された皿状領域を適当にドープされた単結晶シリコン層
で埋め、表面濃度が低く層抵抗が低く横方向拡散が無視
できる限定された皿状領域とするのに使用される。 〔発明の効果〕 この発明によるトランジスタ構造は、公知のMOS又はC
MOS構造に比べてゲートとフィールド酸化膜の間が単結
晶シリコンで均等に埋められ、ゲート表面は酸化膜で覆
われて後で実施されるシリサイド化が阻止され、新たな
ソース・ドレン領域形成はソース・ドレン接触の最適化
によりゲート領域との結合が充分除かれるという利点を
示す。これによって次の改良と可能性が達成される。 （１） ソース・ドレン・イオン注入がエピタキシャル
成長シリコン層に対して行われるから、ゲート縁端にイ
オン注入ダメージが起ることはない。これによってゲー
ト酸化膜の品質が保証され、可能な品質低下原因が避け
られる。 （２） 通常の拡散率は時間積（Ｄ・ｔ）において高濃
度ドープのエピタキシャル・ソース・ドレン領域からの
拡散により、基板内に極めて偏平な実効拡散領域の達成
が可能となる。これによって僅かなサブスレッシュホー
ルド電流と低減されたパンチスルー効果が予期される。
反パンチ・チャネル・イオン注入に際しては少量の注入
が必要となる。これによって接合容量が低下する。拡散
放出されたソース・ドレン領域においての比較的低いド
ーピングはゲート縁端のドレン電界強度を低下させる。
この電界強度は最も重要な劣化原因となるものである。 （３） 自己整合シリサイド技術との組合せは寄生直列
抵抗に対して良い影響をもたらす。平坦な有効拡散領域
にも拘らずシリサイド化を実施することができる。不均
等のシリサイド反応に際しての基板短絡の危険は平坦な
有効拡散領域にも拘らず緩衝層として作用するエピタキ
シイ層によって避けられる。これによって厚いシリサイ
ド層が可能となり低い抵抗が達成される。 （４） ソース・ドレン領域をエピタキシャル成長層と
することは、プレーナ化と多層配線の実現に対して良好
な前提となる。又ホウ素・リン・ケイ酸ガラスを使用す
る流散過程に際しての制限が低減され、接触孔エッチン
グの選択性に対する要求が緩和される。接触孔とフィー
ルド酸化膜縁端の間の間隔は基板短絡の危険がないため
クリティカルではなくなる。 （５） 基板に向ってのソース・ドレン拡散が平坦であ
ることに基いて皿状領域のドーピングとその深さを等し
くしてラッチアップ性の低減が期待される。その理由は
グンメル数が大きく寄生的なエミッタ・コレクタ間降伏
電圧UCEOが上昇することにある。 この発明の種々の実施態様特に集積回路におけるMOS
又はCMOS構造の実現情況は特許請求の範囲第２項以下に
示される。 〔実施例〕 以下第１図乃至第12図についてこの発明によるMOS電
界効果トランジスタ構造とこの構造を集積回路内に構成
する方法を更に詳細に説明する。 第１図に示すこの発明によるトランジスタ構造の製作
工程は、ソース・ドレン領域のシリサイド接続端のため
の金属析出過程までは自己整合シリサイド過程と同じで
ある。ここではゲート電極３がその上に設けられた酸化
膜5,5aによりシリサイド過程から除外され、ソース・ド
レン・イオン注入はまだ実施されていない。続いて基板
の露出エッチングされているソース・ドレン領域６に無
ドープのエピタキシャル・シリコン層４が選択析出し、
側面酸化膜5aを備えるゲート電極３とフィールド酸化膜
２の間の空間を埋める。ソース・ドレン領域の充填材４
は選択エピタキシイのため著しく均質で単結晶である。
選択エピタキシイの結果として生ずるソース又はドレン
領域の縁端のくちばし形突起は、この場合能動トランジ
スタ領域に接触していないから大きな障害とはならな
い。その上接触形成に際して問題になるのは主として表
面の純度である。エピタキシイ層４の析出後ソース・ド
レン領域に対するドーパントが単結晶シリコン領域４に
注入され、基板１とのpn接合が最初のモノ・シリコン１
の境界面直下に形成される深さまで拡散する。７はシリ
サイド接続端、８は中間酸化膜、９はホウ素・リン・ケ
イ酸ガラス層、10はAl・Si・Ti合金の外部導体路、11は
ゲート酸化膜である。 第２図はソース領域又はドレン領域がn+型のときのド
ーパント濃度分布の実測値を示す。縦軸は単位体積当り
のドーパント数、横軸は進入深さである。通常の拡散率
・時間積（Ｄ・ｔ）では極めて偏平なソース・ドレン領
域は比較的低いドーピング濃度をもって形成されるが、
これは良好な短チャネル特性にとって重要である。第２
図の曲線ＩとIIは二重イオン注入後のリン・ドーピング
分布を示し、曲線IIIは高温処理後のリン・ドーピング
分布、曲線IVは基板のホウ素ドーピング分布を示す。 接触抵抗の薄膜抵抗にとって重要な高濃度ドープ領域
は選択エピタキシャル成長層４の上部部分にあり、従っ
てチャネル近くのクリティカル領域の外に置かれる。こ
の過程はシリサイド化技術（金属層を設けこれをシリサ
イドにする）を加えて完全なものとすることができる
が、その際偏平拡散領域によりシリコンが消費される危
険は選択エピタキシイ層が短チャネル特性を悪化させる
ことなく拡散区域を上方に延長させるから避けられる。
更に層の単結晶性に基きシリサイド化に際して簡単な反
応が起り、ポリシリコンの場合のように粒界反応が起る
ことはない。 イオン注入とＤ・ｔ処理を合せたものの到達距離は次
の２つの境界条件を満たさなければならない。 （１） 注入イオンエネルギーは特殊なマスキングを必
要とする程高くなることは許されない。 （２） チャネル接続用のＤ・ｔ積は既存のドーパント
分布を変える程大きくあってはならない。従って析出後
イオン注入によってドープされたエピタキシイ層を備え
るMOS電界効果トランジスタ構造では、エピタキシイ層
の厚さが最大400nmに限定される。 上記の方法の変形としてドープされたエピタキシイ層
にトランジスタ構造を作ることも可能である。この場合
n+型シリコンエピタキシイとp+型シリコンエピタキシイ
が別々にｎチャネル区域とｐチャネル区域に実施され
る。これによってソース・ドレン領域の均等ドーピング
と基板に対して階段状に変化するドーピングが達成され
る。ソース・ドレン領域からの拡散のための温度処理は
最低に抑えられ、チャネル領域への接続形成が容易にな
る。ソース・ドレン・イオン注入はこの場合直列抵抗の
低減だけに利用される。イオン注入の到達距離はもはや
決定的なものではないから、エピタキシイ層の厚さに対
する制限は除かれる。これによってフィールド酸化膜の
厚さと予備プレーナ化に関しては付加的な自由度が与え
られる。この構造とそれを製作する方法は最初に述べた
ものに比べてフレキシビリティが高いが、n+型とp+型の
エピタキシイに際してSiO2マスク技術が要求される（後
述の第８図乃至第12図参照）。 ２つの実施例ＡとＢによってトランジスタ構造の製作
過程を更に詳細に説明する。これらの実施例の過程は例
えば欧州特許出願第0135163号および第0159617号明細書
に記載されている従来技術によるものである。この発明
によるソース・ドレン製作過程は種々のゲート材料と種
々のゲート型（シリサイド、n+型又はp+型ポリシリコン
−金属シリサイド、又はポリシリコン・ゲート）と合調
可能である。図を見易くするため第３図乃至第12図には
斜線が除かれている。 実施例Ａ（無ドープ・エピタキシイ層使用） 第３図の構造は、例えばｐ型にドープされた基板１と
ｎ型皿状領域31のフィールド酸化膜領域２によって限定
された能動トランジスタ領域にゲート電極3,13の構造化
を実施し、保護酸化膜5,15と側面酸化膜5a,15aを設ける
ことによって得られる。11と21はゲート酸化膜である。
これに続いて再酸化処理が行われる。 第４図はソース・ドレン領域が後続するエピタキシイ
のために異方性エッチング、例えば酸素を含むフレオン
（CF4）雰囲気中のプラズマ・エッチングによって露出
エッチングされた後の構成を示す。 第５図に示すように短時間のエピタキシイ前処理（例
えば有機溶剤による清浄化と脱イオン水中の洗浄）を行
った後無ドープの単結晶シリコン層を300乃至400nm範囲
の厚さにエピタキシャル成長させると、領域4,14,24,34
が形成される。酸化膜5,5a,15,15aで覆われたゲート3,1
3はシリコンを含まない。フィールド酸化膜領域２も同
じである。続いてゲート13が設けられているＰチャネル
領域がフォトレジストマスク12で覆われ、n+型ソース・
ドレン領域形成用の二重イオン注入（矢印17で示す）が
実施される。この場合最初にリンイオンが面密度８×10
15cm-2、イオンエネルギー70keVで、次にエネルギー160
keVで、層4,14に注入される。フォトレジストマスク12
の除去後ゲート３が設けられているｎチャネル領域が別
のフォトレジストマスクで覆われ、ソース・ドレン領域
の予備無定形化処理の後二重シリコンイオン注入（Si+
面密度２×1015cm-2、エネルギー100keVと150keV）によ
ってソース・ドレン・イオン注入が行われる。その際最
初にホウ素イオンが面密度５×1015cm-2、エネルギー25
keVで、次いでエネルギー70keVで層24と34に注入され
る。これらの過程の詳細は図に示されていない。 第６図は最後に設けられたフォトレジストマスクが除
去されソース・ドレン領域（4,14,24,34）の表面のシリ
サイド化が終った後の構造を示す。シリサイド化に際し
ては例えばタンタル又はチタンから成る金属層又はそれ
に対応する金属シリサイドが選択的に露出シリコン表面
に沈着する。続く高温処理によりシリサイド層7,17,27,
37が形成され、又ソース・ドレン領域4,14,24,34からの
同時拡散によりソース・ドレン領域6,16,26,36が形成さ
れる。高温処理では温度が900℃に設定され、処理時間
は約30分である。 第７図は完成したCMOSデバイスを示す。ここではテト
ラエチルオルトケイ酸塩（TEOS）の分解によって100nm
の厚さに析出したSiO2層８と厚さ800nmのホウ素・リン
・ケイ酸ガラス層９から成る中間酸化膜が設けられ、90
0℃40分の流散処理を受ける。この中間酸化膜にはフォ
トエッチングによって接触孔が作られ、アルミニウム・
シリコン・チタンの外部接続導体路（第１図の10）が接
続される。これらの工程段階は大部分公知のものであ
り、上記の欧州特許出願明細書に記載されている。 実施例Ｂ（ドープされたエピタキシャル層を使用） この実施例ではn+型エピタキシイ層とp+エピタキシイ
層が別々に形成されるが、実施例Ａに比べてエピタキシ
イ層を厚くし、温度負荷を低減させることが可能であ
る。 第８図では第３図の構造が出発点となる。再酸化過程
に代ってテトロエチルオルトケイ酸塩の熱分解によりSi
O2層18が150nmの厚さに析出する。 第９図ではｐチャネル区域のマスキングのためフォト
レジストマスク19がとりつけられ、異方性エッチングに
よりｎチャネル区域のソース・ドレン領域が露出する。
その際ゲート電極３に側面酸化膜5a（スペーサ）が形成
される。 第10図ではフォトレジストマスク19を除去し、エピタ
キシイ前処理を行った後選択エピタキシイによりn+型シ
リコン層を300乃至500nmの厚さに成長させる。リンを密
度1019cm-3にドープされたソース・ドレン領域4,14が形
成される。 第11図では酸化膜20を厚さ25nmに酸化形成した後ｎチ
ャネル領域をマスクするフォト技術を実施し、ｐチャネ
ル領域のソース・ドレン領域の露出エッチングを実施
し、側面酸化膜15aを形成させる。フォトレジストマス
クを除去しエピタキシイ前処理を行った後、ホウ素をド
ーパントとして選択的なp+層エピタキシイを同じく300
乃至500nmの厚さになるまで実施する。これらの段階の
詳細は図面に示されていないが、第９図と第10図につい
て説明した過程と同様である。ｎチャネル領域上の25nm
厚さの酸化膜20は除去され、ソース・ドレン領域4,14,2
4,34のシリサイド化が実施される。これによって金属シ
リサイド層7,17,27,37が形成される。 第12図ではデバイスの完成までの工程は第７図につい
て述べたのと同様に経過する。900℃、40分の流散過程
によりドーパント（リン・ホウ素）が領域4,14,24,34か
ら基板１内に拡散し、ソース・ドレン領域6,16,26,36）
が形成される。
ドレン領域とシリサイドから成る自己整合ソース・ドレ
ン接続端と絶縁分離層によって基板から分離されてソー
ス・ドレン領域間のチャネル領域上に設けられた側面酸
化膜を持つゲート電極を備え、集積回路のフィールド酸
化膜領域の間に置かれるMOS電界効果トランジスタ構造
を有する集積回路の製造方法に関するものである。この
発明は更に能動トランジスタ領域を分離するフィールド
酸化膜領域、基板内の極めて偏平なソース・ドレン領
域、シリサイドから成る自己整合ソース・ドレン接続端
および基板から分離されてｎチャネル又はｐチャネル・
トランジスタのソース・ドレン領域間のチャネル領域上
に設けられた側面酸化膜をもつゲート電極を備えるCMOS
トランジスタを含む高密度集積回路とその製造方法にも
関係する。 〔従来の技術〕 MOS・ICの微細化が進むにつれて寄生直列抵抗ドレイ
ン電界強度（ホット・キャリア効果）およびプレーナ化
の問題が重大となった。特にプレーナ化は接触孔のエッ
チング前には接触孔の深さが種々の値をとり又基板エッ
チングの選択性が低いことにより著しく限定される。 ドレン電界強度の低減に対してはLDD技術（lightly d
oped drain technics）が広く採用されているが、これ
には大きな直列抵抗が伴っている。直列抵抗の問題の解
決に対してはSALICIDE技術（self aligned silicide te
chnic）が提案され（例えば文献「アイ・イー・ディー
・エム・テクニカル・ダイジェスト（IEDM Techn.Dige
st）」1982年714−717頁参照）、又自己整合シリサイド
化とLDD技術との組合せ（SOLID技術）が提案されている
（文献「ソリッド・ステート・エレクトロニクス（Soli
d State Electronics）」28、1985年465−472頁参
照）。 これらの技術に共通の欠点は、予め作られ短チャネル
特性のため必然的に偏平な拡散区域がシリサイド反応に
より部分的に消滅し基板短絡の危険があることである。
この危険は非均質反応の場合特に重大である。 〔発明が解決しようとする問題点〕 この発明の目的は、公知技術によるものの欠点が改善
されて偏平なソース・ドレン領域にも拘らず層抵抗を低
下させるシリサイド化が基板短絡の発生を伴うことなく
可能であるMOS電界効果トランジスタ構造を提供するこ
とである。更に多層配線に適したできるだけプレーナ形
の構造とし、接触孔のエッチングとこのエッチングの選
択性が問題にならないようにすることもこの発明の目的
である。 〔問題点を解決するための手段〕 これらの目的は冒頭に挙げたMOS電界効果トランジス
タ構造に対して特許請求の範囲第１項に特徴として挙げ
た構造を採用することによって達成される。 選択エピタキシイの採用により一連のデバイスに関す
る利点を伴うトランジスタ構造の予備プレーナ化が達成
される。CMOS技術において選択シリコン・エピタキシイ
の採用は文献「テクニカル・ダイジェスト・アイ・イー
・ディー・エム（Technical Digest IEDM）」1984年593
−596頁に記載されている。ここでは絶縁分離層にエッ
チされた溝を単結晶シリコンで埋め、くちばし形突起の
形成を阻止してLOCOS絶縁分離技術を改善するのに選択
エピタキシイが利用されている。 高密度集積CMOS回路に対する別の選択シリコン・エピ
タキシイ法は文献「アイ・イー・イー・イー・エレクト
ロン・デバイセズ・レターズ（IEEE Electron Devices
Letters）」EDL−６（1985年）43−46頁に記載されてい
る。ここでは選択エピタキシイがシリコン基板にエッチ
された皿状領域を適当にドープされた単結晶シリコン層
で埋め、表面濃度が低く層抵抗が低く横方向拡散が無視
できる限定された皿状領域とするのに使用される。 〔発明の効果〕 この発明によるトランジスタ構造は、公知のMOS又はC
MOS構造に比べてゲートとフィールド酸化膜の間が単結
晶シリコンで均等に埋められ、ゲート表面は酸化膜で覆
われて後で実施されるシリサイド化が阻止され、新たな
ソース・ドレン領域形成はソース・ドレン接触の最適化
によりゲート領域との結合が充分除かれるという利点を
示す。これによって次の改良と可能性が達成される。 （１） ソース・ドレン・イオン注入がエピタキシャル
成長シリコン層に対して行われるから、ゲート縁端にイ
オン注入ダメージが起ることはない。これによってゲー
ト酸化膜の品質が保証され、可能な品質低下原因が避け
られる。 （２） 通常の拡散率は時間積（Ｄ・ｔ）において高濃
度ドープのエピタキシャル・ソース・ドレン領域からの
拡散により、基板内に極めて偏平な実効拡散領域の達成
が可能となる。これによって僅かなサブスレッシュホー
ルド電流と低減されたパンチスルー効果が予期される。
反パンチ・チャネル・イオン注入に際しては少量の注入
が必要となる。これによって接合容量が低下する。拡散
放出されたソース・ドレン領域においての比較的低いド
ーピングはゲート縁端のドレン電界強度を低下させる。
この電界強度は最も重要な劣化原因となるものである。 （３） 自己整合シリサイド技術との組合せは寄生直列
抵抗に対して良い影響をもたらす。平坦な有効拡散領域
にも拘らずシリサイド化を実施することができる。不均
等のシリサイド反応に際しての基板短絡の危険は平坦な
有効拡散領域にも拘らず緩衝層として作用するエピタキ
シイ層によって避けられる。これによって厚いシリサイ
ド層が可能となり低い抵抗が達成される。 （４） ソース・ドレン領域をエピタキシャル成長層と
することは、プレーナ化と多層配線の実現に対して良好
な前提となる。又ホウ素・リン・ケイ酸ガラスを使用す
る流散過程に際しての制限が低減され、接触孔エッチン
グの選択性に対する要求が緩和される。接触孔とフィー
ルド酸化膜縁端の間の間隔は基板短絡の危険がないため
クリティカルではなくなる。 （５） 基板に向ってのソース・ドレン拡散が平坦であ
ることに基いて皿状領域のドーピングとその深さを等し
くしてラッチアップ性の低減が期待される。その理由は
グンメル数が大きく寄生的なエミッタ・コレクタ間降伏
電圧UCEOが上昇することにある。 この発明の種々の実施態様特に集積回路におけるMOS
又はCMOS構造の実現情況は特許請求の範囲第２項以下に
示される。 〔実施例〕 以下第１図乃至第12図についてこの発明によるMOS電
界効果トランジスタ構造とこの構造を集積回路内に構成
する方法を更に詳細に説明する。 第１図に示すこの発明によるトランジスタ構造の製作
工程は、ソース・ドレン領域のシリサイド接続端のため
の金属析出過程までは自己整合シリサイド過程と同じで
ある。ここではゲート電極３がその上に設けられた酸化
膜5,5aによりシリサイド過程から除外され、ソース・ド
レン・イオン注入はまだ実施されていない。続いて基板
の露出エッチングされているソース・ドレン領域６に無
ドープのエピタキシャル・シリコン層４が選択析出し、
側面酸化膜5aを備えるゲート電極３とフィールド酸化膜
２の間の空間を埋める。ソース・ドレン領域の充填材４
は選択エピタキシイのため著しく均質で単結晶である。
選択エピタキシイの結果として生ずるソース又はドレン
領域の縁端のくちばし形突起は、この場合能動トランジ
スタ領域に接触していないから大きな障害とはならな
い。その上接触形成に際して問題になるのは主として表
面の純度である。エピタキシイ層４の析出後ソース・ド
レン領域に対するドーパントが単結晶シリコン領域４に
注入され、基板１とのpn接合が最初のモノ・シリコン１
の境界面直下に形成される深さまで拡散する。７はシリ
サイド接続端、８は中間酸化膜、９はホウ素・リン・ケ
イ酸ガラス層、10はAl・Si・Ti合金の外部導体路、11は
ゲート酸化膜である。 第２図はソース領域又はドレン領域がn+型のときのド
ーパント濃度分布の実測値を示す。縦軸は単位体積当り
のドーパント数、横軸は進入深さである。通常の拡散率
・時間積（Ｄ・ｔ）では極めて偏平なソース・ドレン領
域は比較的低いドーピング濃度をもって形成されるが、
これは良好な短チャネル特性にとって重要である。第２
図の曲線ＩとIIは二重イオン注入後のリン・ドーピング
分布を示し、曲線IIIは高温処理後のリン・ドーピング
分布、曲線IVは基板のホウ素ドーピング分布を示す。 接触抵抗の薄膜抵抗にとって重要な高濃度ドープ領域
は選択エピタキシャル成長層４の上部部分にあり、従っ
てチャネル近くのクリティカル領域の外に置かれる。こ
の過程はシリサイド化技術（金属層を設けこれをシリサ
イドにする）を加えて完全なものとすることができる
が、その際偏平拡散領域によりシリコンが消費される危
険は選択エピタキシイ層が短チャネル特性を悪化させる
ことなく拡散区域を上方に延長させるから避けられる。
更に層の単結晶性に基きシリサイド化に際して簡単な反
応が起り、ポリシリコンの場合のように粒界反応が起る
ことはない。 イオン注入とＤ・ｔ処理を合せたものの到達距離は次
の２つの境界条件を満たさなければならない。 （１） 注入イオンエネルギーは特殊なマスキングを必
要とする程高くなることは許されない。 （２） チャネル接続用のＤ・ｔ積は既存のドーパント
分布を変える程大きくあってはならない。従って析出後
イオン注入によってドープされたエピタキシイ層を備え
るMOS電界効果トランジスタ構造では、エピタキシイ層
の厚さが最大400nmに限定される。 上記の方法の変形としてドープされたエピタキシイ層
にトランジスタ構造を作ることも可能である。この場合
n+型シリコンエピタキシイとp+型シリコンエピタキシイ
が別々にｎチャネル区域とｐチャネル区域に実施され
る。これによってソース・ドレン領域の均等ドーピング
と基板に対して階段状に変化するドーピングが達成され
る。ソース・ドレン領域からの拡散のための温度処理は
最低に抑えられ、チャネル領域への接続形成が容易にな
る。ソース・ドレン・イオン注入はこの場合直列抵抗の
低減だけに利用される。イオン注入の到達距離はもはや
決定的なものではないから、エピタキシイ層の厚さに対
する制限は除かれる。これによってフィールド酸化膜の
厚さと予備プレーナ化に関しては付加的な自由度が与え
られる。この構造とそれを製作する方法は最初に述べた
ものに比べてフレキシビリティが高いが、n+型とp+型の
エピタキシイに際してSiO2マスク技術が要求される（後
述の第８図乃至第12図参照）。 ２つの実施例ＡとＢによってトランジスタ構造の製作
過程を更に詳細に説明する。これらの実施例の過程は例
えば欧州特許出願第0135163号および第0159617号明細書
に記載されている従来技術によるものである。この発明
によるソース・ドレン製作過程は種々のゲート材料と種
々のゲート型（シリサイド、n+型又はp+型ポリシリコン
−金属シリサイド、又はポリシリコン・ゲート）と合調
可能である。図を見易くするため第３図乃至第12図には
斜線が除かれている。 実施例Ａ（無ドープ・エピタキシイ層使用） 第３図の構造は、例えばｐ型にドープされた基板１と
ｎ型皿状領域31のフィールド酸化膜領域２によって限定
された能動トランジスタ領域にゲート電極3,13の構造化
を実施し、保護酸化膜5,15と側面酸化膜5a,15aを設ける
ことによって得られる。11と21はゲート酸化膜である。
これに続いて再酸化処理が行われる。 第４図はソース・ドレン領域が後続するエピタキシイ
のために異方性エッチング、例えば酸素を含むフレオン
（CF4）雰囲気中のプラズマ・エッチングによって露出
エッチングされた後の構成を示す。 第５図に示すように短時間のエピタキシイ前処理（例
えば有機溶剤による清浄化と脱イオン水中の洗浄）を行
った後無ドープの単結晶シリコン層を300乃至400nm範囲
の厚さにエピタキシャル成長させると、領域4,14,24,34
が形成される。酸化膜5,5a,15,15aで覆われたゲート3,1
3はシリコンを含まない。フィールド酸化膜領域２も同
じである。続いてゲート13が設けられているＰチャネル
領域がフォトレジストマスク12で覆われ、n+型ソース・
ドレン領域形成用の二重イオン注入（矢印17で示す）が
実施される。この場合最初にリンイオンが面密度８×10
15cm-2、イオンエネルギー70keVで、次にエネルギー160
keVで、層4,14に注入される。フォトレジストマスク12
の除去後ゲート３が設けられているｎチャネル領域が別
のフォトレジストマスクで覆われ、ソース・ドレン領域
の予備無定形化処理の後二重シリコンイオン注入（Si+
面密度２×1015cm-2、エネルギー100keVと150keV）によ
ってソース・ドレン・イオン注入が行われる。その際最
初にホウ素イオンが面密度５×1015cm-2、エネルギー25
keVで、次いでエネルギー70keVで層24と34に注入され
る。これらの過程の詳細は図に示されていない。 第６図は最後に設けられたフォトレジストマスクが除
去されソース・ドレン領域（4,14,24,34）の表面のシリ
サイド化が終った後の構造を示す。シリサイド化に際し
ては例えばタンタル又はチタンから成る金属層又はそれ
に対応する金属シリサイドが選択的に露出シリコン表面
に沈着する。続く高温処理によりシリサイド層7,17,27,
37が形成され、又ソース・ドレン領域4,14,24,34からの
同時拡散によりソース・ドレン領域6,16,26,36が形成さ
れる。高温処理では温度が900℃に設定され、処理時間
は約30分である。 第７図は完成したCMOSデバイスを示す。ここではテト
ラエチルオルトケイ酸塩（TEOS）の分解によって100nm
の厚さに析出したSiO2層８と厚さ800nmのホウ素・リン
・ケイ酸ガラス層９から成る中間酸化膜が設けられ、90
0℃40分の流散処理を受ける。この中間酸化膜にはフォ
トエッチングによって接触孔が作られ、アルミニウム・
シリコン・チタンの外部接続導体路（第１図の10）が接
続される。これらの工程段階は大部分公知のものであ
り、上記の欧州特許出願明細書に記載されている。 実施例Ｂ（ドープされたエピタキシャル層を使用） この実施例ではn+型エピタキシイ層とp+エピタキシイ
層が別々に形成されるが、実施例Ａに比べてエピタキシ
イ層を厚くし、温度負荷を低減させることが可能であ
る。 第８図では第３図の構造が出発点となる。再酸化過程
に代ってテトロエチルオルトケイ酸塩の熱分解によりSi
O2層18が150nmの厚さに析出する。 第９図ではｐチャネル区域のマスキングのためフォト
レジストマスク19がとりつけられ、異方性エッチングに
よりｎチャネル区域のソース・ドレン領域が露出する。
その際ゲート電極３に側面酸化膜5a（スペーサ）が形成
される。 第10図ではフォトレジストマスク19を除去し、エピタ
キシイ前処理を行った後選択エピタキシイによりn+型シ
リコン層を300乃至500nmの厚さに成長させる。リンを密
度1019cm-3にドープされたソース・ドレン領域4,14が形
成される。 第11図では酸化膜20を厚さ25nmに酸化形成した後ｎチ
ャネル領域をマスクするフォト技術を実施し、ｐチャネ
ル領域のソース・ドレン領域の露出エッチングを実施
し、側面酸化膜15aを形成させる。フォトレジストマス
クを除去しエピタキシイ前処理を行った後、ホウ素をド
ーパントとして選択的なp+層エピタキシイを同じく300
乃至500nmの厚さになるまで実施する。これらの段階の
詳細は図面に示されていないが、第９図と第10図につい
て説明した過程と同様である。ｎチャネル領域上の25nm
厚さの酸化膜20は除去され、ソース・ドレン領域4,14,2
4,34のシリサイド化が実施される。これによって金属シ
リサイド層7,17,27,37が形成される。 第12図ではデバイスの完成までの工程は第７図につい
て述べたのと同様に経過する。900℃、40分の流散過程
によりドーパント（リン・ホウ素）が領域4,14,24,34か
ら基板１内に拡散し、ソース・ドレン領域6,16,26,36）
が形成される。
【図面の簡単な説明】
第１図はMOSFET構造の半分を示し、第２図はエピタキシ
イ層と基板内のドーパントの分布を示す。第３図乃至第
７図はエピタキシイ層のドーピングが析出後にイオン注
入によって行われるCMOS回路製造の実施例の重要な工程
段階においてのデバイスの断面を示し、第８図乃至第12
図はそれぞれのチャネル型のドーピングが既にエピタキ
シャル析出と同時に行われるCMOS回路製作の実施例の重
要な工程段階においてのデバイスの断面を示す。 第１図において、１……基板、２……フィールド酸化膜
領域、３……ゲート電極、４……ドープされた単結晶シ
リコン領域、５と5a……酸化膜、６……ソース・ドレン
領域、７……ドレン接続端、８……中間酸化膜、９……
ホウ素・リン・ガラス層、10……外部接続導体路。
イ層と基板内のドーパントの分布を示す。第３図乃至第
７図はエピタキシイ層のドーピングが析出後にイオン注
入によって行われるCMOS回路製造の実施例の重要な工程
段階においてのデバイスの断面を示し、第８図乃至第12
図はそれぞれのチャネル型のドーピングが既にエピタキ
シャル析出と同時に行われるCMOS回路製作の実施例の重
要な工程段階においてのデバイスの断面を示す。 第１図において、１……基板、２……フィールド酸化膜
領域、３……ゲート電極、４……ドープされた単結晶シ
リコン領域、５と5a……酸化膜、６……ソース・ドレン
領域、７……ドレン接続端、８……中間酸化膜、９……
ホウ素・リン・ガラス層、10……外部接続導体路。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−61463（ＪＰ，Ａ)
特開 昭59−82768（ＪＰ，Ａ)
特開 昭59−168675（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．少なくとも１つのMOS電界効果トランジスタ構造を
有する集積回路の製造方法において、 ａ） シリコン基板中にフィールド酸化膜領域が形成さ
れ、 ｂ） 絶縁層およびゲート電極が形成され、 ｃ） 該ゲート電極は側面酸化膜を有し、 ｄ） ゲート電極とフィールド酸化膜領域との間に選択
エピタキシイによって無ドープ単結晶シリコン層が形成
され、 ｅ） 該単結晶シリコン層にドープ原子がイオン注入さ
れ、 ｆ） 前記単結晶シリコン層上に金属層が沈着され、 ｇ） 高温処理が実施され、その際ソース／ドレイン領
域の形成のためのドープ原子がシリコン基板中に拡散さ
れ、シリサイド層が形成される、 ことを特徴とするMOS電界効果トランジスタを有する集
積回路の製造方法。 ２．次の工程段： ａ） それぞれのトランジスタ型に対するｐ型又はｎ型
の皿状領域を備えるシリコン基板（１）上にLOCOS法に
よりフィールド酸化膜領域（２）を作る； ｂ） ゲート酸化処理（11,21）を実施する； ｃ） SiO2層（5,15）を備えるゲート電極（3,13）のた
めの層形成とその構造化を実施し、酸化によってゲート
電極（3,13）に側面酸化膜（5a,15a）を作る； ｄ） 基板（１）の所定領域にソース・ドレン領域（6,
16,26,36）に対する異方性露出エッチングを実施する； ｅ） 露出エッチングされた基板表面に無ドープの単結
晶シリコン層（4,14,24,34）を300nmから400nmの間の厚
さに選択エピタキシャル成長させる； ｆ） 第２導電型のソース・ドレン領域（26,36）を含
むトランジスタ領域を予めフォトレジストマスク（12）
で覆った後ソース・ドレン領域（6,16）形成のための第
１導電型イオン注入（17）を無ドープ・エピタキシャル
・シリコン層（4,14）に対して実施する； ｇ） フォトレジストマスク（12）を除去する； ｈ） 第１導電型のソース・ドレン領域（6,16）を含む
トランジスタ領域を予めフォトレジストマスクで覆った
後第２導電型のソース・ドレン領域（26,36）形成のた
めの第２導電型イオン注入を無ドープ・エピタキシャル
・シリコン層（24,34）に対して実施する； ｉ） フォトレジストマスクを除去する； ｊ） エピタキシャル・シリコン層（4,14,24,34）のソ
ース・ドレン領域表面（7,17,27,37）をシリサイド化す
る； ｋ） 両種のトランジスタのソース・ドレン領域（6,1
6,26,36）に対する共通拡散のための高温処理を実施す
る； ｌ） 中間絶縁分離層（8,9）の形成、ソース・ドレン
接続端（7,17,27,37）とゲート電極（3,13）に対する接
触孔の開放および金属化処理（10）を公知の方法で実施
する； によることを特徴とするCMOS電界効果トランジスタを有
する集積回路の製造方法。 ３．工程段ｇ）とｈ）の間でソース・ドレン領域（26,3
6）の予備無定形化処理をシリコンイオンの注入によっ
て実施することを特徴とする特許請求の範囲第２項記載
の方法。 ４．不純物の注入毎に二重イオン注入を実施し、その際
最初に低いエネルギーの注入を行うことを特徴とする特
許請求の範囲第２項または第３項記載の方法。 ５．第１導電型のドーパントとしてリンを、第２導電型
のドーパントとしてホウ素を使用することを特徴とする
特許請求の範囲第２項ないし第４項の１つに記載の方
法。 ６．ドーパントの共通拡散のための高温処理を900℃に
おいて少くとも30分間行うことを特徴とする特許請求の
範囲第２項ないし第５項の１つに記載の方法。 ７．ソース・ドレン接続端（4,14,24,34）のシリサイド
化を高融点金属特にタンタル又はチタンの析出又は陰極
スパッタリングと続く焼もどし処理によって行うことを
特徴とする特許請求の範囲第２項ないし第６項の１つに
記載の方法。 ８．エピタキシャル・シリコン層析出を気相からハロゲ
ンシランの低圧熱分解によって行うことを特徴とする特
許請求の範囲第２項ないし第７項の１つに記載の方法。 ９．異方性エッチングが酸素とフッ素を含む雰囲気中の
プラズマエッチングによって行われることを特徴とする
特許請求の範囲第２項ないし第８項の１つに記載の方
法。 １０．絶縁分離層（8,9）又はマスク酸化膜（5,5a,15,1
5a,20）に対してテトラエチルオルトケイ酸塩の分解に
よって作られたSiO2層が使用されることを特徴とする特
許請求の範囲第２項ないし第９項の１つに記載の方法。
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