KR880006790A - Mos전계효과 트랜지스터와 이를 포함한 집적회로 및 그 회로의 제조방법 - Google Patents

Mos전계효과 트랜지스터와 이를 포함한 집적회로 및 그 회로의 제조방법 Download PDF

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Abstract

내용 없음

Description

MOS전계효과 트랜지스터와 이를 포함한 집적회로 및 그 회로의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 MOS전계효과 트랜지스터구조의 절반에 해당하는 측단면도.
제2도는 제1도구조의 에피텍셜층과 기판에 나타나는 도핑프로 파일을 설명하는 다이어그램.
제3도는 본 발명에 따른 CMOS집적회로의 제조에 대한 연속적인 기본공정단계로서, 에피텍셜층의 도핑이 적층에 이어서 실행되는것을 설명하는 일부의 기판 및 그 위의 구조를 나타내는 측단면도.

Claims (14)

  1. 트랜지스터가 금속실사이드로 된 셀프 얼라인된 소오스/드레인 터미널과 함께 실리콘 기판에서 극히 얇은 소오소/드레인영역을 가지고 그리고 절연층에 의해 기판표면으로부터 분리되고 소오스 및 드레인영역 사이에 위치되는 트랜지스터의 채널영역 위에 배열되는 게이트 전극을 가지며, 상기 게이트의 측벽에 측벽 산화물층이 제공되는, 집적회로의 능동 트랜지스터영역을 한정하는 필드산화물 구역 사이에 배열되는 MOS전계효과 트랜지스터 구조에 있어서, 게이트 전극과 필드산화물 구역 사이의 기판 표면 영역에는 선택적인 에피텍시에 의해 형성되는 단결정의 도핑된 실리콘층이 제공되고, 상기층은 기판에 소오스 및 드레인영역을 제조하기 위한 확산원으로 그리고 그 위에 놓이는 실리사이드 소오스/드레인 터미널의 터미널로서 이용되는 것을 특징으로 하는 MOS전계효과 트랜지스터.
  2. 트랜지스터가 기판에서의 극히 얇은 소오스/드레인영역, 금속실리사이드로된 셀프 얼라인된 소오스/드레인 터미널, 그리고 n채널 및 p채널 트랜지스터의 소오스 및 드레인영역 사이에 위치된 트랜지스터 채널위에 배열된 게이트 전극을 가지고, 상기 게이트 적극이 기판 표면으로부터 분리되고 측벽산화물층을 구비한, 실리콘 기판에서 회로의 능동 트랜지스터 구역을 한정하고 분리하는 필드산화물 구역을 가지는 상보형MOS(CMOS) 트랜지스터를 포함하는 고집적회로에 있어서, 각 타입의 트랜지스터의 게이트 전극과 각각의 트랜지스터영역을 한정하는 필드산화물영역 사이의 기판 표면 영역에는 선택적인 에피텍시에 의해 형성되는 단결정의 도핑된 실리콘층이 제공되고, 상기층은 기판에 소오스 및 드레인영역을 제조하기 위한 확산원으로 그리고 그 위에 놓이는 실리사이드 소오스/드레인 터미널로의 터미널 연결로서 이용되는 것을 특징으로 한는 상보형 MOS전계효과 트랜지스터를 포함하는 집적회로.
  3. 제2항에 있어서, 상기 에피텍셜 단결정 실리콘층이 최대의 두께인 400m를 가지며, 그것의 도핑이 기판에서의 도핑프로파일과 다르지 않는 것인 것을 특징으로 하는 상보형 MOS전계효과 트랜지스터를 포함하는 집점회로.
  4. 제2항에 있어서, 상기 에피텍셜 단결정 실리콘층이 300 내지 500nm범의의 두께를 가지고, 형성된 층에서의 도핑이 균일하고 도핑프로파일이 기판의 고핑에 급격한 단계를 이루는 도핑을 갖는 것을 특징으로 하는 상보형 MOS전계효과 트랜지스터를 포함하는 집적회로.
  5. a) 각 타입의 트랜지스터를 위한 p 및 n트로프가 제공되어 있는 실리콘 가판 위에 LOCOS공정을 이용하여 필드산화물 구역을 형성하고, b) 게이트 산화를 실행하고, c) SiO2층이 제공된 게이트 전극을 구조화하고, 산화로 게이트 전극의 측벽위에 측벽산화물을 형성하고, d) 회로의 트랜지스터의 차후의 소오스/드레인영역에 해당하는 기판 표면 부분을 노출시키기 위한 이방성 에칭을 실행하고, e) 300 내지 400nm범위의 두께로 노출된 기판 표면 위에 n도핑된 단결정 실리콘층의 선택적인 에픽텍셜 적층을 실행하고, f) 제2의 도전타임의 소오스/드레인영역에 해당하는 영역의 앞선 포토레지스트 마스킹후 제1의 도전타입의 소오스/드레인 영역을 형성하기 위해 비도핑된 에피텍셜 실리콘 양 속으로 제1의 도전타입의 이온을 사용한 이온 주입단계를 실행하고, g) 사용된 프로레지스트마스크를 제거하고, h) 제1의 도전타임의 소오스/드레인영역에 해당하는 영역의 앞선 포토레지스트 마스킹후 제2의 도전타입의 소오스/드레인 영역을 형성하기 위해 비도핑된 에피텍셜 실리콘층 속으로 제2의 도전타입의 이온을 사용한 이온주입 단계를 실행하고, i) 사용된 프토레지스트 마스크를 제거하고, j) 소오스/드레인 터미널을 형성하기 위해 소오스/드레인영역에서 에피텍셜층의 표면의 실리사이딩을 실행하고, k) 확산에 의해 기판에 2타입의 트랜지스터의 소오스/드레인영역의 공통형성을 위한 고온처리를 실행하고, l) 중간절연층을 형성하고, 거기에 소오스/드레인 터미널과 게이트 전극으로 콘낵홀을 형성하고, 그리고 공지된 방법으로 금속화를 실행하는 공정단계로 이루어지는 제2항 또는 제3항에서 설명된 바와 같은 상보형 Mos전계효과 트랜지스터를 포함하는 직접회로의 제조방법.
  6. 제5항에 있어서, 공정단계 g)와 h) 사이에 소오스/드레인영역의 예비 비정질화가 실리콘이온의 주입에 의해 실행되는 것을 특징으로 하는 방법.
  7. 제5항 또는 제6항에 있어서, 언제든지 이물질이 삽입될 때에는 이중주입단계가 저에너지로 초기에 실행되는 것을 특징으로 하는 방법.
  8. a) 각 타입의 트랜지스터를 위한 p 및 n트로프가 제공되어 있는 실리콘기판 위에 LOCOS공정을 이용하여 필드산화물 구역을 형성하고, b) 게이트 산화를 실행하고, c) SiO2층이 제공된 회로의 게이트 전극을 구조화하고, d) SiO2층을 적층하고, 제2의 도전타입의 소오스/드레인영역에 해당하는 영역의 SiO2마스킹을 위한 포토레지스트 마스크단계를 실행하고, e) 제1의 도전타입의 소오스/드레인영역에 해당하는 영역에 있는 기판 표면을 노출시키기 위한 이방성 에칭을 실행하고, f) 제1의 타입의 트랜지스터이 게이트를 위한 측벽산화물층을 형성하고, g) 포토레지스트 마스크를 제거하고, h) 300내지 500nm범위의 두께로 에칭에 의해 노출된 상기 기판 표면 위에 제1의 도전타입의 도펀트를 포함하는 단결정 실리콘층의 선택적인 에피텍셜 적층을 실행하고, i) 보호산화물층을 형성하기 위한 산화단계를 실행하고, j) 제1의 도전타입의 영역에 포토레지스트 마스크를 가하고, k) 제2의 도전타입의 소오스/드레인영역에 해당하는 기판 표면을 노출 시키기 위한 이방성 에칭을 실행하고, l) 제2의 타입의 트랜지스터의 게이트를 위한 측벽산화물 층을 형성하고, m) 포토레지스트 마스크를 제거하고, n) 300내지 500nm범위의 두께로 에칭에 의해 노출된 상기 표면위에 제2의 도전타입의 도펀트를 포함한 단결정 실리콘층의 선택적인 에픽텍셜 적층을 실행하고, o) 제1의 도전타입의 트랜지스터영역 상의 보호산화물층을 제거한 후 소오스/드레인 터미널을 형성하기 위해 소오스/드레인영역에 있는 에피텍셜 실리콘층 표면의 실리사이딩을 실행하고, p) 확산에 의해 기판에서 그 타입의 트랜지스터의 소오스/드레인영역의 공통형성을 위한 고온처리를 실행하고, q) 중간 절연층을 형성하고, 거기에 소오스/드레인 터미널 및 게이트 전극으로 콘택홀을 형성하고, 그리고 공지된 방법으로 금속화를 실행하는 공정단계로 이루어지는 제2항 또는 제4항에서 설명된 바와 같은 상보형 mos전계효과 트랜지스터를 포함하는 집적회로의 제조방법.
  9. 제5항 내지 제8항중 어느 한 항에 있어서, 제1의 도전타입을 위한 도펀트로서 인이 사용되고, 제2의 도전타입을 위한 도펀트로서 붕소가 사용되는 것을 특징으로 하는 방법.
  10. 제5항 내지 제9항 중 어느 항에 있어서, 도펀트의 공통확산을 위한 고온처리는 900℃에서 적어도 30분 동안 실행되는 것을 특징으로 하는 방법.
  11. 제5항 내지 제10항 중 어느 한 항에 있어서, 소오스/드레인 터미널의 실리사이딩이 어니일링에 이온케소오드 스퍼터링에 의해 고용융점을 갖는 금속, 바람직하게 탄탈륨 또는 티탄늄을 적층함으로서 실행되는 것을 특징으로 하는 방법.
  12. 제5항 내지 제11항에 있어서, 가스상태로부터의 에피텍셜 실리콘 적층은 저압에서 할로질린의 열분해에 의해 실행되는 것을 특징으로 하는 방법.
  13. 제5항 내지 제12항에 있어서, 이방성 에칭단계가 산소 및 플루오린을 포함하는 분위기의 플라즈마 에칭에 의해 실행되는 것을 특징으로 하는 방법.
  14. 제5항 내지 제12항에 있어서, 테트라-에틸-오르토실리케이트의 분해에 의해 제조된 SiO2층은 절연층 또는 마스킹 산화물 층으로 이용되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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