JPH05504869A - 進歩したソース／ドレイン構造用の階段状側壁スペーサ - Google Patents

進歩したソース／ドレイン構造用の階段状側壁スペーサ

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JPH05504869A
JPH05504869A JP3506406A JP50640691A JPH05504869A JP H05504869 A JPH05504869 A JP H05504869A JP 3506406 A JP3506406 A JP 3506406A JP 50640691 A JP50640691 A JP 50640691A JP H05504869 A JPH05504869 A JP H05504869A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 進歩したソース／ドレイン構造用の階段状側壁スペーサ本発明はＭＯ３集積回路 の分野に関するものであり、詳細にはＣＭＯ３集積回路デバイスのソースおよび ドレインを形成するプロセスに関するものである。
集積回路の設計において、実際のデバイスを作製するための各種のプロセスが知 られている。ここ数十年に亘って技術は進歩を遂げ、そこにおいてはシリコン基 板上に各種の層が形成され、望みのデバイスを形成する目的でそれらの層に対し てフォトリソグラフィ、パターニング、エツチング、露光、イオン打ち込み等の 工程が施されてきた。集積回路の１つの盟は金属・酸化物・半導体（ＭＯＳ）電 界効果トランジスタ（ＦＥＴ）であり、そこではトランジスタのソースとドレイ ンとがトランジスタのゲートの下にあるチャネル領域によって分離されている。
基板上のトランジスタが形成される場所では、基板中にソースおよびドレインか 形成され、ゲート領域が基板表面上に配置されている。
典型的な場合、ソースおよびドレインは、それらの領域を形成すべきエリアの基 板に対してドーピングを行うことによって形成される。イオン打ち込みはソース およびトレインをドーピングするための１つの技術である。
ゲートアライメント法に従って、ゲートもしくはゲートと隣接する誘電体スペー サとを用いてドーピングを行うへき基板エリアの位置合わせを行う。よく知られ たやり方は、第１の打ち込みを行って第１の打ち込みエリアを定義し、第２の打 ち込みを行って第２の打ち込みエリアを定義することである。この第２の打ち込 みエリアか実際のノースまたはトレインであり、第１の打ち込みエリアは、優れ たデバイスの完全性、特により高いトレインのブレークダウン電圧を提供するた めの、ソースまたはトレインとチャネルとの間の勾配を持ったドーピングあるい は低濃度トープ領域を提供する。
これらの技術はよく知られているが、特定の寸法のデバイスを作製するためには 各種の特別なプロセスが適用される。デバイス寸法か縮小するにつれて、半導体 ウェハの与えられたエリア上へより多くのトランジスタを形成するためのあらゆ る試みかなされた。例えば、“サブミクロン（ｓｕｂｍｉｃｒｏｎ）”技術を利 用して作製された半導体デバイスは′アバブ・ミクロン（ａｂｏｖｅ−ｍｉｃｒ ｏｎ）”技術を用いて作製されたデバイスよりも単位面積当たりにずっと多くの 回路要素を含むであろう。しかし、デバイス寸法が縮小し続けると、各種の形成 された層および／またはデバイスに要求される寸法許容度もまた縮小し続け、よ り厳しいものとなる。こうして、例えば１．５ミクロン技術を用いて作製された デバイス等の、与えられた寸法のデバイスのためのソースおよびドレインを形成 するのに適した許容度は、０．３５．０．５あるいは０８ミクロン技術を用いて 作製するデバイスのような進歩したデバイスに対しては不適当なものとなる。
本発明は半導体デバイス中にソースおよびトレインを形成する進歩した方法を提 供するものであり、本発明においては、ソース−トレイン間の間隔やソースおよ びトレインのドーピング分布の厳密な制御といったそれらの領域のソヤーブな定 義か、サブミクロン技術を用いたデバイスの作製を許容する。更に、本発明の進 歩した方法はデバイス作製において製造工程を容易化する。
″階段状”ゲート側壁スペーサについて説明する。これは寸法許容度を厳密に制 御したスペーサであって、特に“二重ドープされたソースおよびドレイン領域に 適用された場合に、ソース・ドレイン間の間隔とソースおよびドレインのドーピ ング分布とを厳密に制御することを許容するものである。側壁スペーサはソース およびドレイン領域のイオン打ち込みのための基板エリアの位置合わせに使用さ れる。ソースおよびドレイン領域はｎチャネルデバイスでも、ｐチャネルデバイ スでもよい。ｎチャネルとｐチャネルとを組み合わせることてＣＭＯＳデバイス を作製できる。
基板上にゲートを形成した後に、コンフォーマル（ｃｏｎｆｏｒｍａｌ）な酸化 物層が、そして続いてコンフォーマルな窒化物層か形成される。引き続く異方性 エツチングは、主として窒化物層の被覆の選択的エツチングによって、ゲート側 壁に隣接する酸化物スペーサを残す。残存する窒化物を等方性あるいは異方性エ ツチングによって除去した後、階段状の酸化物スペーサか残される。この後、ｎ −（あるいはｐ−）打ち込みが施され、次にｐ＋（あるいはｐ＋）打ち込みか行 われて“二重ドープされた”ソースおよびドレイン領域が形成される。
第１の打ち込みがより高エネルギーで行われるため、イオンは階段状のスペーサ の下部の部分を貫通する。第るため、イオンはスペーサを容易には貫通できない 。こうして、イオン照射損傷を回復させ、打ち込まれたイオンを基板中へ更に深 ＜１１ｍして拡散させるためのアニーリングを行った後に、ｐ＋（あるいはｐ＋ ）領域とチャネル領域との間にｎ−（あるいはｐ−）の分離領域が得られる。更 に、スペーサの“足跡（ｆｏｏｔｐｒｉｎｔ）”寸法はその作製中に厳密に制御 できることから、ソースおよびドレイン領域の場所のシャープな定義が達成され る。
更に、本発明のプロセス構造によってがなりの程度のプロセスの簡略化か達成さ れる。特に、ｎ−およびｎ十（あるいはｐ−およびｐ＋）の打ち込みか１回のイ オン打ち込み装置の操作によって実現される。このように、プロセス工程数を減 らすことによって、製造段階でのコストと収率リスクの削減か得られる。
第１図は従来技術のＭＯＳデバイスを形成するための、ゲートとそれに続く酸化 物層の形成を示す断面図である。
第２図は第１図の従来技術のデバイスのためのｎ　−／ｎ＋のソースおよびドレ イン領域の形成を示す断面図である。
第３図は第２図の従来技術デバイスにおいて、側壁酸化物の勾配の変動によって ソースおよびトレイン領域の形成に見られる予期されない状況を示す断面図であ る。
第４図はシリコン基板上のゲート形成と、引き続くゲートおよび基板上への酸化 物層の形成とを示す本発明の断面図である。
第５図は第４図の酸化物層の上への窒化物層の形成を示す断面図である。
第６図は本発明のデバイスのゲート領域の断面図であって、そこにおいては第５ 図の酸化物層および窒化物層のエツチングの後に側壁スペーサか残存している。
第７図は側壁スペーサの上に残存している窒化物を除去した後の、第６図のデバ イスの断面図である。
第８図は第７図のデバイスに対してｎ−のソースおよびドレイン領域を形成する ためのｎ−打ち込みを示す断面図である。
第９図は第８図のデバイスに対してｐ＋のソースおよびドレイン領域を形成する ためのｎ十打ち込みを示す断面図である。
第１０図はｎ−／ｎ＋ｐ＋を基板中へ更に拡散させるアニーリングの後の第９図 のデバイスのソースおよびドしインを示す断面図である。
、第１１図は本発明のｃ　Ｎ、ｔ　ｏ　ｓデバイスのｎチャネルおよびｐチャネ ルエリア両方のそれぞれのゲートに対しての側壁スペーサの形成を示す断面図で ある。
第１２図は第１＋図のデバイスに対してｎ−のソースおよびトレイン領域を形成 するためのｎ−打ち込みを示す断面図である。
第１３図は第１２図のデバイスに対してｐ＋のソースおよびドレイン領域を形成 するだめのｎ十打ち込みを示す断面図である。
第１４図は第１３図のデバイスに対してｐ−のソースおよびトレイン領域を形成 するためのｐ−打ち込みを示す断面図である。
第１５図は第１４図のデバイスに対してｐ＋のソースおよびドレイン領域を形成 するためのｐ十打ち込みを示す断面図である。
第１６図はアニーリング後の第１５図のＣＭＯＳデバイスを示す断面図である。
第１７図は別の実施例を示す断面図であって、そこでは本発明の側壁スペーサに 隣接する基板の上に持ち上げられた多結晶シリコンの層が形成されている。
第１８図は第１７図の持ち上げられた多結晶シリコン層の下側へのｎ　−／　ｐ ＋のソースおよびドレイン領域の形成を示す断面図である。
第１９図は別の実施例のＣＭＯＳデバイスを示す断面図であって、そこでは持ち 上げられた多結晶シリコン層の下側にｎ　−／　ｐ＋およびｐ−／ｐ＋のソース およびドレインか形成されている。
第２０図は更に別の実施例のＣＭＯＳデバイスを示す断面図であって、そこでは 持ち上げられた多結晶シリコン層か基板の上に側壁スペーサに隣接して形成され ているか、それの厚さは、基板中の狭い領域へのイオン打ち込みのために多結晶 シリコン層をスペーサの足（ｆｏｏｔ）部分よりも高く持ち上げるだけの大きさ になっている。
第２１図は第２０１ｇの持ち上げられた多結晶ソリコンデバイスの断面図である か、引き続いて形成されるサリサイド層を備えている。
ドープ領域の進歩した形成を実現するための階段状スペーサを用いた半導体デバ イス作製のためのプロセスについて説明する。本発明の実現によって得られる特 長をより良く理解できるように、従来の技術についてまず説明する。以下の説明 において、本発明の完全な理解のために、特定の数値、例えば特定の厚さ、温度 、等が与えられる。しかし、当業者には明らかであろうが、本発明はそれらの特 定な条件に依らずども実施可能である。また別の場合には、本発明について不必 要にわかりにくくしないように、既知のプロセスについては詳細な説明を省略し ている。
第１図を参照すると、従来技術の半導体デバイスＩＯか示されている。デバイス １０は基板１１を有する金属・酸化物・半導体（ＭＯＳ）デバイスであって、基 板１１は輿望的にはシリコンを含んでいる。基板ｌｌ上に形成される回路要素は 典型的は第１図のフィールド酸化物領域１２のようなフィールド酸化物領域によ って分離される。次に、基板１１上にゲート１４か形成される。ゲ−１１４は典 型的には、誘電体領域１６によって基板１１から分離された多結晶ソリコン領域 １５を含んでおり、この誘電体Ｉ６は典型的にはシリコン酸化物（ＳｉＯ＝）の ような酸化物を含んでいる。
ゲート１４は自己整合技術を用いて基板ｌｌ中のゲート１４の下側にチャネル領 域を定義するために使用される。次にチャネル領域と境界を接する基板領域とし てソースおよびトレイン領域か定義される。これらソースおよびトレイン領域は ゲート１４の下側の基板ｌｌ中へそれはと広がらないように形成される。ソース およびトレイン領域の形成に先だって、酸化物層１７か取り付けられる。
よく知られたフォトレジスト塗布、フォトリソグラフィ、そしてエツチングの技 術を用いて酸化物層１７がエッチされ、第２図に示されたようなソースおよびト レイン領域を形成する目的で、基板１１の部分が露出される。
このエソチング工程は典型的には異方性のもので、酸化物層Ｉ７の一部分かゲー ト１４の縦側面に隣接して残される。ある場合には、酸化物層１７の一部分はゲ ート１４の上側にも残される。ゲート１４に隣接して残存する酸化物層Ｉ７の部 分は一般的にスペーサと呼ばれ、こうしてゲート１４は、第２図に断面で示され たようにスぺ一゛す領域２２と境界を接するように形成される。
次に、マスク技術を用いて、打ち込みを施すべきエリアのみを露出させる。第２ 図に示されたように、ｎ−打ち込みによってｎ−領域２３か形成される。引き続 いて第２のマスク工程が施されて、ｎ＋打ち込みを行うエリアが定義される。ｎ 十領域２４はｎ−領域２３の内部に位置する。この配置はゲート１４の下側のチ ャネル領域付近の領域において特に重要である。アニーリング工程がソースおよ びトレインをアニールするために用いられる。このアニーリング工程はｎ−およ びｎ十領域を更にチャネル領域の方へ押しひろげ、ある場合にはｎ−領域かチャ ネル領域中に入り込むかゲート１４の下側のチャネル領域中へはそれほど入らな いようにされる。ｎ−およびｎ＋の（“二重ドープされた”）ソースおよびドレ イン領域を形成するそのような１つの従来技術については　［ＥＥＥ　Ｔｒａｎ ｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓの１９８５年第Ｅ Ｄ−３２巻、第２Ｊ＋の頁４２９−４３３に発表された松本等による“基板電流 解析に基づいて最適化された信顧性高いＩμｍＮＭＯｓＦＥＴ用のＬＤＤ構造（ ＡｎＯｐｔｉｍｉｚｅｄ　ａｎｄ　Ｒｅ１ｉａｂｌｅ　ＬＤＤ　５ｔｒｕｃｔｕ ｒｅ　ｆｏｒ　１−　μｒｎＮＭＯ５ＦＥＴ　Ｂａ５ｅｄ　ｏｎ　５ｕｂｓｔｒ ａｔｅ　Ｃｕｒｒｅｎｔ　Ａｎａｌｙｓｉｓ）″に述べられている。この中では 、低濃度にドープされたドレイン（ＬＤＤ）構造について述へられている。
スペーサ２２はゲート１４と共に、打ち込み工程のための基板１１位置合わせに 役立つ。スペーサ２２は、ｎ−およびｎ＋ｌ域２３および２４の分布か明確であ って、ｎ−あるいはｎ−とｎ＋の両領域２３．２４がゲート１４の下のチャネル 領域中へそれほと広からないことを保証するために使用される。更に、ソースお よびトレインのチャネル領域からのより優れた分離を提供する目的で、ｎ十領域 のチャネル領域からの分離を提供するために、最初にｎ−領域２３を打ち込み、 次にｎ十領域２４を打ち込むために２つの別々のマスクとマスキング工程とか必 要とされるということは注目しなければならない。ある場合には、ｎ＋領領域最 初にトープされ、続いてｎ−領域のドーピングが行われる。ｎ十を最初にトープ することの利屯はイオンチャネリング効果か幾らか軽減されることである。
側壁スペーサ２２の各々の下側の領域の幅を一般に“足跡（ｆｏｏｔｐｒｉｎｔ ）”と称している。第２図のデバイス１０に関しては、側壁スペーサ２２の１つ に関連する足跡を足跡距離２７て示している。この足跡２７の幅はｎ−領域２３ か基板中へ水平方向に侵入する距離を決定する重要な測度であることを理解され たい。足跡２７の幅の緩い許容度はｎ−領域２３の侵入の幅の大きな違いに必ず 結びつき、ここから、ｎ十領域２４の侵入の幅に対してもより大きな影響を与え ることになる。この変動を認識することは、本発明の実現の背後にある動機を理 解するための重要な鍵である。従って、足跡２７の幅に関して指定された特定の 平均値の周りの変動を小さく保つことか望ましい。
第３図に示されたように、側壁スペーサ２２の勾配の変動はそれに対応した足跡 ２７の幅の変動を引き起こし、この勾配の変動は傾斜線３０と３１（点線で示し た）で図示されている。この足跡２７の幅の差異はそれに対応してゲート１４下 のチャネル領域からのｎ十領域２４および／またはｎ−領域２３の距離の変化を 引き起こす（トープされた領域３２と３３として図示されている）。
ｎ十領域２４および／またはｎ−領域２３の位置の大きな変化は最終的にはすべ て、デバイスＩＯの動作ノくラメータ、例えば、しきい値電圧、バンチスルー電 圧、そしてソース・ドレインリーク電流等に影響する。第３図の例において、ト ープされた領域３３かチャネル領域に向かってかなりのところまで、あるいはそ の中へまで拡がり得ることに注目されたい。領域３３かチャネル領域中へかなり の程度侵入する場合は、それはトランジスタにとって望ましくない、あるいは致 命的な状態をもたらすことかある。
足跡２７の幅の寸法に影響する因子は数多くある。より重要な因子としてはゲー ト１４の均一性および分布、側壁スペーサ２２の勾配、酸化物層１７の堆積不均 一性、そして側壁スペーサ２２を形成するための酸化物層１７のエツチングの不 均一性がある。ここで、不均一性はウェハ全体に亘っての意味である。更に、側 壁スペーサ２２の勾配か変動する場合には、引き続く金属形成工程の間に金属の “ストリンガ−（ｓｔｒｉｎｇｅｒ）”かソースおよび／またはドレイン領域の 金属コンタクトから側壁２２に沿ってゲート１４の上部の上に位置するゲートコ ンタクトラインへ延びることができる。この状態はソースおよび／またはドレイ ンからゲートへの電気的短絡を引き起こすことかある。
最後に指摘しておくことは、ｐチャネルデバイスの形成においても同様−な問題 かあるということである。ｐ−およびｐ十打ち込みかそれぞれｎ−およびｎ＋打 ち込みに相当する。しかし、足跡の許容度の変動の効果あるいは結果は、ｐチャ ネルデバイスの場合よりもｎチャネルデバイスの場合の方がより顕著であるよう にみえる。更に、足跡２７の変動は、１．５ミクロン技術を用いたデバイスに適 用された場合の方が、許容度かより厳しくないため、より重大な問題でなくなる ことは理解されよう。
しかし、もっと小さい寸法の技術を用いたデバイス、例えば、０．８．０，５あ るいは０．３５ミクロンデバイスを作製する時には、デバイス要素およびコンタ クトの間隔かより接近してくるため、それらの許容度はより厳しいものとなる。
本発明の半導体デバイスが、１ミクロンより下のサブミクロン技術を用いた半導 体デバイス、より顕著には０．８．０．５、および０３５ミクロンおよびそれよ りも小さい寸法の技術を用いた半導体デバイスの作製のために、従来技術のデバ イスの欠点を補うことを理解されるであろう。更に、サブミクロンの“二重ドー プされた゛ソースおよびドレインのための工程を改善するための技術か提案され たことを理解されるであろう。サブミクロンしＤＤトランジスタのための反転Ｔ 壓ゲート構造を使用したそのような１つの技術が１９８６年のＩＥＥＥＩＥＤＭ の頁７４２−７４５に記載されているファング（）ｌｕａｎｇ）等による“反転 Ｔｆｆｉゲート構造を備えた新しいサブミクロンＬＤＤ　）ランジスタ（Ａ　Ｎ ｏｖｅｌ　ＳｕｂｍｉｃｒｏｎＬＤＤ　Ｔｒａｎｓｉｓｔｏｒ　ｗＨｈ　Ｉｎｖ ｅｒｓｅ　Ｔ−Ｇａｔｅ　５ｔｒｕｃｔｕｒｅ）　″　に述べられている。
第４図を参照すると、好適実施例の半導体デバイス４０か示されている。デバイ ス４０は、典型的にはシリコンを含む基板４１を有するＭＯＳデバイスである。
回路要素の形成を局所化するために、基板４】上にフィールド酸化物領域４２か 形成される。フィールド酸化物領域は第４図において、与えられた回路要素の形 成のためにデバイス４０のエリアを分離しているように示されている。一基板４ １上にゲート４４か形成され、このゲート４４は基板４】から誘電体領域４６に よって分離された多結晶ノリコン領域４５を含んでいる。誘電体領域は典型的に は二酸化シリコン（Ｓｉｎ２）のような酸化物を含んでいる。
ゲート４４の形成の後、デバイス４０全体上に酸化物層４７か取り付けられる。
好適実施例では、酸化物層４７はコンフォーマルに取り付けられた二酸化シリコ ン（ＳｉＯ２）であり、コンフォーマルな形状を得るために、既知の適当なＣＶ Ｄプロセスによって堆積される（コンフォーマルというのは堆積された層が下の 表面形状をそのまま引き継ぐことを意味する）。Ｓｉ　Ｏ２のそのような堆積は 従来技術で良く知られている。ＣＶＤ酸化物層４７は約１００−１０００オング ストロームの範囲内の厚さに堆積される。ＳｉＯ２が望ましいのは、下層ノリコ ンの上の５ｉＯｚによって供給される最小の制御可能な界面電荷状態を供給する ためである。
第５図を参照すると、次にＣＶＤ酸化物層４７の上にＣＶＤでコンフォーマルな 窒化物層４８か堆積される。
窒化物層４８はンランＳｉＨ４とアンモニアＮＨ，の熱分解のようなＣＶＤによ って約１００−１０００オングストロームの厚さに堆積される。このような好適 実施例の窒化物層４８はシリコン窒化物５ｉｓＮａを含んているが、ＳｉＯｘお よびＳｉに対して優れた選択性を有する任意のディスポーザブルな材料を使用す ることもできる。多結晶シリコンを使用することもできるが、以下に続く工程に おいて残存した場合にそれのコンダクタンスのためにあまり望ましくない。
次に、層４７と４８が両方共に選択的にエッチされ、ＦＯＸ領域４２とゲート４ ４との間の基板４１部分か露出される。露出された基板エリアは後にゲート４４ に関するソースおよびドレイン領域を形成する。最初に５ｉＯｚに対する高い選 択性をもって窒化物層４８かエッチされ、次にシリコンと窒化物の両方に対して 高い選択性をもってＳｉＯ２かエッチされる。この技術は停止点検出か可能であ り、また第６図に示された厳密に定義された階段構造を可能にする。これらの両 エッチに関して異方性のドライエッチが用いられる。
酸化物層４７の上に窒化物層４８を形成することにはいくつかの利点かある。窒 化物のエツチングは酸化物のエツチングよりも優れた異方性か得られることの他 に、より均一なエッチサイクルか得られる。更に、窒化物のエッチを用いること によって、ＦＯＸ領域４２はエッチされず、そのため制御された分離（フィール ド反転電圧しきい値）か得られる。第１図の従来技術のデバイスＩＯにおいて、 酸化物層１７の酸化物エッチは、もし酸化物１１１７の厚さに不均一があればＦ ＯＸ領域１２の一部をエッチしてしまうことに注意しなければならない。しかし 、本発明のデバイス４０では、窒化物のエッチが用いられ、従って、より優れた 選択性のためにＦＯＸ領域は少なくとも従来技術のデバイスｌＯでの酸化物エッ チのようにはひどくエッチされることはなく、従って制纒された分離とＨｉｌｌ された金属ライン寄生容量とが得られる。
第６図を参照すると、窒化物エツチングサイクルの後のデバイス４０か示されて いる。窒化物エッチの異方性のために、ゲート４４の側壁に隣接する酸化物４７ の一部はそのまま残る。この側壁スペーサ５２は、最初に形成された層４７と４ ８のコンフォーマルな形状のためと異方性エッチのために窒化物かゲート４４の シャープな側壁の境界上でより厚くなっている事実とのために、窒化物層４８か スペーサ５２に隣接して残存することによって、基板４１に近いヘース部分か幅 広くなっている。
この後、等方性または異方性の窒化物エッチによって窒化物部分５３か選択的に 除去される。
窒化物残存部５３か除去された後、ゲート４４に隣接して残っているのは側壁ス ペーサ５２のみである。初期に下層の酸化物スペーサ５２を保護していた被覆窒 化物５３のために、第７図に示されたような階段状の側壁スペーサ５２か得られ る。
注目すべきことは、酸化物層４７のコンフォーマルな堆積のために、スペーサ５ ２の上部の厚さかスペーサ５２の下部の厚さ５１と本質的に同等であることであ る。
このように、ゲート４４の側壁に隣接するスペーサ５２の厚さはコンフォーマル な酸化物層４７の厚さて決定される。
ある場合には元の酸化物層４７の一部かゲート４４の上表面上に残存するという ことを指摘しておく。その他の場合には、側壁スペーサ５２の上方への広かりは ゲート４４の上表面で構成される面までてあり、従って、ゲート４４の側壁の一 部か露出される。しかし、これらすべての場合に重要な因子は以下に述へるよう に、スペーサ５２に関して本質的に一定の足跡を維持することである。
第７図は１つの酸化物層壁スペーサ５２の足跡５４を示す。足跡５４は、スペー サ５２の表面の（階段構造を構成する）分裂５７によって足跡５５と５６とに分 離され得る。足跡５５は、分裂５７からゲート４４側壁までのスペーサ５２部分 の幅によって決定され、この幅は厚さ５０に等価である。足跡５６は、分裂５７ からスペーサ５２の下部の先端までのスペーサ５２部分の幅によって決定される 。
初期の被覆窒化物層４８と窒化物エッチの選択性とによって、足跡５４、従って 足跡５５および５６の大きさは小さい許容度に保たれる。これらのパラメータは 層４７と４８の厚さに依存し、また上に述べた窒化物エッチ工程に依存する。す なわち、足跡５５の輻は酸化物層４７の堆積の厚さによって決定され、一方足跡 ５６の幅は窒化物層４８の堆積の厚さによって決定される。これら２つの層４７ と４８の厚さの和は、従って全体の足跡５４の幅を決定する。
更に、従来技術のデバイス１０のスペーサ２２の勾配形成は変動する傾向かあり 、それによって足跡２７が変動した。そのような勾配の変動は被覆窒化物エリア ５３か存在しないことによって低減される。下層のスペーサ領域５２は保護され ており、従ってシャープな分布を保ち、足跡５５と５６の小さな変動を保ってい る。
第８図を参照すると、マスク層６０か形成され、そのマスク層６０にはｎ−打ち 込みを行うべき露出領域か含まれている。次に、良く知られた各種の自己整合打 ち込み法の１つを用いてｎ−打ち込みが行われる。ｎ−打ち込みのエネルギーは 、イオンかスペーサ５２の下部５８を貫通して足跡５６に対応する基板の部分に 到達するか、ゲート４４とスペーサ５２の上部５９とを貫通するほどは大きくな い値に選ばれる。
ｎ−打ち込み工程もまたイオンを露出された基板４１中へ打ち込みを行う。そし て、ゲート４４と、ゲート４４に隣接するスペーサ５２の上部５９とかこの打ち 込み工程に自己整合性を与える。ゲート４４の反対側に形成されるｎ−領域６３ の各々は、基板中に、足跡５６として示されたスペーサ５２の下部５８の下側の 基板領域中へ広がって形成される。図面に示されたように、足跡５６下の基板中 へのｎ−打ち込みの深さは露出された基板の打ち込み領域の深さはとは深くない 。
第９図を参照すると、引き続くｎ＋打ち込み工程か示されている。注意すること は、第２図の従来技術のデバイスの場合と異なり、ｎ十打ち込みのために別のマ スクを必要としないということである。ｎ−とｎ＋打ち込みの両方のために同し マスク層を使用することができるということは、本発明のデバイス４０の作製の ためには１つのマスク、そして１回のマスキング工程サイクルしか行う必要がな いということを意味する。第９図に示されたように、ｎ＋イオン打ち込みのため にも同じマスク層６０か使用される。両打ち込みで同しマスキング工程か使用さ れることで工程数か減り、製造におけるコストと収率リスクの低減か図られる。
打ち込みエネルギーのレベルか十分低いものであるため、下部５８はｎ＋イオン かスペーサ下の基板領域へ多少侵入することを妨げるマスクとして働（。基板４ １中のｎ＋のソースおよびドレイン領域６４は足跡５６の端からＦＯＸ領域４２ へ向かって広かる。ｎ＋打ち込み工程の終了によって、“二重ドープされた”ソ ースおよびトレイン領域か得られ、そこてはｎ十領域６４はｎ−領域６３によっ てゲート４４の下のチャネル領域から分離されている。
本発明を実施するにあたって注意すべきことは、ｎ＋領域６４を最初に打ち込ん で、次にそれに続いてｎ−打ち込みを行ってｎ−領域６３を形成することかでき ることである。ある場合には、ｎ十打ち込みを行うことはｎ−分布の制御に寄与 するところがある。これは、打ち込みによって領域の一部か非晶質化し、イオン チャネリング効果を制限するからである。
第１Ｏ図を参照すると、アニーリング工程か示されており、そこでは、ｎ−およ びｎ＋領域６３および６４が基板中に更に拡散され、チャネル領域方向へも拡散 される。足跡５５および５６と共に足跡５４に得られた厳しい許容度のために、 チャネル領域方向へのｎ−およびｎ十領域６３および６４の水平方向の拡散の程 度を正確に制御することかできる。こうして、ｎ−領域６３はゲート４４の側壁 の下側のちょうどの位置まで広がることかできる。このことはターンオン特性を 制御し、同時にソースあるいはトレインとゲートとの間の最小量なり容量を提供 する。すなわち、ｎ−領域６３の境界か足跡エリア５６から足跡エリア５５へと 拡散し、一方ｎ十領域６４の境界はアニーリング工程において足跡エリア５６（ 第７図参照）中へ拡散する。
従来技術に比べて、本発明のデバイス４０ては＠域６３と６４のそれぞれの境界 のチャネル領域に相対的な位置決めかよりシャープに行われるために、デバイス 要素のソース・ドレイン間の間隔やソースとドレインのドーピング分布の厳しい 制御等のシャープな定義が容易に得られる。この進歩した定義は、０．８．０． ５、そして０．３５ミクロン技術のようなサブミクロン技術を用いて作製される デバイスに利用するために形成される要素を提供する。
更に、等価な技術かｎチャネルデバイス中のソースおよびトレイン領域を提供す るためにも使用できるということを理解されるへきである。ｎ−打ち込みの代わ りにｐ−打ち込みか行われる。また、ｎ＋打ち込みの代わりにｐ＋打ち込みか用 いられる。ｎチャネルデバイスの場合と同様に、ｐ−打ち込みとｐ＋打ち込みの いずれかを最初に行うことかできる。酸化物層の厚さ、窒化物層の厚さ、そして 打ち込みのエネルギーを制御することによって、ソースおよびトレインの特性、 分布、そして寸法を厳密に制御することができる。
第１１図から第１６図を参照すると、ソリコン基板上に作製された本発明の相補 型・金属・酸化物・半導体（ＣＭ　ＯＳ　）デバイス７０か示されている。ｐチ ャネルウェル４１ａの形成と、ｐウェル４１ａ中へのｎチャネルウェル４１ｂの 形成については従来技術において既知である。ｐウェル４１ａ中にｎチャネルデ バイス４０ａか作製され、他方ｎウェル４１ｂ中にｎチャネルデバイス４０ｂか 作製される。ＦＯＸ領域４２ａは回路構成の各エリアを互いに分離すると共に、 ｐエリアとｎエリアとを分離している。
第１＋図を参照すると、それぞれｎチャネルおよびｐチャネルのデバイス領域４ １ａと４１ｂの各々の中の基板上にゲート４４ａと４４ｂを形成した後に、既に 第４図から第６図に関して説明したプロセスに従って、各ゲート４４ａと４４ｂ に対して側壁スペーサか形成される。
次に、窒化物残存物５３ａと５３ｂをエッチした後に、第１２図に示されたよう に、打ち込みのためのｎチャネルデバイスエリアを露出したｎ＋／ｎ−マスク層 ６０ａか形成される。ｎ−およびｎ十打ち込みの間、ｎチャネルデバイスエリア は保護されている。ｎ−打ち込みか行われる。この打ち込みは第８図に関連して 説明したプロセスに等価であって、ｐウェル４１ａ中にｎ−領域６３ａか形成さ れる。次に、同じマスク層６０ａを使用して、第９図に関連して既に説明したプ ロセスに従って基板中にｎ十領域６４ａか形成される。こうして、第９図のデバ イス４０に等価なｎチャネルデバイス４０ａがｐウェル４１ａ中に形成される。
次に、第１４図に示されたような、打ち込みのためのｎチャネルデバイスエリア を露出するｐ＋／ｐ−マスク１１６０ｂが形成される。次に、既に述へたプロセ スに従ってｐ−打ち込みか実行される。引き続いて、第１５図に示されたように 、ｐ十打ち込みか行われる。ｎウェル４１ｂ中に作製されたｎチャネルデバイス ４０ｂはそれかｐ−とｐ＋の打ち込みを有するｎチャネルデバイスであることを 除いて、第９図の既に述べたデバイスと等価である。そして、アニーリング工程 の間、ｎ−１ｎ＋、ｐ−１ｐ＋の領域６３ａ、６４ａ、６３ｂ、６４ｂは拡散さ れ、第１０図に関連して述べたような等価なｎチャネルデバイスとｎチャネルデ バイスを提供する。最終の製品は第１６図に示されたＣ　Ｍ　ＯＳデバイス７０ であり、本発明を実施することに従って作製されたｎチャネルデバイスとｎチャ ネルデバイスとを有している。ＣＭＯＳデバイス７０は、０．８．０．５．０． ３５、そして更に小さいミクロン技術のようなサブミクロン技術を用いて作製さ れたものである。ここでも、ｐ−またはｐ＋と同じように、ｎ−またはｎ十打ち 込みのいずれかを最初に実行することができる。
第１７図を参照すると、本発明の別の実施例か示されている。既に述べた本発明 のプロセスに従って、ゲート４４’ｃと側壁スペーサ５２ｃを形成し、側壁スペ ーサ５２Ｃの周りの残存窒化物を除去した後に、露出された基板エリアの各々の 上に多結晶ンリフン層７３が形成される。そのような“持ち上げられた多結晶シ リコン”　（持ち上げられたポリ）層を形成して使用することは良く知られてお り、ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓの１９８４年 １０月号の第ＥＤＬ−５巻、第１０号の頁４００−４０２に発表されたオー（Ｏ ｈ）等による“自己整合された多結晶シリコンのソースおよびトレイン電極を備 えた新しいＭＯ３ＦＥＴ構造（Ａ　Ｎｅｗ　ＭＯＳＦＥＴ　Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｐｏ１ｙｓｉｌｉｃｏｎ　５ｏｕｒｃｅ 　ａｎｄ　ＤｒａｉｎＥｌｅｃｔｒｏｄｅｓ）　”、１９８９年のＩＥＥＥ　［ ＥＤＭの頁３５−３８に発表された山田等による“選択的シリコン成長を用いた ６４メガビットＤＲＡＭ用のスプレッド・ソース／トレイン（Ｓ　Ｓ　Ｄ）　Ｍ ＯＳ　Ｆ　Ｅ　Ｔ　（Ｓｐｒｅａｄ　５ｏｕｒｃｅ／Ｄｒａｉｎ　（ＳＳＤ）　 ＭＯＳＦＥＴ　Ｕｓｉｎｇ　５ｅｌｅｃｔｉｖｅ　５ｉｌｉｃｏｎ　Ｇｒｏｗｔ ｈｆｏｒ　６４Ｍｂｉｔ　ＤＲＡＭｓ）　’に述べられている。
持ち上げられたボリア３の形成の後に、既に述べた本発明の実施による工程に従 ってｎ−およびｎ＋打ち込み６３ｃおよび６４ｃが実行される。アニーリング工 程中に、既に述へたように足（ｆｏｏｔ）領域下のドーピング分布を制御するた めの拡散か発生する。更に、アニーリング工程中に、例えばチタンやコバルトの ようなシリサイドを形成する金属が存在する場合には、持ち上げられたシリコン のサリサイド化か進行する（サリサイド化はソースおよびドレイン上、および／ または自己整合されたゲート領域上での金属シリサイドの形成を意味する）。
最終的な結果が第１８図に示されている。多結晶シリコン層を覆うシリサイド層 は第１８図には示されていないが、そのようなシリサイド層の形成は第２１図に 示されており、それは第１８図に示された多結晶シリコン（持ち上げられたポリ とゲートポリの両方）の上にも容易に形成される。等価な技術でもって、持ち上 げられたポリを採用してｐチャネルデバイスを作製することも容易にできること を理解されるべきである。
スペーサ５２ｃの下部５８ｃ（Ｆｉ段の足の部分）の厚さは多結晶シリコン７３ の厚さに比べて、より薄（も、より厚くも、あるいは等しくも設計可能である。
引き続いて、ベースの基板中と共に、多結晶シリコン７３中にもソース／ドレイ ン領域が形成できる。
第１９図にはＣＭＯＳデバイス７７か示されているか、これはｎチャネルとｐチ ャネルの両デバイス要素６３ｄ、６４ｄ、６３ｅ、６４ｅのソースおよびドレイ ン領域が持ち上げられたボリア３ａを有していることを除いて、第１６図に関連 して説明したＣＭＯＳデバイス７０と等価である。持ち上げられたポリを使用す ることの重要な利点は、打ち込みイオンか、基板中へのドーパントの拡散に先だ って持ち上げられたポリ中へ打ち込みもしくは堆積されるということである。従 って、打ち込みの損傷とドーピングは初期には、実際の単結晶基板中には含まれ ず、主として持ち上げられたポリ中に含まれる。このことはソース／ドレインと 基板との間の容量を減らし、接合の漏れ電流を減らす。細かい結晶粒の多結晶シ リコンの持ち上げられたドレイン中への打ち込みは高速の横方向拡散媒体を提供 し、そのため、マスクとなるゲートを通して単結晶シリコン中へ打ち込みを行う 場合に通常存在するシャドウ効果（ｓｈａｄｏｖｔｉｎｇ　ｅｆｆｅｃｔ）が回 避される。
第２０図を参照すると、持ち上げられた多結晶シリコン７３ｆを用いた別の実施 例か示されている。この実施例では、多結晶シリコン７３ｆはスペーサ５２ｆの 下部（足の部分）よりも厚い。スペーサの下部を持ち上げられたドレインよりも 薄くすることによってｎ−領域を選択的にドープすることか可能となる。言い替 えれば、スペーサ５２ｆと多結晶シリコン７３ｆとの間に凹み６５か形成される 。制御されたエネルギーレベルでもってｎ−打ち込みを実行すれば、本質的に凹 み６５の下の基板中にｎ−Ｉｔ域が形成される。次に低エネルギーで持ち上げら れた多結晶シリコン中へｎ十打ち込みが行われ、そして最後に多結晶シリコン７ ３ｆの下側の基板中と、限られた程度であるが凹み６５の下側の基板中へ拡散が 行われる。こうしてｎ＋領域６４ｆとチャネル領域との間に狭いｎ−ポケット領 域６３ｆが形成される。ここても、ｎ−またはｎ十打ち込みのいずれかを最初に 行うことがてきる。この技術はまたｐチャネルデバイスへも適用できる。結果の 構造は、その後のサリサイド化された金属＠７４を備えた形で第２１図に示され ている。
このように、進歩したソース／トレイン形成のための階段状側壁スペーサについ て説明してきた。従来技術の実施によるものよりもより正確な制御の下で、異な る特性の目的物を備えた各種のドーピング分布か得られることか容易に理解され よう。特定の例について説明してきたか、本発明の範囲からはずれることなく、 その他の技術を組み込むことも容易に可能であることは理解されよう。例えば、 本発明はＢ　ｉ　ＣＭＯ３技術に対しても同様に容易に実施てきる。
要　約　書 コンフォーマルな酸化物層を覆うフンフォーマルな窒化物層の選択的エツチング と、それに続く前記酸化物層のエツチングによって階段状の側壁を有するスペー サか得られ、前記スペーサか打ち込み工程中にソースおよびトレインの位置合わ せに使用される。打ち込まれたｎ−／ｎ＋および／またはｐ−／ｐ＋ｆｌ域の基 板中での広かりは前記スペーサの足跡によって得られる厳しい寸法許容度のため に厳密にｔＩＩ御される。更に、ソース／ドレインの分布も、持ち上げられた多 結晶シリコンおよびその後のサリサイド化された持ち上げられた多結晶シリコン と一緒に使用される。
補止晋Ｃ１）Ｅｊ−ＩＪ（８式又）従山宙（符許法第１８４乗の８）平成　４　 年　９　月　２５Ｅ ′ｌ

Claims (15)

    【特許請求の範囲】
  1. １．基板上に形成されたゲートを有し、ソースおよびドレインが前記ゲート下の チャネル領域に隣接して前記基板中に形成された半導体デバイスを作製するため の方法であって： 前記基板および前記ゲート上ヘコンフォーマルな酸化物層を取り付けること、 前記酸化物層の上ヘコンフォーマルな窒化物層を取り付けること、 前記基板の一部が露出するまで前記窒化物層と前記酸化物層とを選択的に異方性 エッチングすることであって、側壁スペーサを形成する目的で前記ゲートの各側 壁に隣接する前記酸化物の部分を保存して、前記スペーサの各各がその上に残存 する前記窒化物層の一部を有するようにエッチすること、 選択的エッチバックによって前記スペーサの各々の上に残存している前記窒化物 層の前記一部を除去して下層の酸化物スペーサを露出させることであって、前記 酸化物スペーサの各々が、第１の幅を有する上部と、第２の幅を存し部分的に前 記上部の下になっているベース部分とを有することによって階段状の形状を構成 するように、窒化物を除去すること、 前記第１の幅が前記酸化物層の厚さにほぼ等しく、前記第２の幅が前記酸化物層 と前記窒化物層の厚さの和にほぼ等しくなっており、 前記露出された基板の上に持ち上げられた多結晶シリコン層を形成すること、 第１のエネルギーレベルで第１のイオンを打ち込むことであって、前記第１のイ オンが前記持ち上げられた多結晶シリコン層中へ打ち込まれ、また、前記持ち上 げられた多結晶シリコン層の下と前記酸化物スペーサの下部階段部分の下の基板 中へ打ち込まれて、前記基板中に第１のドープ領域が形成されるように第１のイ オンを打ち込むこと、 前記第１のエネルギーレベルよりも低いエネルギーレベルである第２のエネルギ ーレベルで第２のイオンを打ち込むことであって、前記第２のイオンが本質的に 前記持ち上げられた多結晶シリコン層中へ打ち込まれ、また前記酸化物スペーサ 中へ打ち込まれて、前記持ち上げられた多結晶シリコン層の下の前記基板中に第 ２のドープ領域を形成するように第２のイオンを打ち込むこと、前記スペーサの 寸法許容度が、二重ドープされたソースおよびドレインを形成する低濃度にドー プされた領域と高濃度にドープされた領域の正確な位置決めを提供するものであ り、 前記打ち込まれたソースおよびドレインをアニーリングすることであって、前記 ソースおよびドレインが前記基板中へ更に拡散するが、前記ソースおよびドレイ ンが前記ゲートの下の前記チャネル領域中へは本質的に広がらないようにアニー リングすること、 の工程を含む方法。
  2. ２．請求項１記載の方法であって、前記第１のドープ領域がｎ−打ち込みによっ て得られるｎ−領域であり、前記第２のドープ領域がｎ＋打ち込みによって得ら れるｎ＋領域である方法。
  3. ３．請求項２記載の方法であって、前記ｎ＋領域を形成するために前記第２のイ オンを打ち込む前記工程が前記ｎ−領域を形成するために前記第１のイオンを打 ち込む前記工程に先だって実行される方法。
  4. ４．請求項１記載の方法であって、前記第１のドープ領域がｐ−打ち込みによっ て得られるｐ−領域であり、前記第２のドープ領域がｐ＋打ち込みによって得ら れるｐ＋領域である方法。
  5. ５．請求項４記載の方法であって、前記ｐ＋領域を形成するために前記第２のイ オンを打ち込む前記工程が前記ｐ−領域を形成するために前記第１のイオンを打 ち込む前記工程に先だって実行される方法。
  6. ６．基板上に形成されたｎチャネルデバイスとｐチャネんデバイスとを有し、前 記ｎチャネルおよびｐチャネルデバイスの各々が前記基板上にそれぞれ形成され たゲートを有し、ソースおよびドレインが前記ゲートの各々の下のチャネル領域 に隣接して前記基板中に形成された、相補型・金属・酸化物・半導体（ＣＭＯＳ ）集積回路を作製するための方法であって： 前記基板および前記ゲート上ヘコンフォーマルな酸化物層を取り付けること、 前記酸化物層の上ヘコンフォーマルな窒化物層を取り付けること、 前記窒化物層を選択的に異方性エッチすること、前記基板の一部が露出するまで 前記窒化物層を選択的に異方性エッチすることであって、側壁スペーサを形成す る目的で、前記ゲートの各側壁に隣接する前記酸化物の部分を保存して、前記ス ペーサの各々がその上に残存する前記窒化物層の一部を有するように酸化物層を エッチすること、 選択的エッチバックによって前記スペーサの各々の上に残存している前記窒化物 層の前記一部を除去して下層の酸化物スペーサを露出させることであって、前記 酸化物スペーサの各々が、第１の幅を有する上部と、第２の幅を有し部分的に前 記上部の下になっているベース部分とを有することによって階段状の形状を構成 するように、窒化物を除去すること、 前記第１の幅が前記酸化物層の厚さにほぼ等しく、前記第２の幅が前記酸化物層 と前記窒化物層の厚さの和にほぼ等しくなっており、 前記露出された基板上に持ち上げられた多結晶シリコン層を形成すること、 第１のエネルギーレベルでｎ−イオンを打ち込むことであって、前記ｎ−イオン が前記持ち上げられた多結晶シリコン層中へ打ち込まれ、また、前記持ち上げら れた多結晶シリコン層の下と前記ｎチャネルデバイスの前記酸化物スペーサの下 部階段部分の下の基板中へ打ち込まれて、前記基板中にｎ−のドープ領域が形成 されるようにｎ−イオンを打ち込むこと、 前記第１のエネルギーレベルよりも低いエネルギーレベルである第２のエネルギ ーしベルでｎ＋イオンを打ち込むことであって、前記ｎ＋イオンが本質的に前記 持ち上げられた多結晶シリコン層中へ打ち込まれ、また前記酸化物スペーサ中へ 打ち込まれて、前記ｎチャネルデバイスの前記持ち上げられた多結晶シリコン層 の下の前記基板中にｎ＋のドープ領域が形成されるが、前記ｎ＋イオンは前記ｎ チャネルゲートに隣接する前記酸化物スペーサの各々の前記ベース部分によって は本質的に阻止されるように、ｎ＋イオンを打ち込むこと、第３のエネルギーレ ベルでｐ−イオンを打ち込むことてあって、前記ｐ−イオンが前記持ち上げられ た多結晶シリコン層中へ打ち込まれ、また、前記持ち上げられた多結晶シリコン 層の下と前記ｐチャネルデバイスの前記酸化物スペーサの下部階段部分の基板中 へ打ち込まれて、前記基板中にｐ−のドープ領域が形成されるようにｐ−イオン を打ち込むこと、 前記第３のエネルギーレベルよりも低いエネルギーレベルである第４のエネルギ ーレベルでｐ＋イオンを打ち込むことであって、前記ｐ＋イオンが本質的に前記 持ち上げられた多結晶シリコン層中へ打ち込まれ、また前記酸化物スペーサ中へ 打ち込まれて、前記ｐチャネルデバイスの前記持ち上げられた多結晶シリコン層 の下の前記基板中にｐ＋のドープ領域が形成されるが、前記ｐ＋イオンは前記ｐ チャネルゲートに隣接する前記酸化物スペーサの各々の前記ベース部分によって は本質的に阻止されるように、ｐ＋イオンを打ち込むこと、前記スペーサの寸法 許容度が、前記ｎチャネルおよびｐチャネルデバイスのそれぞれに関する二重ド ープされたソースおよびドレインを形成する前記ドープされた領域の正確な位置 決めを提供するものであり、前記打ち込まれたソースおよびドレインをアニーリ ングすることであって、前記ソースおよびドレインが前記基板中へ拡散するが、 前記ソースおよびドレインがそれぞれのゲートの下の前記チャネル領域中へは本 質的に広がらないようにアニーリングすること、の工程を含む方法。
  7. ７．請求項６記載の方法であって、前記ｎ＋のドープされた領域を形成するため に前記ｎ＋イオンを打ち込む前記工程が前記ｎ−のドープされた領域を形成する ためにｎ−イオンを打ち込む前記工程に先だって実行される方法。
  8. ８．請求項７記載の方法であって、前記ｐ＋のドープされた領域を形成するため に前記ｐ＋イオンを打ち込む前記工程が前記ｐ−のドープされた領域を形成する ためにｐ−イオンを打ち込む前記工程に先だって実行される方法。
  9. ９．請求項６の方法であって、前記酸化物層の厚さが約１００−１０００オング ストロームであり、前記窒化物層の厚さが約１００−１０００オングストローム である方法。
  10. １０．半導体基板上に作製された集積回路装置であって、前記基板上に形成され た絶縁ゲートを有し、前記ゲートの下側にチャネル領域を有し、前記ゲートの側 壁に隣接して形成された酸化物スペーサを含むことによってサブミクロンの寸法 の許容度を提供することを特長とし、前記酸化物スペーサの形成の工程が、１０ ０−１０００オングストロームの範囲内の厚さを有する酸化物層の堆積と、それ に続く１００−１０００オングストロームの範囲内の厚さを有する窒化物層の堆 積と、前記窒化物層および前記酸化物層を選択的に異方性エッチして、前記基板 の一部を露出させるが前記ゲートの各側壁に隣接する前記酸化物層の部分を残す ようなエッチングと、前記窒化物層の選択的エッチの後に前記スペーサ上に残存 している前記窒化物層の一部を除去することであって、それによって前記スペー サの各々が第１の幅を有する上部と、第２の幅を有するベース部分とを有し、前 記第１の幅が前記酸化物層の厚さにほぼ等しく、前記第２の幅が前記酸化物層と 窒化物層の厚さの和にほぼ等しいように除去すること、とによって実行され；前 記露出された基板上に持ち上げられた多結晶シリコン層が形成され、前記チャネ ル領域に隣接して前記基板中に二重ドープされたソースおよびドレイン領域が形 成され、ここにおいて第１のエネルギーレベルで第１のイオンが打ち込まれ、前 記第１のイオンは前記多結晶シリコン層の下にあって一部が前記スペーサの前記 ベースの部分の下にある前記基板の部分を含む前記ソースおよびドレイン領域中 へ打ち込まれ；またここにおいて、前記第１のエネルギーレベルよりも低いエネ ルギーレベルである第２のエネルギーレベルで第２のイオンが打ち込まれ、ここ において、前記第２のイオンは前記スペーサの前記ベース部分によって本質的に 阻止され、以降の前記ソースおよびドレイン領域のアニーリングによって前記ド ープされた領域が前記基板中へ拡散されるが、前記第２のドープされた領域は前 記チャネル領域から前記第１のドープされた領域によって分離されている、集積 回路装置。
  11. １１．基板上に形成されたゲートを有し、ソースおよびドレイン領域が前記ゲー ト下のチャネル領域に隣接して前記基板中に形成されたサブミクロン寸法の半導 体デバイスを作製するための方法であって：前記基板および前記ゲート上へ１０ ０−１０００オングストロームの範囲内の厚さを有するコンフォーマルな酸化物 層を取り付けること、 前記酸化物層の上へ１００−１０００オングストロームの範囲内の厚さを有する コンフォーマルな窒化物層を取り付けること、 前記基板の一部が露出するまで前記窒化物層と前記酸化物層とを選択的に異方性 エッチすることであって、側壁スペーサを形成する目的で前記ゲートの各側壁に 隣接する前記酸化物の部分を保存して、前記スペーサの各々がその上に残存する 前記窒化物層の一部を有するようにエッチすること、 選択的エッチバックによって前記スペーサの各々の上に残存している前記窒化物 層の前記一部を除去して下層の酸化物スペーサを露出させることであって、前記 酸化物スペーサの各々が、第１の幅を有する上部と、第２の幅を有し部分的に前 記上部の下になっているベース部分とを有することによって階段状の形状を構成 するように、窒化物を除去すること、 前記第１の幅が前記酸化物層の厚さによって決定され、前記第２の幅が前記酸化 物層と前記窒化物層の厚さの和によって決定され、 前記露出された基板上に持ち上げられた多結晶シリコン層を形成することであっ て、前記多結晶シリコン層が少なくとも前記コンフォーマルな酸化物層の厚さを 有するように形成すること、 第１のエネルギーレベルで第１のイオンを打ち込むことであって、前記第１のイ オンが少なくとも前記酸化物スペーサの下部階段部分の下の基板中へ打ち込まれ て前記基板中に第１のドープ領域が形成されるように第１のイオンを打ち込むこ と、 本質的に前記持ち上げられた多結晶シリコン層と前記酸化物スペーサ中へ第２の エネルギーレベルで第２のイオンを打ち込んで、前記基板中に第２のドープ領域 を形成すること、 前記スペーサの寸法許容度が、前記サブミクロン寸法の半導体デバイスのための 二量ドープされたソースおよびドレインを形成する前記ドープされた領域の正確 な位置決めを提供するものであり、 前記打ち込まれたソースおよびドレインをアニーリンフすることであって、前記 ソースおよびドレインが前記基板中へ更に拡散するが、前記ソースおよびドレイ ンが前記ゲートの下の前記チャネル領域中へは本質的に広がらず、前記ソースお よびドレインの各々が前記第２のドープ領域を前記ゲートの下側の前記チャネル から分離している前記第１のドープ領域を有するようにアニーリングすること、 の工程を含む方法。
  12. １２．請求項１１記載の方法であって、前記第１のドープ領域がｎ−打ち込みに よって得られるｎ−領域であり、前記第２のドープ領域がｎ＋打ち込みによって 得られるｎ＋領域である方法。
  13. １３．請求項１２記載の方法であって、前記ｎ＋領域を形成するために前記第２ のイオンを打ち込む前記工程が前記ｎ−領域を形成するために前記第１のイオン を打ち込む前記工程に先だって実行される方法。
  14. １４．請求項１１記載の方法であって、前記第１のドープ領域がｐ−打ち込みに よって得られるｐ−領域であり、前記第２のドープ領域がｐ＋打ち込みによって 得られるｐ＋領域である方法。
  15. １５．請求項１４記載の方法であって、前記ｐ＋領域を形成するために前記第２ のイオンを打ち込む前記工程が前記ｐ−領域を形成するために前記第１のイオン を打ち込む前記工程に先だって実行される方法。
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