KR100279102B1 - 분리홈을구비한반도체장치 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는 수평 방향으로 놓이고 채널 스톱퍼로 작용하는 매입 확산층(14)과, 소자 영역을 분리하기 위해 홈(17)의 저부에서 매입 확산층(14)과 접촉하는 복수의 홈(17)을 구비한다. 채널 스톱퍼(14)는 이 채널 스톱퍼(14)와 MOSFETs이 작동하는 동안 형성된 소모층(40)이 중첩되는 것을 피할 수 있도록 충분한 깊이를 가진다.

Description

분리홈을 구비한 반도체 장치
본 발명은 서로로부터 셀 영역을 분리하기 위한 분리홈(isolation trench)을 구비한 반도체 장치에 관한 것이며, 특히, MOSFETs의 서브-트레숄드 특성의 저하(degradation)를 방지하면서 더욱 미세한 MOSFETs을 제조하기 위한 기술에 관한 것이다. 또한, 본 발명은 반도체 장치를 제조하기 위한 방법에 관한 것이다.
실리콘 기판 상에 형성된 MOSFETs를 내부에 구비한 종래 반도체 장치에 있어서, MOSFETs은 필드 산화막(field oxide film) 또는 LOCOS(Local Oxidation of Silicon)막에 의해서 분리된다. LOCOS막의 저부 아래와 LOCOS막의 저부 상에는 확산 영역이 통상적으로 실리콘 기판과 동일한 도전율 타입과 LOCOS막 아래의 기생 채널(parasitic channel)의 형성을 방지하기 위해 상기 도전율 보다 높은 도전율을 갖는 채널 스톱퍼로서 제공된다.
MOSFETs에 대한 미세화가 적극적으로 진행됨에 따라, LOCOS막은 더욱 미세한 MOSFETs 사이에 충분한 분리 상태를 제공할 수 없으며, 또한 채널 스톱퍼가 기판에서 효과적인 깊은 분리 상태를 제공할 수 없기 때문에, LOCOS 기술과 다른 분리 기술을 요구하게 되었다.
특허 공보 J-A-4-354148 호에는 반도체 기판의 전면에 형성된 전체 실리콘 산화막을 통해서 이온 이식하여 채널 스톱퍼를 형성하고, 그 후 채널 스톱퍼에 의해 이격된 셀 영역(또는 소자 영역)에서 실리콘 산화막을 선택적으로 제거하는 분리 기술이 공지되어 있다. 그러나, 이 제안된 기술은 채널 스톱퍼를 깊은 위치에 형성할 수 없기 때문에, 측벽을 부가적으로 형성할 필요가 있거나 또는 펀치 미스(punch-through failure)가 발생할 수 있다.
공지된 다른 분리 기술은 홈(trench)을 사용한다. 홈은 충분한 깊이를 가진다면 MOSFETs에 대해서 충분한 소자 분리 상태를 제공할 수 있다. 그러나, 홈을 충분히 깊게 만들면 MOSFETs의 제조 과정에서 작업 처리량을 감소시키기 때문에, 채널 스톱퍼는 통상적으로 기생 채널을 방지하기 위해 얕은 저부 밑에 또는 이 저부 상에 제공되며, LOCOS막의 경우에도 마찬가지로 홈의 저부에 채널 스톱퍼 영역을 형성할 필요가 있다.
특허 공보 JP-A-57-23240 호에는 분리를 위해 복수의 홈을 형성하는 공정과, 홈을 포함하는 전면에 걸쳐 두꺼운 절연막을 증착하는 공정과, 홈 내부에만 절연막이 잔존하도록 상기 절연막을 에칭백(etching-back)하는 공정에 의해서 분리 영역을 형성하는 홈 분리 기술이 기재되어 있다. 제안된 기술에서, 채널 스톱퍼는 절연막을 증착하기 전에 저부를 통해서 이온 이식으로 홈의 저부 밑에 형성된다.
특허 공보 JP-A-2-119137 호에는, 새 부리 형태부가 없는 평평한 표면을 갖는 필드 산화막을 사용하는 분리 기술이 기재되어 있다. 이 분리 기술은 서로로부터 소자 영역을 분리시키기 위해 복수의 홈을 형성하는 공정과, 선택적인 이온 이식에 의해서 각 홈의 저부 밑에 채널 스톱퍼를 형성하는 공정과, 상기 홈을 필드 산화막으로 작용하는 실리콘 산화막으로 충진시키기 위해 상기 홈을 선택적으로 산화시키는 공정에 의해서 분리 영역을 제공한다.
도 1a 내지 도 1f는 상기 기술된 바와 같이, nMOSFETs에 대한 소자 영역을 분리시키기 위해 관련 채널 스톱퍼를 갖는 종래 홈을 제조하는 공정을 연속으로 도시한다.
레지스트 패턴(52)은 도 1a에 도시된 바와 같이, 먼저 반도체 기판의 표면 부분을 노출시키기 위해 p형 실리콘 기판(51) 상에 레지스트 패턴(52)이 형성된다. 그때, 홈(53)은 도 1b에 도시된 바와 같이, 레지스트 패턴(52)을 마스크로 사용함으로써 선택적인 이온 에칭으로 기판(51)의 표면 부분에 형성되고, 그 후, 도 1c에 도시된 바와 같이, 홈(53)의 저부 밑과 저부 상에 P형 채널 스톱퍼(54)를 형성하기 위해 레지스트 패턴(52)를 마스크로 사용함으로써 선택적으로 이온 이식한다.
다음, 도 1d에 도시된 바와 같이, 레지스트 패턴(52)을 제거하고 전면에 걸쳐 화학 증기 증착(CVD)으로 두꺼운 실리콘 산화막(55)을 증착시킨 후, 에칭백함으로써 상부 실리콘면을 노출시키고 홈에 실리콘 산화막(55)을 잔존시킨다. 노출된 실리콘면은 도 1e에 도시된 바와 같이, 홈의 실리콘 산화막(55)으로 평탄하게 된다. 그후, 게이트 산화막(57)과 게이트 전극(58) 및 n+형 소스/드레인 영역(60)을 갖는 nMOSFET는 각 분리 영역에 형성되고, 그 후 도 1f에 도시된 바와 같이, 층간 절연막(62) 및 알루미늄 전극(63)이 형성된다.
상기 기술된 바와 같이, 종래 반도체 장치에 있어서 홈의 저부에서 이온 이식하는 것이 어렵기 때문에 작은 폭을 갖는 홈 밑에 충분한 불순물 농도를 갖는 효과적인 채널 스톱퍼를 형성하기가 어렵다.
또한, 더욱 작은 폭을 갖는 홈은 홈의 저부 외에 홈의 측벽에서 불필요하게 이온 이식하는 경향이 있으며, 이 결과로 소스/드레인 영역에 인접하면서 이온이 주입된 측벽 영역은 채널 스톱퍼로 작용하여 MOSFET의 서브-트레숄드 특성을 저하시킨다.
또한, 홈 자체의 복잡한 형상으로 인하여 홈의 이온 이식을 시뮬레이션하여 이온 이식을 평가하기가 어렵다.
본 발명의 목적은 실제로 MOSFETs의 서브-트레숄드 특성을 저하시키지 않고 반도체 장치에 있는 더욱 미세한 MOSFETs 사이에서 효과적인 분리영역을 제공하는 것이다.
본 발명은 제 1 도전형 반도체 기판과, 이 반도체 기판에서 수평 방향으로 놓여지고 반도체 기판의 불순물 농도 보다 높은 제 1 불순물 농도를 갖는 제 1 도전형 매입 확산층과, 상기 반도체 기판의 표면 영역을 복수의 소자 영역으로 분리하기 위한 복수의 분리홈을 포함하는 반도체 장치를 제공하며, 상기 각 분리홈은 반도체 기판의 제 1 면의 개방부와 매입 확산층과 또는 매입 확산층 밑에서 접촉하는 저부를 구비한다.
본 발명의 반도체 장치에 따라서, 수평 매입층은 매입 확산층과 또는 매입 확산층 밑에서 접촉하는 저부를 갖는 분리홈과 연합하여 소자 영역을 서로로부터 효과적으로 분리시킨다. 또한, 매입 확산층은 MOSFET의 서브-트레숄드 특성에 영향을 미치지 않고 실질적으로 증착될 수 있다. 또한, 매입 확산층의 형성을 위한 이온 이식은 매입 확산층의 표면과 기판 사이의 균일한 간격으로 인하여 정확한 가속에너지를 실행될 수 있으며 그것을 시뮬레이션으로 효과적으로 측정할 수 있다.
본 발명에 있어서, 매입 확산층의 깊이는 매입 확산층이 각 소자 영역에 형성된 MOSFET의 서브-트레숄드 특성에 영향을 미치지 않도록 결정되어야 한다. 또한, 매입 확산층은 매입 확산층이 채널 스톱퍼로 작용하는, 즉, 각 소자 영역에 형성된 MOSFET이 정상적으로 작동하는 동안 매입 확산층과 홈 사이의 공유 영역에서 도전율이 반전(inversion)되지 않는 불순물 농도를 가져야 한다.
본 발명의 상기 및 다른 목적, 형태 및 장점들은 첨부된 도면과 연관된 하기 기술에서 명백해질 것이다.
도 1a 내지 도 1f는 종래 반도체 장치의 제조 공정을 도시한 횡단면도.
도 2a 내지 도 2o는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 횡단면도.
도 3은 횡좌표 상에 플롯된 채널 영역의 붕소 농도에 대해 세로좌표 상에 플롯된 내압 및 서브-트레숄드 계수를 도시한 그래프.
도 4a와 도 4b는 붕소 농도에 따른 MOSFETs의 소모층과 채널 스톱퍼 사이의 관계를 도시한 MOSFETs의 횡단면도.
도 5는 채널 스톱퍼의 깊이에 대해 플롯된 서브-트레숄드 계수를 도시한 그래프.
도 6a와 도 6b는 채널 스톱퍼의 깊이에 대해 MOSFETs의 소모층과 채널 스톱퍼 사이의 관계를 도시한 MOSFETs의 횡단면도.
도 7은 가속 에너지에 대해 플롯된 주입 이온의 피크 깊이를 도시한 그래프.
도 8은 기판 표면으로부터 측정된 깊이에 대해 플롯된 실제 붕소 농도 프로파일을 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명*
11 : 기판 14 : 확산층
15 : 실리콘 산화막 17 : 홈
18 : 실리콘 질화막 22 : 전극
40 : 소모층
본 발명은 첨부된 도면을 참고로 더욱 상세히 기술될 것이다.
도 2a 내지 도 2o는 매입 확산층이 소자 영역 밑에 놓이며, 이 소자 영역은 각 소자 영역에서 한 MOSFET을 수용하기 위한 분리홈에 의해서 서로 분리되는 본 발명의 한 실시예를 도시한다. 이 실시예에서, 홈의 저부는 반도체 기판의 수평 방향으로 놓이는 매입 확산층과 접촉한다. 본 발명에 따른 반도체 장치의 상세한 구조는 그 제조 공정과 함께 기술될 것이다.
도 2a에는, 전체 붕소 이온(13)이 실리콘 기판(11) 상에 형성된 얇은 산화막(12)을 통해서 P형 실리콘 기판(11)으로 이온을 이식함으로써 주입되는 제 1 공정이 도시되어 있다. 이온 이식은 수평 방향으로 놓이고 하부 채널 스톱퍼로 작용하기 위해 실리콘 기판(11) 내에 바람직한 레벨에 위치한 P-형 매입 확산층(14)을 제공한다. 이온 이식에서 붕소 이온의 가속 에너지는 차후 MOSFETs의 서브-트레숄드 특성에 영향을 미치지 않기 위해 조절되어서 P-형 매입 확산층(14)의 레벨을 제어한다. 그후, 실리콘 산화막(12)은 도 2b에 도시된 바와 같이, 제거된다.
결과적으로, 얇은 절연막(15)이 실리콘 기판(11)의 전면 상에 형성되고, 그후 도 2c에 도시된 바와 같이. 포토리소그래피 기술을 사용하여 그 위에 포토레지스트 패턴(16)이 형성된다. 다른 실시예에 있어서. 실리콘 산화막(15)은 이전 공정에서 제거되지 않은 실리콘 산화막(12)과 동일할 수 있다.
실리콘 산화막(15)은 분리 영역에서 실리콘 산화막(15)의 일부를 제거하기 위해 포토레지스트 패턴(16)을 마스크로 사용함으로써 선택적으로 에칭되고, 그후 잔여 포토레지스트 패턴을 제거한다. 예를 들어, 도 2d에 도시된 바와 같이 기판(11)에 복수의 홈을 형성하기 위해 실리콘 산화막(15)을 마스크로 사용함으로써 실리콘 기판(11)의 표면 부분에 이방성 에칭이 실행된다. 홈(17)은 격자가 MOSFET을 각각 수용하기 위해 소자 영역의 어레이를 제한하는 기판의 전면에 걸쳐 형성된 격자 형태를 가진다. 홈(17)을 형성하기 위한 에칭 조건은 홈의 저부가 P-형 매입 확산층(14)에 이르도록, 다시 말해서, 상기 저부가 P-형 매입 확산층(14)이 채널 스톱퍼로 효과적으로 작용할 수 있는 특정 레벨을 갖는 깊이에 도달하도록 선택되어야 한다. 홈(17)이 형성된 후, 실리콘 산화막(15)의 표면과 홈(17)의 측면 및 저면을 포함하는 전면 상에, 예를 들어, CVD 기술을 적용하고 그후 도 2e에 도시된 바와 같이, 두꺼운 다결정성 실리콘(폴리실리콘)막(19)을 증착시켜서 얇은 실리콘 질화막(18)을 형성한다. 실리콘 질화막(18)은 실리콘 질화막(18)이 차후 MOSFETs를 분리시키기 위해 절연막으로 작용하기 때문에 홈(17) 내에 특히 핀홀을 갖지 않는다.
폴리실리콘막(19)은 그때 홈(17) 내부가 아닌 실리콘 질화막(18)을 노출시키기 위해 에칭백됨으로써, 폴리실리콘막(19)을 홈(17)에 잔존시킨다. 폴리실리콘막(19)이 에칭백 이후에 실리콘 질화막(18)의 저면과 평탄하게 되도록, 에칭백이 제어된다. 그때, 열산화가 실행되어 홈에 있는 폴리실리콘막(19)의 표면 영역이 산화됨으로써, 도 2g에 도시된 바와 같이, 폴리실리콘막(19)의 상부 위에 실리콘 산화막(20)이 형성된다. 그후, 실리콘 질화막(18)은 상부면으로부터 에칭함으로써 제거되고 그 다음 홈(17) 내부가 아닌 p형 실리콘 기판(11)의 상부면을 노출시키기 위해 실리콘 산화막(15)을 제거한다.
결과적으로, 게이트 산화막(21)이 실리콘 기판(11)의 열 산화막(20)과 노출 부분을 포함하는 전면 상에 형성되고, 그 후 도 2i에 도시된 바와 같이, 그위에 폴리실리콘막(22)이 증착된다. 그때, 폴리실리콘막(22)이 각 MOSFETs에 대해 게이트 전극(22a)을 잔존시키기 위해 포토레지스트 패턴(23)을 사용하여 선택적으로 에칭된다.
결과적으로, 도 2j에 도시된 바와 같이, 기판(11)의 표면 영역에 n-형의 가볍게 도포된 드레인(LDD) 영역(25)을 형성하기 위해 게이트 전극(22)을 마스크로 사용함으로써 이온 이식으로 인 이온(24)이 주입된다. 그후, 도 2k에 도시된 바와 같이, 전면 상에 실리콘 산화막(26)이 증착되고, 그후 도 2l에 도시된 바와 같이, 게이트 전극(22a)의 측벽 상에 측벽막(26a)을 잔존시키기 위해 상기 산화막(26)을 에칭백한다.
결과적으로, 전면 상에 얇은 산화막(27)이 형성된 후, 도 2m에 도시된 바와 같이, 게이트 전극(22a)과 측벽막(26a)을 얇은 산화막(27)을 통한 마스크로 사용함으로써 이온 이식에 의해서 n+형 소스/드레인 영역(29)을 형성하기 위해 실리콘 기판(11)에 비소 이온(28)을 주입한다. 그때, 전면 상에 층간 유전성막(30)이 형성되고 그후 도 2n에 도시된 바와 같이, 포토레지스트 패턴(31)을 형성한다. 그후, 포토레지스트 패턴(31)을 마스크로 사용함으로써 선택적인 에칭에 의해서 층간 유전성막(30)에 관통홀을 형성하고 그후 도 2o에 도시된 바와 같이, 알루미늄 또는 폴리실리콘으로 제조되고 소스/드레인 영역과 저항 접촉하는 전극(32)을 갖는 상호 연결 패턴을 증착한다.
상기 실시예에 있어서, 절연층(15)은 P-형 확산층(14)에서 붕소 이온을 활성화하고 확산시키는 실리콘을 열산화시켜 형성된다. 열산화를 위한 조건은 홈(17)의 저부에서의 붕소 농도가 동반되는 열확산으로 인한 홈과 매입 확산층 사이의 공유 영역에서 차후 MOSFET이 작동하는 동안 도전성 타입의 반전을 일으키지 않는 것이다.
절연막(15)이 형성되는 동안 열산화가 실행되지 않으면, 붕소 이온의 활성화 및 확산을 위해서 산화막(20)의 형성을 위한 열산화가 사용된다. n-형 확산층(25)과 n+형 확산층(29)의 활성화는 비록 상기 기술에서 상세히 설명되지 않았지만 통상적으로 실행된다.
채널 스톱퍼로 작용하는 P-형 확산층(14)은 상기 기술된 바와 같이, 실리콘 기판(11)의 특정 레벨에서 최고 불순물 농도를 발생시키는 이온 이식에 의해 형성된다. 붕소 농도는 P-형 확산층(14)의 중심에서 거의 피크 농도를 갖는 기판(11)의 깊이를 따라 프로파일을 가진다. 피크에서의 더욱 높은 붕소 농도는 프로파일의 가장자리부 또는 주변부에서 더욱 높은 농도를 제공한다. 만약, 피크 농도가 지나치게 높은 농도를 가진다면, 프로파일 주변부에서 지나치게 높은 농도를 초래할 것이며, 이것은 MOSFETs의 채널 영역이 서브-트레숄드 계수를 상승시키고 MOSFETs의 서브-트레숄드 특성을 저하시킨다.
도 3은 피크 농도가 일정하면서 서브-트레숄드와 인접한 MOSFETs 사이의 내압에 대한 최적의 붕소 농도를 도시한 그래프이다. 높은 붕소 농도는 점선으로 표시한 바와 같이, 인접한 MOSFETs 사이에서 내압을 발생시킨다. 트레숄드 보다 높은 붕소 농도는 실선으로 도시한 바와 같이, 서브-트레숄드 계수를 현저하게 증가시키지만, 트레숄드 보다 낮은 붕소 농도는 서브-트레숄드 계수를 일정하게 유지시킨다. 이점에서, 최적의 붕소 농도는 최소 내압 보다 높은 바람직한 내압을 제공하고 트레숄드 밑에 있는 범위 "A" 내에 있다. 도 4a와 도 4b는 P-형 확산층(14)의 각각의 적당한 붕소 농도 및 바람직하지 못한 붕소 농도의 경우에서 작동하는 동안 MOSFETs의 소모층 및 P-형 확산층(14)을 도시한다. 도 4a 및 도 4b의 점선 사이에서 도시된 P-형 확산층(14)의 빗금친 영역(hatched region)은 MOSFETs의 서브-트레숄드 특성을 저하시킬 수 있는 붕소 농도를 가진다. 도 4a의 빗금친 영역은 소모층(40)으로부터 이격되게 존재하며 이것은 MOSFETs의 서브-트레숄드 특성을 저하시키지 않는다. 홈의 저부는 인접한 MOSFETs 사이에서 충분한 내압을 얻기 위해 채널 스톱퍼로 작용하기에 충분히 높은 붕소 농도의 깊이까지 도달한다. 본원에서 사용된 "홈의 저부"의 용어는 홈의 가장 깊은 부분을 의미한다.
도 4b의 빗금친 영역은 소모층(40)을 덮으며 이것은 지나치게 높은 붕소 농도에 의해 유발된다. 소모층(40)을 덮는 빗금친 영역은 MOSFETs의 서브-트레숄드 특성을 저하시킨다.
도 5는 P-형 확산층(14)에 의해 실행된 채널 스톱퍼의 깊이(d)에 대해 플롯된 서브-트레숄드 계수를 도시한다. 도 5에 도시된 깊이 범위는 붕소 이온의 적량을 일정하게 유지하면서 붕소 이온의 가속 에너지를 변화시킴으로써 얻어질 수 있다. 트레숄드 보다 높은 깊이는 서브-트레숄드 계수에 영향을 미치지 않지만, 트레숄드 밑에 있는 범위의 작은 깊이는 서브-트레숄드 계수를 현저하게 상승시킨다. 본원에서 사용된 "깊이(d)"는 도 6a와 도 6b에서 도시되고, 상기 깊이(d)는 붕소 농도가 트레숄드 보다 높은 빗금친 영역의 경계면과 기판 표면 사이에서 측정된다. 낮은 가속 에너지로 인한 작은 깊이는 차후 MOSFET의 서브-트레숄드 특성을 저하시키고 소모층(40)과 빗금친 영역 사이에서 적어도 부분적인 중첩부를 발생시키지만, 더욱 큰 가속 에너지로 인한 큰 깊이는 도 6a의 소모층(40)과 빗금친 영역 사이의 충분한 간격을 제공한다.
도 7은 붕소 이온의 가속 에너지(keV)에 대해 P형 실리콘 기판에서 피크 붕소 농도의 깊이(피크 깊이:μm)의 시뮬레이션의 결과를 도시한다. 도면에서 이해되는 바와 같이, 바람직한 깊이는 특정 가속 에너지를 선택함으로써 실질적으로 얻어질 수 있다.
도 8은 시뮬레이션에 의해 얻어진 붕소 이온 분포의 프로파일의 실시 보기를 도시하며, 상기 보기에서 붕소 이온은 100keV의 가속 에너지에서 1×1013cm-2의 적량으로 P형 실리콘 기판에 주입된다. P형 실리콘 기판은 이온 이식전에 1×1015cm-3의 농도에서 붕소 이온으로 최초로 도포된다. 이 보기에서, 피크 깊이는 6×1017cm-3의 피크 농도에서 0.32μm로 존재한다. 붕소 농도가 피크 농도의 60%(즉, 3.6×1017cm-3)보다 높은 영역이 0.25와 0.36μm 사이의 깊이 범위 내에 존재한다. 만약, 0.25μm의 깊이에서 3.6×1017cm-3의 붕소 농도가 MOSFETs의 서브-트레숄드 특성에 악영향을 미치지 않는다면, 붕소 이온이 1×1013cm-2의 적량으로 주입되고 홈의 깊이가 0.32μm으로 선택되는 실제 조건이 채택될 수 있다.
만약, 설계된 MOSFET의 서브-트레숄드 특성이 기판 표면으로부터 측정된 0.25μm의 깊이에서 3.6×1017cm-3의 붕소 농도에 의해 악영향을 받는다면, 붕소 적량이 MOSFET에 제 2 트레숄드 전압 VT2을 제공하는 레벨까지 감소되거나, 또는 붕소 이온이 더욱 깊은 P-형 채널 스톱퍼에 채널 스톱퍼와 접촉하는 홈의 저부를 제공하기 위해 더욱 높은 가속 에너지로 주입된다.
상기 실시예는 단지 예시적으로 기술되었기 때문에, 본 발명은 상기 실시예에 국한되지 않으며 당기술에 숙련된 기술자는 본 발명의 범주 내에서 다양하게 변형시킬 수 있다. 예를 들어, 만약 pMOSFETs가 n형 실리콘 기판에 형성된다면, 예를 들어, 비화물(비소) 이온은 채널 스톱퍼로써 작용하는 n-형 확산층을 형성하기 위해 이식된다.
본 발명에 따르면 실제로 MOSFETs의 서브-트레숄드 특성을 저하시키지 않고 반도체 장치에 있는 더욱 미세한 MOSFETs 사이에서 효과적인 분리영역을 제공할 수 있다.

Claims (11)

  1. 제 1 도전형 반도체 기판(11)과, 이 반도체 기판에서 수평 방향으로 놓여지고 반도체 기판(11)의 불순물 농도 보다 높은 제 1 불순물 농도를 갖는 제 1 도전형 매입 확산층(14)과, 상기 반도체 기판(11)의 표면 영역을 복수의 소자 영역으로 분리하기 위한 복수의 분리홈(17)을 포함하며,
    상기 각 분리홈(17)은 반도체 기판(11)의 제 1 면의 개방부와 매입 확산층(14)과 또는 매입 확산층 밑에서 접촉하는 저부를 구비하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 매입 확산층(14)은 상기 반도체 기판(11)의 제 1 면으로부터 실제로 균일한 레벨로 배치된 피크 불순물 농도를 구비하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 불순물 농도는 상기 분리홈(17)과 반도체 기판(11) 사이의 공유 영역에서 상기 제 1 도전형의 반전을 발생시키지 않는 농도로 되는 반도체 장치.
  4. 제 1 항에 있어서, 상기 매입 확산층(14)은 이 매입 확산층(14)이 상기 소자 영역 중에서 한 영역에 형성된 MOSFET의 서브-트레숄드 특성에 실제로 영향을 미치지 않는 충분한 깊이를 갖도록 구성된 반도체 장치.
  5. 제 1 도전형 매입 확산층(14)을 형성하기 위해 상기 반도체 기판(11)의 제 1 면을 통해서 불순물 이온을 제 1 도전형의 반도체 기판(11)으로 주입하는 공정과, 상기 반도체 기판(11)의 표면 영역을 복수의 소자 영역으로 분리하기 위한 복수의 홈(17)을 형성하는 공정을 포함하며,
    상기 각 분리홈(17)은 상기 매입 확산층(14)과 또는 이 매입 확산층(14) 밑에서 접촉하는 저부를 구비하도록 구성된 반도체 장치의 제조 방법.
  6. 제 6 항에 있어서, 상기 매입 확산층(14)을 열처리하는 공정을 부가로 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 불순물 이온 주입 공정은 상기 반도체 기판(11) 상에 형성된 제 1 절연막(12)을 통해서 실행되고, 상기 홈 형성 공정은 상기 제 1 절연막(12)을 에칭하는 공정 이후에 실행되도록 구성된 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 제 1 면과 상기 홈(17)의 내면 상에 제 2 절연막(18)을 형성하는 공정과, 상기 소자 영역의 적어도 한 영역에 MOSFET를 형성하는 공정을 부가로 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 제 2 절연막 형성 공정과 상기 MOSFET 형성 공정 사이에서 상기 홈(17)에 다결정성 층(19)을 형성하는 공정을 부가로 포함하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서, 상기 불순물 이온 주입 공정은 상기 매입 확산층(14)이 상기 MOSFET의 서브-트레숄드 특성에 영향을 미치지 않기 위해 상기 불순물 이온의 가속 에너지를 제어하는 동안 실행되도록 구성된 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서, 상기 불순물 이온 주입 공정은 상기 MOSFET이 작동하는 동안 상기 제 1 도전형의 반전이 상기 홈(17)과 반도체 기판(11) 사이의 공유 영역에서 발생하지 않기 위해, 상기 매입 확산층(14)의 불순물 이온 농도를 제어하는 동안 실행되도록 구성된 반도체 장치의 제조 방법.
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