KR20030021905A - Ｓｏｉ 상의 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 SOI 상의 반도체 장치와 그의 제조방법에 관한 것이다. 내부에 소정 두께의 절연막 층을 포함하고 있고 상기 절연막 상에 단결정 실리콘 층이 형성된 SOI(silocon on insulator)구조를 갖는 반도체 기판 상의 상기 단결정 실리콘층에 형성된 소자분리용 절연막과, 소자분리용 절연막 사이에 형성된 단결정 실리콘 상에 배치되어 게이트 전도막과 이 게이트 도전막과 상기 단결정 실리콘 사이에 개재된 박막의 게이트 절연막을 포함하는 게이트와, 게이트의 측벽에 형성된 절연막 스페이서와, 게이트를 개재하고 게이트의 양측으로 소자분리용 절연막 사이에 개재된 영역에 상호 비대칭으로 형성된 소스와 드레인 정션(source/drain junction)을 포함한다.
이렇게 SOI 상에 형성된 반도체 장치에 있어서, 게이트를 중심으로 양측에 소스와 드레인을 비대칭으로 형성함으로써, SOI 상에 형성된 트랜지스터의 접지를 용이하게 형성할 수 있어 반도체 장치의 전기적 특성(body effect)을 향상시킬 수 있다.

Description

ＳＯＩ 상의 반도체 장치 및 그의 제조방법{Semiconductor device on SOI(silicon on insulator) structure) and method for manufacturing the same}
본 발명은 SOI 상에 형성된 반도체 장치와 그의 제조방법에 관한 것이다.
반도체 소자가 고도로 고집적화 되면서 각 소자들 사이의 집적도가 높아져, 소자간의 거리가 점차로 좁아졌다. 따라서, 이들 소자간을 전기적으로 분리하기 위해 필요한 분리 거리도 극도로 작아져 기존의 소자분리방법인 LOCOS(LocalOxidation of silicon)기법이나 트렌치 소자분리법(Trench Isolation) 등으로는 트랜지스터 소자간의 상호 간섭현상을 배제하기 어려워졌다. 즉, 인접한 소자 사이에 상호 작동되는 래취업(latch-up) 현상이 심각해져 이를 방지하기 위한 방법으로 소자분리용 절연막 하부에 펀치쓰루(punch-through)를 방지하기 위한 이온주입을 적용하고 있는데, 소자간 거리가 좁아지면서 이러한 이온주입법도 근본적인 대책이 될 수는 없다.
따라서, 기존의 일반 실리콘 기판 상에 소자를 형성방법과는 전혀 다르게 소자간을 더욱 완벽하게 분리하여 형성할 수 있는 SOI(silicon on insulator) 기판이도입되었다. SOI(silicon on insulator) 기판은 단면 구조가 기지층이 일반 실리콘 기판(silicon wafer)이고 이 실리콘 상에 형성된 절연막 위에 다시 단결정 실리콘 층이 형성되어 있는 구조를 가지고 있다. 즉, 기판의 구조가 기지층은 실리콘(silicon)이고 중간층에 절연막(insulator)가 개재되고 최표층에 소자가 형성될 수 있는 단결정 실리콘층(silicon)이 형성되어 있는 삼층구조이다. 이러한 SOI 구조에서 실제로 소자가 형성되는 영역은 최상층의 단결장 실리콘층이다. 이러한 SOI 구조의 기판에 트랜지스터(transistor) 소자를 형성하면 소자가 하나의 섬구조(island)로 형성되어 주변의 소자들과 완벽하게 차단되어 소자의 펀치쓰루(punch-through)나 래치업(latch-up) 현상을 완벽하게 방지할 수 있는 효과를 거둘 수는 있다.
그러나, 반도체 기판 상에 형성되는 트랜지스터는 게이트(gate)와 소스(source) 및 드레인(drain)의 3개의 단자가 기본적으로 마련되고 이 외에 반도체 기판의 기지 실리콘 쪽에서 접지(ground)를 잡아줘야만 기본적인 회로구성이 완료된다. 그런데, SOI 상의 소자구조 상 단결정 실리콘 층의 하부에 절연막층이 형성되어 있어 접지를 마련하는 것이 용이하지 않다. 그리하여, 섬구조의 소자 내에 외부 전압이 가해지면서 충전되는 전하들을 방출시키지 못하기 때문에 트랜지스터의 기준전압이 불안정하고 이에 따라 소자특성상 동작이 불완전한 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 SOI 상에서 반도체 장치를 제조할 때 안정된 접지경로를 형성함으로써, 소자의 문턱전압(threshold voltage)과 같은 전기적 특성을 안정되게 유지할 수 있는 SOI 상의 반도체 장치를 제공하는 것이다.
도 1은 본 발명에 의한 SOI 상에 반도체 장치의 제1실시예를 도시한 단면도이다.
도 2는 본 발명에 의한 SOI 상에 반도체 장치의 제2실시예를 도시한 단면도이다.
도 3 내지 도 9는 본 발명에 의한 반도체 장치의 제1실시예를 제조하는 방법을 단계별로 설명하기 위하여 도시한 단면도들이다.
도 10 내지 도 11은 본 발명에 의한 반도체 장치의 제2실시예를 제조하는 방법을 단계별로 나타낸 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 SOI 기판 상에 반도체 장치는, 내부에 소정 두께의 절연막 층을 포함하고 있고 절연막 상에 단결정 실리콘 층이 적층된 SOI(silocon on insulator)구조를 갖는 반도체 기판에 있어서, 반도체 기판 상의 상기 단결정 실리콘 층에 형성된 소자분리용 절연막과, 소자분리용 절연막 사이에 형성된 단결정 실리콘에 순차적으로 배치된 게이트 절연막과 게이트 도전막을 포함하는 게이트와, 게이트의 측벽에 형성된 절연막 스페이서와, 절연막 스페이서와 소자분리용 절연막 사이의 영역에 걸쳐서 게이트를 중심으로 양측에서 상호 비대칭으로 형성된 소스 정션(source junction) 및 드레인 정션(drain junction)을 포함한다.
여기서, SOI 구조에서 형성된 소자분리용 절연막은 실리콘 산화막을 포함하고 있고, 이러한 실리콘 산화막은 단결정 실리콘 층에 트렌치를 형성하여 화학기상층법으로 형성된 실리콘 산화막을 충진한 것이다.
그리고, 게이트 전도막은 불순물이 주입된 전도성의 폴리 실리콘을 적층하거나 혹은 전도성을 향상시키기 위해서 티타늄이나 코발트 및 몰리브덴을 실리콘과 반응시켜 형성된 실리사이드 막을 더 포함하여 형성할 수도 있다.
게이드 도전막과 단결정 실리콘 층 사이에 개재되어 모스 트랜지스터(MOS transistor) 소자의 문턱전압을 조절하는 게이트 절연막은 초박막의 실리콘 산화막을 적용한다.
한편, 전술한 게이트의 측벽에 형성되어 있는 절연막 스페이서(spacer)는 화학기상증착법으로 형성된 실리콘 산화막을 사용하는 것이 바람직하다.
또한, 게이트를 개재하고 게이트의 양측으로 소자분리용 절연막 사이에 개재된 영역의 단결정 실리콘 층에 채널정션(LDD junction)을 더 형성하여 반도체 장치의 쇼트 채널 효과를 방지할 수 있다.
한편, 상기 비대칭 드레인 졍션은 드레인 졍션 하부에 드레인 강화 정션을 더 포함하여 형성하는 것이 농도차에 의한 졍션캡을 감소시킬 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 SOI 기판 상에 반도체 장치의 다른 실시예는, 기지 실리콘 내부에 소정 두께의 절연막층을 포함하고 있고 절연막층 상에 단결정 실리콘층이 형성된 SOI(silocon on insulator)구조를 갖는 반도체 기판과, 반도체 기판의 절연막층 상부에 소정의 간격을 두고 형성된 소자분리용 절연막과, 이 소자분리용 절연막 사이에 형성된 단결정 실리콘층에 순차적으로 배치된 게이트 절연막과 게이트 도전막을 포함하는 게이트와, 게이트의 측벽에 형성된 제1절연막 스페이서와, 제1절연막 스페이서의 측벽에 형성된 제2절연막 스페이서와, 제1절연막 스페이서와 소자분리용 절연막 사이의 영역에 걸쳐서 게이트의 양측으로 형성된 소스 및 드레인 정션(source/drain junction)과, 제2절연막 스페이서와 소자분리용 절연막 사이에 개재된 영역에 걸쳐서 드레인 정션 영역의 하부에 형성된 드레인 강화 정션을 포함한다.
여기서, 소자분리용 절연막은 화학기상증착법에 의해서 적층된 실리콘 산화막을 포함하고, 이러한 소자분리용 절연막은 단결정 실리콘층 상에 트렌치를 형성하여 실리콘 산화막을 충진하여 형성하는 것이 바람직하다.
그리고, 게이트 도전막은 풀리실리콘에 소정의 불순물을 첨가하여 형성된 전도성의 폴리 실리콘을 사용하거나 실리콘과 금속을 혼합하여 형성된 실리사이드 층을 더 포함하여 형성하는 것이 게이트의 전도성을 형상시킬 수 있어 바람직하다.
한편, 게이트 도전막과 단결정 실리콘층 사이에 개재되어 전기적 특성(Vt, 문턱전압)을 조절하는 게이트 절연막은 박막의 실리콘 산화막을 사용하는 것이 일반적이나, 초박막의 게이트 절연막을 형성할 경우 신뢰성이 악화되기 때문에 실리콘 질소산화막(SiON)을 사용하는 것이 바람직하다.
게이트의 측벽에 형성된 제1절연막 스페이서(spacer)는 실리콘 질화막이나 실리콘 산화막이고, 제2절연막 스페이서(spacer)도 역시 실리콘 산화막 또는 실리콘 질화막을 사용할 수 있으나, 실리사이드 게이트를 사용할 경우, 실리사이드 원재료인 금속을 제거하는 용액이 산화막을 식각하기 쉬운 용액이므로 상기 스페이서들은 실리콘 질화막인 것이 바람직하다.
그리고, 게이트를 개재하고 게이트의 양측으로 소자형성영역에 단결정 실리콘층의 표면에는 채널정션(LDD junction)이 형성되어 있는 것이 쇼트 채널 효과를 방지할 수 있어 바람직하다.
이상과 같이, 본 발명의 SOI 상의 반도체 장치를 제조하는 방법은, 먼저 절연막층 상에 형성된 단결정 실리콘층이 형성된 반도체 기판을 마련한다. 그리고, 단결정 실리콘층 상에 소자분리용 절연막을 형성하여 소자영역을 형성한다. 이렇게 형성된 소자영역에 게이트 절연막과 게이트 도전막을 순차적으로 형성한다. 그런 다음, 게이트 도전막에 게이트 패턴을 형성하고, 게이트 패턴의 측벽에 절연막 스페이서를 형성한다. 그리고, 게이트의 양측으로 비대칭의 소스/드레인 정션(source/drain junction)을 형성한다.
여기서, 단결정 실리콘층에 소자분리용 절연막을 형성하는 단계는, 먼저, 단결정 실리콘층에 포토 공정 및 간식식각 공정을 거쳐서 트렌치 패턴을 형성한다. 그리고, 단결정 실리콘 상에 형성된 트렌치 내부에 절연막을 충진하여 소자분리용 절연막을 형성한다. 여기서, 트렌치를 절연막으로 충진하는 단계는, 트레치를 충진할 수 있도록 반도체 기판 상에 충진용 절연막으로서 실리콘 산화막을 화학기상층착법(CVD)으로 증착하고서, 이렇게 증착된 충진용 절연막을 건식식각을 이용한 전면 식각(dry etch back)이나 화학적 가계연마법(Chemical mechanical polishing) 등을 이용하여 평탄하게 제거한다. 그러면 트렌치 내부에만 실리콘 산화막이 잔류하여 소자분리용 절연막이 형성된다.
한편, 게이트를 형성하는 단계는, 전술한 과정까지 진행된 소자분리 공정에서 단결정 실리콘 층의 표면에 형성된 소자영역에 열적 산화법(thermal oxidation)을 이용하여 초박막의 실리콘 산화막을 형성한다. 그리고, 실리콘 산화막 상에 전도성막을 형성하는데, 이때 사용되는 전도성막으로는 불순물이 첨가된(이온주입이나 확산에 의해서) 폴리실리콘(polycrystalline silicon)이 증착되며, 게이트 라인(gate line)이 보다 낮은 비저항을 요구될 때는 티타늄이나 코발트를 실리콘 과 열처리하여 형성된 실리사이드를 더 포함하여 형성할 수도 있다.
그런 다음, 게이트 도전막 상에 포토 레지스트를 도포하고 정렬노광 과정을 거쳐서 포토 레지스트에 게이트 패턴을 형성한다. 이렇게 게이트 패턴이 형성된 포토 레지스트를 마스크로 이용하여 플라즈마를 이용한 건식식각으로 게이트 도전막에 게이트 패턴을 전사한다. 그리고, 게이트 도전막 상에 잔류된 포토 레지스트를 에싱이나 습식세정에 의해서 제거한다.
이렇게 게이트 패턴이 완성된 후에, 게이트 패턴의 양측에 노출된 상기 소자형성영역에 채널이온을 주입하는(Channel ion implant) 단계를 더 포함할 수도 있다. 이는 추후 완성될 모스 트랜지스터의 문턱전압 특성(온/오프 안정성)을 향상시키기 위한 수단이다. 이러한 모스 트랜지스터의 특성에 따라서 채널이온은 P 타입(positive type)과 N 타입(negative type)원소 중 적어도 어느 하나를 선택할 수 있는데, P 타입 채널이온은 B 또는 BF2이고, N 타입 채널이온은 P 와 As 및 Sb 중 적어도 어느 하나인 것이 바람직하다.
그런 다음, 게이트 패턴의 측벽에 절연막 스페이서를 형성하는 단계는, 반도체 기판 상에 화학기상증착법(CVD)을 이용하여 스페이서용 절연막으로서 소정 두께의 실리콘 신화막이나 실리콘 질화막을 증착한다. 그리고, 플라즈마를 이용한 건식식각으로 전면의 스페이서용 절연막을 이방성 식각(anisotropic etch)하여 게이트 측벽에 스페이서용 절연막을 남겨 스페이서용 절연막을 형성한다. 이 때, 게이트 측벽에 절연막 스페이서를 형성하는 단계 이전에, 게이트 ??턴의 측벽에 드러난 게이트 도전막의 측벽에 열적 산화법(thermal oxidation)에 의한 실리콘 산화막을 형성하는 것이 게이트의 측벽과 스페이서 절연막의 밀착도가 높아 바람직하고, 추후 진행될 식각성 용액(etchant solution)을 이용한 습식 공정(습식식각 또는 습식세정)으로부터 게이트 도전막의 침해를 방지할 수 있다. 여기서, 실리콘 산화막은 화학기상증착법(CVD)에 의해서 형성된 절연막을 조합하여 사용할 수도 있다.
이렇게 절연막 스페이서가 완성된 게이트 패턴의 양측으로 비대칭의 소스와 드레인 영역을 형성하는 단계는, 먼저, 게이트 패턴 및 절연막 스페이서를 마스크로 이용하여 소스(source)와 드레인(드레인)이 형성될 소자형성영역에 소스/드레인 정션이온(source/drain junction ion)을 주입한다. 이 때, 소스/드레인 정션이온은 NMOS 영역에는 N 형 정션이온을 주입하고 PMOS 영역에는 P 형 정션이온을 주입한다. 여기서, N 형 정션이온은 P 이나 As 또는 Sb와 같은 제5가 원소 중 어느 하나이고, P 형 정션이온은 B 또는 BF2등의 원소주기율표 표 상에서 제3가 원소이다.
이러한 소스/드레인 정션이온 주입 후에는 이온 활성화를 위하여 소정 온도 이상에서 급속열처리방법(Rapid thermal processing)으로 진행되는 열처리하는 단계를 더 포함하면, 표면저항(Rs)이 낮은 졍션 형성(junction formation)에 효과적이다.
그런 다음, 반도체 기판 상에서 소자형성영역의 소스 영역을 후속 진행될 이온주입 공정으로부터 이온주입을 차단하고, 소자형성영역의 드레인 영역에만 제2차 정션이온을 주입한다. 이 때, 소스영역을 차단하기 위해서 반도체 기판 상에 포토 레지스트를 도포하고, 드레인 영역만 노출 되도록 포토 레지스트에 드레인 패턴을 형성한다. 그리고, 제2차 정션이온은 NMOS 영역에는 제2차 N 형 정션이온을 주입하고 PMOS 영역에는 제2차 P 형 정션이온을 주입하는데, 여기서 제2차 N 형 정션이온은 P 또는 As 중 어느 하나이고, 제2차 P 형 정션이온은 B 또는 BF2이다. 이러한 제2차 정셩이온 주입 후에는 이온 활성화를 위하여 소정 온도 이상에서 열처리하는 단계를 더 포함하는 것이 졍션을 안정적으로 형성하는데 바람직하다. 특히, 졍션의 깊이가 낮은 경우에는 짧은 시간에 효과적으로 열처리할 수 있는 급속열처리방법(Rapid thermal processing)으로 진행되는 것이 바람직하다.
이렇게 하여 본 발명의 SOI 상의 반도체 장치를 제조할 수 있으며, 반도체 장치의 모스 트랜지스터 특성을 안정되게 접지할 수 있는 반도체 장치 제조방법을 제공할 수 있다.
한편, 본 발명의 SOI 상에 반도체 장치를 제조하는 방법의 다른 실시예는, 절연막 상에 형성된 단결정 실리콘층이 마련된 반도체 기판을 마련한다. b) 단결정 실리콘에 N 웰과 P 웰을 형성한다. c) 단결정 실리콘 상에 소자분리용 절연막을 형성하여 소자영역을 형성한다. d) 소자영역에 게이트 절연막과 게이트 절연막 상에게이트 도전막을 형성한다. e) 게이트 도전막에 게이트 패턴을 형성하고, f) 게이트 패턴의 측벽에 제1절연막 스페이서를 형성한다. g) 게이트의 양측으로 소정 깊이의 소스/드레인 정션을 형성한다. h) 제1절연막 스페이서의 측벽에 제2절연막 스페이서를 형성한다. i) 드레인 정션의 하부 영역에 드레인과 동일한 제2드레인 영역을 형성한다.
단결장 실리콘층에 소자분리용 절연막은, 먼저, 단결정 실리콘층에 트렌치 패턴을 형성하고, 트렌치 패턴 내부에 절연막을 충진하여 형성한다. 여기서, 트렌치의 충진은, 반도체 기판 상에 충진용 절연막으로서 실리콘 산화막을 소정 두께로 증착하여 형성하고, 이렇게 형성된 충진용 절연막을 건식식각(dry etch back)이나 화학적 기계연마법(Chemical mechanical polishing)을 이용하여 평탄하게 제거함으로써, 달성된다.
게이트를 형성하는 d) 단계는, 반도체 기판의 소자영역에 박막의 실리콘 산화막을 형성하고, 이 실리콘 산화막 상에 게이트 도전막을 형성한다. 여기서, 게이트 도전막은 이온주입이나 도핑에 의해서 불순물이 첨가된 폴리실리콘이나 실리사이드 등이 적용된다. 이렇게 형성된 게이트 도전막 상에 포토 레지스트를 도포하고. 정렬노광과 현상을 거쳐서 포토 레지스트에 게이트 패턴을 형성한다. 그런 다음, 게이트 패턴이 형성된 포토 레지스트를 마스크로 이용하여 포토 레지스트로 덮히지 않고 노출된 게이트 도전막을 건식식각을 이용하여 제거함으로써, 게이트 도전막에 게이트 패턴을 전사한다. 그리고, 포토 레지스트를 에싱(ashing)과 습식세정(wet cleaning)을 이용하여 제거한다.
포토 레지스트를 제거한 후에는 게이트 패턴의 양측에 노출된 소자형성영역에 채널이온을 주입하는(Channel ion implant)데, 이러한 채널이온은 모스 트랜지스터의 특성에 따라서 PMOS에는 P 타입의 3가 원소로서 보론(B)이나 BF2를 주입한다. 그리고, NMOS에는 N 타입원소로서 인(P)나 비소(As) 또는 안티몬(Sb)과 같은 5가 원소를 주입한다.
그런 다음, 게이트 패턴이 형성된 반도체 기판 상에 스페이서용 절연막을 형성하고, 스페이서 절연막을 플라즈마를 이용한 건식식각으로 이방성 식각하여 게이트 패턴의 측벽에 제1절연막 스페이서를 형성한다. 여기서, 스페이서용 절연막은 화학기상증착법(CVD)에 의해서 형성된 실리콘 산화막이나 실리콘 질화막인 것이 추후 이방성 식각시 단결정 실리콘층과의 식각선택비를 높게 가져갈 수 있어 바람직하다.
게이트 패턴의 측벽에 실리콘 산화막을 형성할 때, 게이트 패턴의 측벽에 드러난 게이트 도전막 상에 산화막을 형성하는 것이 제1스페이서용 절연막과의 밀착성이 높아 절연막의 들뜸 현상을 방지할 수 있어 바람직하다. 이 때 산화막은 실리콘 산화막으로서 상기 게이트 패턴의 측벽에 드러난 게이트 도전막을 산화시켜 형성한다. 또한, 실리콘 산화막은 화학기상증착법(CVD)에 의해서 형성된 실리콘 절연막을 조합하여 형성할 수도 있다.
이렇게 게이트 측벽에 제1절연막 스페이서의 형성이 완료된 후에, 소스와 드레인 정션을 형성하는 공정을 진행한다. 즉, 게이트 패턴 및 절연막 스페이서를 마스크로 이용하여 단결정 실리콘층에 형성된 소자형성영역의 소스 졍션과 드레인 정션이 형성될 영역에 정션이온(junction ion)을 주입한다. 이 때, 소스/드레인 정션용 이온은 NMOS 영역에는 P 나 As 또는 Sb와 같은 5가 원소인 N 형 정션이온을 주입하고 PMOS 영역에는 B나 BF2와 같은 3가 원소인 P 형 정션이온을 주입한다. 이렇게 정션이온 주입 후에 이온 활성화를 위하여 소정 온도 이상에서 열처리하는 단계를 더 포함하는 것이 바람직한데, 특히 짧은 시간에 열처리를 할 수 있는 급속열처리방법(Rapid thermal processing)을 이용하는 것이 정션 깊이가 아주 얇은(shallow junction) 경우에는 더욱 바람직하다.
그런 다음, 반도체 기판 전면에 스페이서용 절연막을 형성하고, 스페이서용 절연막을 이방성으로 전면식각하여 제1절연막 스페이서의 측벽에 제2절연막 스페이서를 형성한다. 제2스페이서용 절연막은 화학기상증착법에 의해서 형성된 실리콘 산화막이나 실리콘 질화막이며, 이방성으로 전면식각하는 단계는 플라즈마를 이용한 건식식각에 의해서 진행된다.
이렇게 제2절연막 스페이서가 형성된 후, 소자형성영역의 소스 영역을 포토 공정을 거쳐서 포토 레지스트로 차단하고, 소자형성영역의 드레인 영역 하부에만 드레인 강화 정션용 이온을 주입하여 드레인 강화 정션을 형성한다. 여기서, 드레인 강화 정션용 이온은 NMOS 영역에는 N 형 드레인 강화 정션이온을 주입하고 PMOS 영역에는 P 형 드레인 강화 정션이온을 주입한다. 이 때, N 형 드레인 강화 정션이온은 P 또는 As 중 어느 하나이고, P 형 드레인 강화 정션이온은 B 또는 BF2이다.
이렇게, 제2차 정셩이온 주입 후에 이온 활성화를 위하여 소정 온도 이상에서 열처리하는 단계를 포함한다. 이러한 열처리하는 단계는 급속열처리방법(Rapid thermal processing)으로 진행되는 것이 정션의 깊이를 얇게 조절하는데 효과적이다.
이와 같이, 본 발명의 SOI 상의 반도체 장치의 제조방법은, 소스와 드레인을 비대칭으로 형성함으로써, 트랜지스터의 접지를 용이하게 연결할 수 있어 문턱전압을 안정되게 유지할 수 있는 반도체 장치를 제조할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명에 따른 SOI 상의 반도체 장치의 단면도이다. 도시된 바와 같이, 본 발명에 따른 반도체 장치는, 기지 실리콘(100a, silicon) 상에 절연막층(100b, insulator)이 형성되어 있고, 그 위에 다시 단결정 실리콘층(100c, silicon)이 형성되어 있는 SOI(silicon on insulator) 구조의 반도체 기판(100,이하에서는 SOI 기판이라한다.)에 있다. 그리고, 단결정 실리콘층(100c)에 형성되어 소자간을 전기적으로 분리시키면서 소자형성영역을 한정하는 소자분리용 절연막(110)과, 소자영역에 형성된 게이트(120)와, 게이트(120)의 측벽에 형성된 절연막 스페이서(130)와, 게이트(120)의 양측의 기판에 형성된 소스정션(150) 및 드레인 정션(160)과, 상기 드레인 정션(160) 영역의 하부로 연장되어 형성된 드레인 강화 졍션(165)을 포함한다.
SOI 기판(100)의 제조방법은 여러 가지가 있으나 일반적으로 가장 실용화가 되어 있는 기술로는 다음과 같은 방법이 있다. 반도체 기판에 이온 주입기를 이용하여 소정 농도 이상의 산소를 주입하여 반도체 기판 내에 적정 농도의 산소를 축적시킨 뒤 열처리를 하여 기판 내에 주입된 산소와 반도체 기판의 실리콘을 반응시킨다. 그러면, 반도체 기판 내에 절연막층(100b)인 실리콘 산화막층이 형성된다. 그리하여, 반도체 기판의 기지 실리콘(100a)과 그 위에 잘연막층(100b)으로 형성된 실리콘 산화막과 반도체 기판의 상층부인 단결정 실리콘층(100c)으로 구성된 SOI 기판(100)을 형성한다. 이 밖에 SOI 구조를 형성하는 방법에는 ELO(Epitaxial lateral overgrowth)기법이나 기판 접합법(wafer bonding) 등이 있다.
소자분리용 절연막(110)은 단결정 실리콘층(100c)의 내부로 함몰되어 형성된 실리콘 산화막으로써, 함몰되는 깊이는 절연막층(100b)과의 사이에 소정의 공간이 형성되어 단결정 실리콘층(100c)의 하부 영역를 통하여 전하들이 교통하여 접지를 형성할 수 있도록 한다. 이러한 소자분리용 절연막(110)은 단결정 실리콘층(100c)의 트렌치 내부에 화학기상증착법을 이용하여 실리콘 산화막으로 충진하여 형성된다.
게이트(120)는 단결정 실리콘층(100c)과 접하여 형성된 게이트 절연막(121)과 그 위에 형성된 게이트 도전막(122)을 포함한다. 이 때 게이트 절연막(121)은 단결정 실리콘층(100c)을 산소(O2)나 수증기(H2O)와 같은 산화가스와 반응시켜 산화시킨 박막의 실리콘 산화막을 사용한다. 초박막의 게이트 절연막(121)을 요구하는경우에는 실리콘 산화막을 NO나 NO2와 같은 질소를 포함한 질화가스 분위기에서 열처리하여 형성된 실리콘 질소산화막(Oxynitride or nitrided oxide)을 게이트 절연막(121)으로 사용한다. 그리고, 게이트 도전막(122)은 인(P)이나 붕소(B)와 같은 불순물이 도핑(doping)된 전도성 폴리실리콘을 사용하거나, 보다 낮은 게이트(122) 라인의 비저항이 요구될 경우에는 실리사이드와 조합한 폴리사이드를 사용할 수도 있다.
게이트(120) 측벽에 형성된 절연막 스페이서(130)는 실리콘 산화막이나 실리콘 질화막으로 형성되어 있다. 그리고, 절연막 스페이서(130)는 게이트(120) 측벽으로부터 소정 거리 돌출되어 형성되어 있다. 이는 주입(ion implant)을 이용하여 소스(source)와 드레인(drain)을 형성할 때 절연막 스페이서 두께만큼 이온주입이 차단되어 소스 정션(150)과 드레인 정션(160) 사이의 게이트(120) 길이에 의해 결정된 채널을 연장시킬 수 있도록 하여 쇼트채널 효과(short channel effect)를 방지한다.
소스 정션(150) 및 드레인 정션(160)은 게이트(120)와 절연막 스페이서(130)를 사이에 두고 그 양측의 소자형성영역에 배치되어 있다. 이러한 소스 정션(150) 및 드레인 정션(160)은 모스 트랜지스터(MOS transistor)의 유형에 따라서 다른 불순물 이온이 첨가되어 있다. 즉, NMOS 영역에는 소스 및 드레인이 N 타입으로서, 소스 및 드레인 정션(150,160)에는 반도체 기판을 이루고 있는 실리콘(Si) 원자 보다 전자수가 하나 많은 5가 원소로서 실리콘(Si) 과 결합되어 하나의 전자(electron)를 생성하는 인(P)이나 비소(As) 또는 안티몬(Sb)과 같은 원소가 주입되어 있다. 반면에, PMOS 영역에서는 소스 및 드레인이 P 타입으로서, 소스 및 드레인 정션(150,160)에는 실리콘(Si)보다 전자결합손이 하나 적은 3가 원소로서 실리콘(Si)과 결합하여 정공(hole)을 만들어내는 보론(B)이나 BF2와 같은 원소가 주입된다. 이때 소스 정션(150)과 드레인 정션(160)이 형성되는 깊이는 소자분리용 산화막(110)의 깊이보다 얕은 깊이로 상호 동일하게 형성되어 있다.
한편, 드레인 정션(160)은 소스 정션과 동일한 깊이로 형성된 드레인 정션과 이 드레인 영역의 하부로부터 소자분리용 산화막(110) 하부까지 연장되어 형성된 드레인 강화 정션(165,reinforced drain junction)으로 구성될 수도 있다. 이 때, 드레인 강화 정션(165)의 이온 농도는 드레인 정션(160)의 것과 동일하게 형성될 수도 있고, 경우에 따라서는 비저항이 드레인 정션(160)보다 낮도록 도핑 원소의 농도를 조절하여 형성할 수 있다. 여기서는 드레인 정션(160)보다 비저항이 높게 도핑원소의 농도를 낮도록 형성하는 것이 정션캡의 크기를 감소시킬 수 있어 바람직하다. 이러한 드레인 강화 정션(165)은 드레인 정션(160)을 소자분리용 산화막(110)의 하부까지 연장함으로써, 인접 소자와의 트랜지스터 래치업(latch-up) 현상을 완벽하게 방지하는데 효과적이다.
또한, 절연막 스페이서(130)의 하부영역에 채널이온이 주입된 채널정션(140)이 더 형성되어 있는 것이 게이트 문턱전압(Vt, threshold voltage)의 안정성과 같은 모스 트랜지스터의 전기적 특성을 향상시키는 데 효과적이다.
이상과 같은 구성을 가진 본 발명의 SOI 상의 반도체 장치는, 소스 정션(150)과 드레인 정션(160)을 그 형성 깊이가 비대칭적으로 형성되도록 구성함으로써, 모스 트랜지스터의 접지를 안정되게 형성할 수 있고, 트랜지스터의 문턱전압(Vt, threshold voltage)을 안정하게 조절하고 유지할 수 있다.
도 2는 본 발명의 다른 실시예를 나타낸 단면도이다. 이를 참조하면, 다른 구성요소는 도 1의 반도체 장치와 동일하고 다만 게이트(120) 측벽에 형성된 절연막 스페이서(130)가 이중으로 형성된 점에 차이가 있다. 즉, SOI 기판(100) 상의 단결정 실리콘층(100c) 내에 소자분리용 절연막(110)이 형성되어 있다. 이 소자분리용 절연막(110)에 의해서 한정된 소자형성영역에는 게이트 절연막(121)과 게이트 도전막(122)으로 형성된 게이트(120)가 형성되어 있다. 게이트(120)의 측벽에 제1절연막 스페이서(130a)가 형성되어 있고, 이 제1절연막 스페이서(130a)의 측벽에 보충하여 제2절연막 스페이서(130b)가 형성되어 있다. 게이트(120)와 제1절연막 스페이서(130a) 양측의 소자형성영역에는 소스 및 드레인 정션(150,160)이 배치되어 있다. 제2절연막 스페이서(130b)의 외측 드레인 정션(160)하부 영역에 드레인 강화 정션(165)이 형성되어 있다. 이러한 드레인 강화 정션(165)은 드레인 정션(160)의 것과 동일한 형(N 형 또는 P 형)의 원소를 도핑하여 형성하며, 도핑되는 원소는 서로 같을 수도 있고 다를 수도 있다. 즉, NMOS 트랜지스터의 경우, 드레인 정션(160)에는 비소(As)를 도핑하고 그 하부 영역에 형성되는 드레인 강화 정션(165)에는 인(P)를 도핑할 수 있다. 그리고, 도핑되는 원소의 농도는 반도체 장치의 특성에 따라서 임의로 조절할 수 있으나, 가능하면 드레인 정션(160)보다 드레인 강화 정션(165)의 농도가 낮은 것이 정션 캡 용량(junction capacitance)감소시키고 소자분리 펀치쓰루(isolation punch through) 측면에서 유리하다.
또한, 제1절연막 스페이서(130a)의 하부영역에 채널이온이 주입된 채널정션(140)이 더 형성되어 있는 것이 게이트 문턱전압(Vt, threshold voltage)의 안정성과 같은 모스 트랜지스터의 전기적 특성을 향상시키는 데 효과적이다.
도 3내지 도 8은 본 발명의 SOI 상의 반도체 장치를 제조하는 방법을 나타낸 단면도들이다.
도 3을 참조하면, 기지 실리콘(100a,silicon)/절연막층(100b,insulator)/단결정 실리콘층(100c,silicon)의 SOI 기판(100)을 마련한다. 소자가 형성되는 단결정 실리콘층(100c)에 소자분리 공정을 적용하여 소자분리용 절연막(110)을 형성한다. 즉, SOI 기판(100) 상에 포토 공정과 건식식각 공정을 이용하여 단결정 실리콘층(100c)에 소정 깊이의 트렌치를 형성한다. 이 때 형성되는 트렌치의 깊이는 단결정 실리콘층(100c)의 두께보다 작다. 이렇게 형성된 트렌치 내부에 충진용 절연막을 두껍게 증착시킨다. 이때 사용되는 절연막은 화학기상증착법을 이용한 실리콘 산화막으로서 특히 증착속도가 높고 고온에서 열적 밀착도가 높기 때문에 플라즈마를 이용한 화학기상증착법(PE CVD)을 이용하는 것이 바람직하다. 그런 다음, 건식식각을 이용한 전면식각이나 화학적 기계연마법(chemical mechanical polishing)을 이용하여 충진용 절연막을 평탄하게 제거함으로써, 소자분리영역이 될 트렌치 내부에만 충진용 절연막을 남기고 소자가 형성될 나머지 부분에서는 충진용 절연막을 모두 제거한다. 그러면, 소자분리용 절연막(110)의 형성이 완료되어 소자형성영역이 형성된다. 그런 다음, 습식식각 및 습식세정과 같은 습식공정(wet process)을 이용하여 소자형성영역의 단결정실리콘층(100c)의 표면을 노출시킨다.
도 4를 참조하면, 소자형성영역에 드러난 단결정 실리콘층(100c)에 소정 두께의 게이트 절연막(121)을 형성한다. 이 때 형성되는 게이트 절연막(121)은 단결정 실리콘층(100c)의 실리콘을 열적으로 산화시켜 형성된 실리콘 산화막이나 실리콘 산화막을 잘화시켜 형성된 실리콘 질소산화막(oxynitride, SiON)이 적용된다. 일반적으로, 소자가 극도로 집적화되면, 그 두께가 초박막이 되어 실리콘 산화막이 사용될 경우 전기적 신뢰도(gate integrity)가 낮아진다. 이를 개선하기 위해서 사용되는 게이트 절연막이 실리콘 질소산화막(SiON)이다. 실리콘 질소산화막은 열적으로 형성된 실리콘 산화막을 질소가 포함된 NO나 NO2와 같은 질화 가스를 이용하여 소정 온도 이상에서 질화시킴으로써 형성시킬 수 있다.
그런 다음, 게이트 절연막(121) 상에 게이트 도전막(122)을 형성한다. 여기서 게이트 도전막(122)으로 인(P)이 도핑된 폴리 실리콘을 사용하거나, 전도성이 높은 실리사이드 막을 적층한 폴리사이드를 이용할 수도 있다. 폴리사이드는 티타늄(Ti)나 코발트(Co)또는 몰리브덴(Mo) 등의 금속을 물리기상증착법(PVD)으로 폴리실리콘 상에 적층시킨 후 소정의 열처리를 하면, 폴리 실리콘과 상기 금속이 반응하여 실리사이드층이 형성되고 따라서 폴리 실리콘 위에 실리사이드가 적층된 폴리사이드가 형성된다. 이렇게 하여 반도체 기판(100) 전면에 게이트 도전막(122)으로서 폴리 실리콘이나 폴리사이드를 형성된다. 게이트 도전막(122)의 표면에 다시 절연막(123)을 형성하여 후속 공정에서 진행될 식각공정에 의해서 게이트가 침해되는 것을 방지하거나 자가정렬콘택형성법(self-aligned contact)을 위한 마스크용 절연막으로서 사용할 수도 있다.
도 5를 참조하면, 전술한 바와 같이, 반도체 기판(100) 전면에 형성된 게이트 도전막(122) 상에 포토 공정(photolithography)과 건식 식각(dry etch)공정을 적용하여 게이트(120)를 완성한다.
먼저, 게이트 도전막(122) 상에 포토 레지스트(미도시)를 도포하고 정렬노광과 현상공정을 거쳐 포토 레지스트 패턴을 형성한다. 그리고, 이 포토 레지스트 패턴을 마스크로 이용하여 건식식각 공정을 실시함으로써, 게이트 도전막(122)을 식각하여 게이트 절연막(121)과 패터닝된 게이트 도전막(122)으로 구성된 게이트(120)가 형성된다. 그런 후, 마스크로 이용된 포토 레지스트를 에싱(ashing)과 습식세정(wet strip)을 이용하여 제거하면, 도면과 같은 게이트(120)가 형성된다. 게이트(120)를 마스크로 하여 게이트(120)의 양측에 드러난 단결정 실리콘 층(100c)의 표면 부위에 이온주입기(ion implant)를 이용하여 소정의 낮은 에너지(low energy)로 채널 정션(140, channel junction)을 얇게 형성한다. 이 때 채널 정션(140)용으로 주입되는 원소는 NMOS에서는 N-type의 인(P) 또는 비소(As) 등이고, PMOS에서는 P-type의 원소인 붕소(B)이다. 이러한 채널정션(140)은 추후 완성될 반도체 장치의 전기적 특성 특히 문턱전압 특성을 강화시키는 역할을 한다.
한편, 전술한 바와 같이, 게이트 패턴을 형성한 후에 게이트(120)의 측벽에는 게이트 도전막(122)이 노출된다. 따라서, 후속되는 습식공정시 게이트(120)는 식각성 용액에 침해를 당할 염려가 있고, 또한 하기 하는 스페이서용 절연막(130)과 게이트 도전막(122)사이에는 밀착성이 약해서 들뜸 현상이 발생할 수 있다. 그리하여, 게이트(120)의 측벽에 산화공정(oxidation)을 이용하여 산화막(125,예를들어, 게이트 폴리 산화막)을 더 형성하는 것이 반도체 장치의 특성 및 수율 향상에 효과적이다.
도 6을 참조하면, 반도체 기판(100)의 전면에 스페이서용 절연막(미도시)을 증착한다. 이러한 스페이서용 절연막은 주로 실리콘 산화막이나 실리콘 질화막으로서 화학기상증착법을 이용하여 형성한다. 특히, 막질의 견고성을 요구할 경우에는 저압 화학기상증착법(Low pressure chemical vapor deposition)을 이용하여 형성된 실리콘 산화막(SiO2)이나 실리콘 질화막(Si3N4)을 적용하는 것이 바람직하다. 그런 다음, 이방성이 큰 건식식각을 이용하여 전면 식각을 하면, 게이트(120)의 측벽에 절연막 스페이서(130)가 형성된다. 이러한 절연막 스페이서(130)는 후속 진행되는 소스 및 드레인 정션(150,160) 형성용 이온 주입 시에 졍션들(150,160)사이의 게이트(120) 채널 길이를 절연막 스페이서(130)의 측벽 두께만큼 넓게 확장시킴으로써 게이트(120)의 길이가 짧아 발생하는 쇼트채널 효과(short channel)를 방지할 수 있다.
다음, 게이트(120)의 양측에 배치된 NMOS 또는 PMOS의 소스와 드레인 영역에 각각 비대칭의 소스와 드레인 정션(150,160)을 형성한다. SOI 기판(100)에 있어서 NMOS 부분의 소스/드레인 정션(150,160)을 형성하기 위해서는, 포토 레지스트를 이용하여 PMOS 영역을 덮고, NMOS 부분의 게이트(120)와 게이트(120) 측벽의 절연막 스페이서(130)를 마스크로 하여 소스와 드레인 정션(150,160) 이온으로서 비소(As) 나 인(P) 또는 안티몬(Sb) 등의 5가 원소를 이온 주입한다. 그런 다음, PMOS 영역의 포토 레지스트를 제거하고, 다시 NMOS 영역을 포토 레지스트로 차단하고, 역시NMOS 영역의 소스/드레인 정션(150,160) 형성 때와 마찬가지로 PMOS 부분의 게이트(120)와 절연막 스페이서(130)를 마스크로 이용하여 소스와 드레인 정션(150,160) 이온으로서 3가 원소인 보론(B) 또는 BF2를 이온 주입한다. 그런 다음, 이온 주입용 마스크로 사용된 포토 레지스트를 모두 제거한다. 여기서 포토 레지스트 제거는 에싱공정(ashing)과 습식세정을 이용한다.
도 7을 참조하면, 소스영역은 가리고 드레인 영역만 노출될 수 있도록 포토 레지스트(300)를 도포하고, 노출된 드레인 영역에 드레인 졍션(160)을 형성할 때 보다 높은 에너지로 드레인 강화 정션(165) 형성용 이온을 주입한다. 그러면, 드레인 정션(160)보다 깊은 하부영역에 드레인 강화 정션(165)이 형성된다. 이 때 주입되는 원소는 NMOS에서는 인(P)을, PMOS에서는 보론(B)을 주입한다. 그러면, 드레인 정션(160)의 하부로 연장되어 드레인 강화 정션(165)에 의해서 인접 소자와의 래치업(latch-up) 현상을 방지할 수 있다. 이렇게 하여 소스영역에는 얕은 소스 정션(150)이 형성되고 드레인 영역에는 실질적으로 드레인 정션(160)과 드레인 강화 정션(165)이 합쳐져서 실질적으로 소자분리용 절연막(110)하부 영역까지 연장된 깊은 드레인 정션(160+165)이 형성되어 비대칭의 소스/드레인 정션(150,160)을 가진 반도체 장치가 만들어진다. 이에 따라 드레인 정션(160+165)과 인접한 소자와는 래치업(latch-up)을 방지할 수 있으며, 소스정션(150)의 하부로는 보다 더 넓은 접지 영역이 형성되어 소자형성영역에 집적된 전하를 안정적으로 외부로 방출할 수 있어 전기적 특성이 우수한 반도체 장치를 제공할 수 있다.
도 8을 참조하면, 이상과 같이 소스 및 드레인 졍션을 포함하여 트랜지스터형성 공정이 완료되면, 후속으로 층간 절연막(170)을 형성한 후 장치의 특성에 따라 DRAM일 경우에는 캐패시터 형성공정 등을 더 포함하여 진행하고, 일반 로직제품일 경우에는 콘택(175)과 금속배선(180)을 형성하는 금속배선 공정을 진행하여 반도체 장치의 제조공정을 완료한다.
이와 같이, 본 발명의 SOI 상의 반도체 제조장치를 제조하는 방법은, 비대칭의 소스와 드레인을 형성함으로써, 일반적으로 반도체 기판 상에 형성된 소자간에 발생되는 래치업(latch-up) 현상을 방지할 수 있을 뿐 아니라 기존의 SOI 상의 반도체 장치에서 문제가 되는 내부 전하충전(charging) 문제를 해결하여 안정적이고 신뢰성 있는 모스 트랜지스터(MOS transistor)를 제공할 수 있다.
도 9 내지 도 11은 본 발명에 의한 SOI 상의 반도체 장치 제조방법의 다른 실시예를 설명하기 위해서 도시한 단면도들이다. 먼저, 전술한 도 3 내지 도 5와 동일한 공정을 거쳐서 소자분리용 절연막(110), 게이트 도전막(122)과 게이트 절연막(121)으로 구성된 게이트(120) 및 채널 정션을 형성한다.
다음 도 9를 참조하면, 게이트(120)의 측벽에 제1절연막 스페이서(130a)를 형성하고, PMOS 영역과 NMOS 영역을 구별하여 이온 주입하기 위해서 포토 공정을 이용하여 각각의 영역을 번갈아 포토 레지스트로 차단하면서, 제1절연막 스페이서(130a)를 마스크로 이용하여 게이트(120) 양측으로 NMOS 및 PMOS 영역의 소자형성영역에 각각 소스/드레인 정션(150,160) 형성용 이온을 주입한다. 이 때 주입되는 원소는, NMOS 영역에서는 5가 원소로서 인(P) 또는 비소(As) 또는 안티몬(Sb) 등이고, PMOS 영역에서는 보론(B) 또는 BF2등의 3가 원소이다. 이러한소스 및 드레인 정션(150,160)은 그 깊이가 그리 깊지 않기 때문에 이온 주입 시에 아주 낮은 에너지(예를 들어, 10 KeV 내지 30 KeV)를 이용해야만 한다.
도 10을 참조하면, 이렇게 하여 소스 및 드레인 정션(150,160)용 이온이 주입된 상태에서, 다시 제1절연막 스페이서(130a)의 측벽에 제2절연막 스페이서(130b)를 형성한다. 즉, SOI 기판(100) 전면에 제2스페이서용 절연막(미도시)으로서 실리콘 신화막이나 실리콘 질화막을 화학적 기상증착법을 이용하여 소정 두께로 증착한다. 그런 다음, 이방성이 높은 건식식각 공정으로 SOI 기판(100)의 전면에 형성된 스페이서용 절연막을 전면 식각하면, 도면에서 보는 바와 같이 제1절연막 스페이서(130a)의 측벽에 제2절연막 스페이서(130b)가 형성된다. 이러한 제2절연막 스페이서(130b)는 게이트(120)로부터 외측으로 소정폭 신장되어 후속되는 이온 주입의 영역을 신장된 폭만큼 소자분리용 절연막(110) 측으로 이동시키고 게이트(120) 하부의 채널 형성영역을 확장시켜 소자형성영역의 접지면적을 증가시키는 효과를 거둘 수 있다.
제2절연막 스페이서(130b)를 형성한 다음, 정션 이온이 주입된 드레인 영역에만 드레인 강화 이온을 주입하여 드레인 정션(160)의 하부에서 연장되는 드레인 강화 정션(160a)을 형성한다. 먼저, 게이트(120)의 일측에 형성된 소스영역은 가리고 타측의 드레인 영역만 노출될 수 있도록 포토 레지스트(300)를 도포하여 그 포토 레지스트(300)에 드레인 패턴을 형성한다. 이 때 NMOS일 경우에는 PMOS 영역 전체가 포토 레지스트(300)에 의해서 덮혀서 가려진다. 반대로 PMOS일 경우에는 NMOS 영역이 포토 레지스트(미도시)에 의해서 덮힌다. 이렇게 포토 레지스트에 드레인패턴이 형성되면 이온 주입기를 이용하여 NMOS 부분에 이온 주입할 경우에는, N 타입의 인(P)이나 비소(As) 등의 5가원소를 주입한다. 특히 소스/드레인 정션(150,160)이 비소(As)로 주입된 경우에는 드레인 강화 정션에는 인(P)을 주입하는 것이 바람직하다. 반대로, PMOS부분에 이온 주입을 할 경우에는 P 타입의 3가 이온인 보론(B) 혹은 BF2를 주입한다. 이 때, 이온 주입시 드레인 정션(160)보다 깊은 부위에서 드레인 강화 정션(165)이 형성되도록 드레인 정션(160) 이온 주입 시보다 높은 이온주입 에너지를 사용한다. 이렇게, 이온 주입이 끝난 후, 강제로 주입된 이온들을 활성화시키기 위해서 소정온도로 열처리를 한다. 이 때 사용되는 열처리 방법은 급속열처리법(Rapid thermal processing)으로서 램프에서 나오는 빛을 복사열로 이용하여 반도체 기판(100)의 표면 온도를 순간적으로 급속히 가열하는 방법이다. 이러한 급속열처리법은 활성화시키는데 필요한 시간 외에는 추가의 불필요한 열처리 시간이 없기 때문에 소자가 고집적화되어 정션(junction)이 극도로 얕아지는 천심 정션(shallow junction)경우에 효과적으로 사용된다. 한편, 이러한 급속 열처리법(papid theraml processing)은 정션 이온주입 할 때마다 실행할 수도 있고, 모든 이온 주입공정을 마치고 마지막에 한 번만 실행할 경우도 있다. 이는 반도체 장치의 제품특성에 따라서 선택적으로 적용될 수 있다.
이상과 같이, 본 발명에 의한 SOI 상의 반도체 장치에서, 단결정 실리콘층(100c)에 형성된 모스 트랜지스터의 소스와 드레인 정션(150,160)을 상호 비대칭이 되도록 소스 정션(150)은 얇게 드레인 정션(160)은 소자분리용 절연막(110) 하부까지 연장되도록 깊게 형성함으로써, 반도체 장치가 형성된 소자영역의 접지와 연결되는 면적이 충분히 확보될 수 있어 모스 트랜지스터의 전기적 특성(문턱전압 안정성)을 향상시킬 수 있다.
한편, 본 발명의 SOI 상의 반도체 장치의 제조방법(제1실시예)에서, 도 7과 같이 비대칭의 소스 및 드레인 정션(150,160)을 형성하기 위한 정션 이온은 동시에 주입될 수도 있으나, 이와는 다르게 처음부터 포토 레지스트 마스크를 사용하여 소스 정션과 드레인 정션(150,160)용 이온을 개별적으로 주입할 수도 있다. 게이트(120)를 중심으로 상호 비대칭의 소스/드레인 정션(150,160)을 형성할 수도 있다. 즉, 먼저, 포토 공정을 이용하여 드레인 영역을 포토 레지스트로 차폐하고 소스 영역만 노출시켜 낮은 주입 에너지를 이용하여 소스 정션(150)용 이온을 주입한다. 그런 다음, 반대로 이온주입이 완료된 소스 영역을 포토 레지스트로 차폐하고, 드레인 영역에 드레인 정션(160)용 이온을 주입하는데, 이 때, 이온 주입되는 원소는 소스와 동일한 타입(예를 들어, 소스가 N 타입이면 드레인도 N 타입으로)의 원소를 주입하며, 정션의 깊이가 소자분리용 절연막(110)의 깊이까지 확산되도록 소스 이온 주입시보다 훨씬 높은 주입에너지를 이용한다. 그런 후에 활성화 열처리를 하면 소스영역에는 얕은 소스 정션(도 1의 150)이 드레인 영역에는 상대적으로 깊은 단일의 드레인 정션(도 1의 160)이 형성되어 비대칭의 소스/드레인 정션(도 1의 150,160)이 형성된다.
또한, 소스 영역이 포토 레지스트로 가려진 상태에서 드레인 영역에 소스 정션(도 7의 150)과 동일한 깊이의 드레인 정션(도 1의 160)용 이온을 주입하고, 그 다음에 더 높은 이온 주입에너지를 이용하여 좀 더 깊은 영역에 드레인 강화정션(165)용 이온을 주입하는 다단계 이온 주입법을 이용하여 비대칭의 드레인 정션(160+165)을 형성할 수도 있다. 그러면, 도 7에서 도시된 바와 같이, 드레인 영역의 얕은 부분은 드레인 정션(160)이 형성되고, 그 하부 영역으로 연장되어 드레인 강화 정션(165)이 형성된다.
상술한 바와 같이 본 발명의 SOI 상의 반도체 장치는, 게이트를 중심으로 상호 비대칭의 소스 및 드레인 정션을 가짐으로써, 접지영역을 충분히 확보할 수 있어 SOI 상 형성되는 반도체 장치에서 문제가 되는 접지의 불안정성을 해소할 수 있고, 이로 인하여 SOI상의 반도체 장치의 전기적 특성을 크게 향상시킬 수 있다.

Claims (70)

  1. 내부에 소정 두께의 절연막층을 포함하고 있고 상기 절연막층 상에 단결정 실리콘 층이 형성된 SOI(silocon on insulator)구조를 갖는 반도체 기판;
    상기 반도체 기판 상의 상기 절연막층 상부에 형성된 소자분리용 절연막;
    상기 소자분리용 절연막 사이에 형성된 단결정 실리콘층 순차적으로 배치된 게이 절연막과 게이트 전도막을 포함하는 게이트;
    상기 게이트의 측벽에 형성된 절연막 스페이서;
    상기 게이트 스페이서와 상기 소자분리용 절연막 사이의 영역에 걸쳐서 상기 게이트를 중심으로 양측에서 상호 비대칭으로 형성된 소스 정션(source junction) 및 드레인 정션(drain junction)을 포함하는 것을 특징으로 하는 SOI 상의 반도체장치.
  2. 제1항에 있어서, 상기 소자분리용 절연막은 실리콘 산화막을 포함하는 것을 특징으로 하는 SOI 상의 반도체 장치.
  3. 제1항에 있어서, 상기 소자분리용 절연막은 상기 반도체 기판 상에 형성된 트렌치 내에 충진된 실리콘 산화막인 것을 특징으로 하는 SOI 상의 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 전도막은 전도성 폴리 실리콘인 것을 특징으로 하는 SOI 상의 반도체 장치.
  5. 제4항에 있어서, 상기 게이트 전도막은 실리사이드막(silicide)을 더 포함하는 것을 특징으로 하는 SOI 상의 반도체 장치.
  6. 제1항에 있어서, 상기 게이트 절연막은 박막의 실리콘 산화막 또는 실리콘 질소산화막(SiON)인 것을 특징으로 하는 SOI 상의 반도체 장치.
  7. 제1항에 있어서, 상기 절연막 스페이서(spacer)는 실리콘 질화막으로 형성된 것을 특징으로 하는 SOI 상의 반도체 장치.
  8. 제1항에 있어서, 상기 소스 및 드레인 정션은 단결정 실리콘 내부에 P 타입 또는 N 타입 원소로 도핑된 것을 특징으로 하는 SOI 상의 반도체 장치.
  9. 제8항에 있어서, 상기 드레인 정션은 상기 소자분리용 절연막의 하부영역까지 확장되어 형성된 것을 특징으로 하는 SOI 상의 반도체 장치.
  10. 제1항에 있어서, 상기 드레인 정션은 그의 하부 영역에 드레인 강화 정션을 더 포함하고 있는 것을 특징으로 하는 SOI 상의 반도체 제조장치.
  11. 제10항에 있어서, 상기 드레인 강화 정션은 상기 드레인 정션과 동일한 타입의 원소가 도핑되어 있고 상기 소자분리용 절연막 하부영역까지 확장되어 있는 것을 특징으로 하는 SOI 상의 반도체 장치.
  12. 제1항에 있어서, 상기 게이트를 개재하고 상기 게이트의 양측으로 상기 소자분리용 절연막 사이에 개재된 상기 단결정 실리콘 층의 표면 영역에 형성된 채널 정션(channel junction)을 더 포함하는 것을 특징으로 하는 SOI 상의 반도체 장치.
  13. 내부에 소정 두께의 절연막층을 포함하고 있고 상기 절연막층 상에 단결정 실리콘층이 형성된 SOI(silocon on insulator)구조를 갖는 반도체 기판;
    상기 단결정 실리콘층에 형성된 소자분리용 절연막;
    상기 소자분리용 절연막 사이에 형성된 단결정 실리콘층 상에 배치되어 순차적으로 배치된 게이트 절연막과 게이트 도전막을 포함하는 게이트;
    상기 게이트의 측벽에 형성된 제1절연막 스페이서;
    상기 제1절연막 스페이서의 측벽에 형성된 제2절연막 스페이서;
    상기 제1절연막 스페이서와 상기 소자분리용 절연막 사이의 영역에 걸쳐서 상기 게이트의 양측으로 형성된 소스 및 드레인 정션(source/drain junction);
    상기 제2절연막 스페이서와 상기 소자분리용 절연막 사이에 개재된 영역에 걸쳐서 상기 드레인 정션의 하부로 연장되어 형성된 드레인 강화 정션을 포함하는 것을 특징으로 하는 SOI 상의 반도체 장치.
  14. 제13항에 있어서, 상기 소자분리용 절연막은 실리콘 산화막을 포함하는 것을 특징으로 하는 SOI 상의 반도체 장치.
  15. 제13항에 있어서, 상기 소자분리용 절연막은 상기 반도체 기판 상에 트렌치를 형성하여 실리콘 산화막을 충진한 것을 특징으로 하는 SOI 상의 반도체 장치.
  16. 제13항에 있어서, 상기 게이트 도전막은 전도성 폴리 실리콘 및 실리사이드 중 어느 하나를 포함하는 것을 특징으로 하는 포함하는 것을 특징으로 히는 SOI 상의 반도체 장치.
  17. 제13항에 있어서, 상기 게이트 절연막은 박막의 실리콘 산화막 또는 실리콘 질소산화막(SiON)으로 형성된 것을 특징으로 하는 SOI 상의 반도체 장치.
  18. 제13항에 있어서, 상기 제1절연막 스페이서(spacer)는 실리콘 질화막으로 형성된 것을 특징으로 하는 SOI 상의 반도체 장치.
  19. 제13항에 있어서, 상기 소스 및 드레인 정션은 단결정 실리콘 내부에 P 타입 또는 N 타입 원소로 도핑된 것을 특징으로 하는 SOI 상의 반도체 장치.
  20. 제13항에 있어서, 상기 드레인 강화 정션은 드레인 정션과 동일한 타입의 원소가 도핑되어 있고 상기 소자분리용 절연막 하부영역까지 확장되어 있는 것을 특징으로 하는 SOI 상의 반도체 장치.
  21. 제1항에 있어서, 상기 게이트를 개재하고 상기 게이트의 양측으로 상기 소자분리용 절연막 사이에 개재된 상기 단결정 실리콘층의 소자형성영역에 형성된 채널 정션(channel junction)을 더 포함하는 것을 특징으로 하는 SOI 상의 반도체 장치.
  22. a) 절연막 상에 형성된 단결정 실리콘층이 마련된 반도체 기판을 마련하는 단계;
    b) 상기 단결정 실리콘 상에 소자분리용 절연막을 형성하여 소자영역을 형성하는 단계;
    c) 상기 소자영역에 게이트 절연막과 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;
    d) 상기 게이트 도전막에 게이트 패턴을 형성하는 단계;
    e) 상기 게이트 패턴의 측벽에 절연막 스페이서를 형성하는 단계;
    f) 상기 게이트의 양측으로 비대칭의 소스/드레인 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  23. 제22항에 있어서, c) 단계는,
    반도체 기판의 상기 소자영역에 실리콘 절연막을 형성하는 단계;
    상기 실리콘 절연막 상에 전도성막을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  24. 제23항에 있어서, 상기 전도성막은 폴리실리콘과 실리사이드 중 적어도 어느 하나를 포함하는 것을 특징으로 SOI 상에 반도체 장치 제조방법.
  25. 제22항에 있어서, d) 단계는,
    상기 게이트 도전막 상에 포토 레지스트를 도포하는 단계;
    상기 포토 레지스트에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 포토 레지스트를 마스크로 이용하여 건식식각법으로 상기 게이트 도전막을 식각하여 게이트 패턴을 전사하는 단계; 및
    상기 포토 레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  26. 제25항에 있어서, 상기 포토 레지스트를 제거하는 단계 후에 상기 게이트 패턴의 양측에 노출된 상기 소자형성영역에 채널이온을 주입하는(Channel ion implant) 단계를 더 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  27. 제26항에 있어서, 상기 채널이온은 P 형 원소와 N 형 원소 중 어느 하나인 것을 특징으로 하는 SOI 상에 반도체
  28. 제27항에 있어서, 상기 N 형 채널이온은 P 와 As 및 Sb 중 어느 하나인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  29. 제27항에 있어서, 상기 P 형 채널이온은 B 와 BF2중 어느 하나인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  30. 제22항에 있어서, 상기 e) 단계는,
    상기 게이트 패턴의 측벽에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  31. 제30항에 있어서, 상기 산화막은 상기 게이트 패턴의 측벽에 드러난 게이트 도전막을 산화시켜 형성된 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  32. 제34항에 있어서, 상기 실리콘 산화막은 화학기상증착법(CVD)에 의해서 형성된 실리콘 절연막을 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  33. 제22항에 있어서, 상기 e) 단계는,
    상기 게이트 패턴이 형성된 반도체 기판 상에 스페이서용 절연막을 형성하는 단계;
    상기 스페이서 절연막을 건식식각을 이용하여 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  34. 제37항에 있어서, 상기 스페이서용 절연막은 화학기상증착법(CVD)에 의해서 형성되는 것을 특징으로 SOI 상에 반도체 장치 제조방법.
  35. 제22항에 있어서, 상기 f) 단계는,
    상기 게이트 패턴 및 상기 절연막 스페이서를 마스크로 이용하여 상기 소자형성영역의 소스와 드레인 영역에 정션이온(junction ion)을 주입하는 단계;
    상기 소스 영역을 가리고 드레인 영역에만 드레인 졍션 하부에 연장되어 형성되는 드레인 강화 정션용 이온을 주입하는 단계를 포함하는 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  36. 제22항에 있어서, 상기 f) 단계는,
    상기 드레인 졍션 영역을 가리고 상기 소스 정션 영역에만 소스 졍션용 이온을 주입하는 단계;
    상기 소스 정션 영역을 가리고 소스 정션용 이온 주입 에너지보다 높은 에너지로 드레인 정션 영역에만 이온 주입하는 단계를 포함하는 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  37. 제35항 또는 36항에 있어서, 상기 정션이온은 NMOS 영역에는 N 형 정션이온을 주입하고 PMOS 영역에는 P 형 정션이온을 주입하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  38. 제37항에 있어서, 상기 N 형 정션이온은 인(P)과 비소(As) 및 안티몬(Sb) 중 어느 하나인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  39. 제37항에 있어서, 상기 P 형 정션이온은 B 또는 BF2인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  40. 제36항에 있어서, 상기 드레인 강화 졍션용 이온은 상기 드레인 정션용 이온과 동일한 형의 원소이고, 주입농도는 상기 드레인 정션용 이온보다 낮은 것을 특징으로 하는 SOI 상에 반도체 제조방법.
  41. 제36항 또는 제37항에 있어서, 상기 정션이온주입 후에 이온 활성화를 위하여 소정 온도 이상에서 급속열처리방법(Rapid thermal processing)으로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  42. a) 절연막 상에 형성된 단결정 실리콘층이 마련된 반도체 기판을 마련하는 단계;
    b) 상기 단결정 실리콘 상에 소자분리용 절연막을 형성하여 소자영역을 형성하는 단계;
    c) 상기 소자영역에 게이트 절연막과 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;
    d) 상기 게이트 도전막에 게이트 패턴을 형성하는 단계;
    e) 상기 게이트 패턴의 측벽에 제1절연막 스페이서를 형성하는 단계;
    f) 상기 게이트의 양측으로 소정 깊이의 소스/드레인 정션을 형성하는 단계;
    g) 상기 제1절연막의 측벽에 제2절연막을 형성하는 단계;
    h) 상기 드레인 정션의 하부 영역에 드레인 강화 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  43. 제42항에 있어서, b) 단계는,
    상기 단결정 실리콘층에 트렌치를 형성하는 단계;
    상기 트렌치 내부에 절연막을 충진하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  44. 제42항에 있어서, c) 단계는,
    반도체 기판의 상기 소자영역에 실리콘 절연막을 형성하는 단계;
    상기 실리콘 산화막 상에 전도성막을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  45. 제44항에 있어서, 상기 전도성막은 폴리실리콘과 실리사이드 중 적어도 어느 하나를 포함하는 것을 특징으로 SOI 상에 반도체 장치 제조방법.
  46. 제42항에 있어서, d) 단계는,
    상기 게이트 도전막 상에 포토 레지스트를 도포하는 단계;
    상기 포토 레지스트에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 포토 레지스트를 마스크로 이용하여 상기 게이트 도전막에 게이트 패턴을 전사하는 단계; 및
    상기 포토 레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  47. 제46항에 있어서, 상기 포토 레지스트를 제거하는 단계 후에 상기 게이트 패턴의 양측에 노출된 상기 소자형성영역에 채널이온을 주입하는(Channel ion implant) 단계를 더 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  48. 제47항에 있어서, 상기 채널이온은 P 타입과 N 타입원소 중 어느 하나인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  49. 제48항에 있어서, 상기 P 타입 채널이온은 B 또는 BF2인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  50. 제48항에 있어서, 상기 N 타입 채널이온은 P 와 As 및 Sb 중 어느 하나인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  51. 제42항에 있어서, 상기 d) 단계는,
    상기 게이트 패턴의 측벽에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  52. 제51항에 있어서, 상기 산화막은 상기 게이트 패턴의 측벽에 드러난 게이트도전막을 산화시켜 형성된 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  53. 제52항에 있어서, 상기 산화막은 화학기상증착법(CVD)에 의해서 형성된 실리콘 절연막을 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  54. 제42항에 있어서, 상기 e) 단계는,
    상기 게이트 패턴이 형성된 반도체 기판 상에 스페이서용 절연막을 형성하는 단계;
    상기 스페이서용 절연막을 건식식각법으로 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  55. 제54항에 있어서, 상기 스페이서용 절연막은 화학기상증착법(CVD)에 의해서 형성되는 것을 특징으로 SOI 상에 반도체 장치 제조방법.
  56. 제42항에 있어서, 상기 f) 단계는,
    상기 게이트 패턴 및 상기 제1절연막 스페이서를 마스크로 이용하여 상기 소자형성영역의 소스와 드레인 영역에 정션이온(junction ion)을 주입하는 단계를 포함하는 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  57. 제56항에 있어서, 상기 정션이온은 NMOS 영역에는 N 형 정션이온을 주입하고PMOS 영역에는 P 형 정션이온을 주입하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  58. 제57항에 있어서, 상기 N 형 정션이온은 P 또는 As 중 어느 하나인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  59. 제57항에 있어서, 상기 P 형 정션이온은 B 또는 BF2인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  60. 제56항에 있어서, 상기 정션이온 주입 후에 이온 활성화를 위하여 소정 온도 이상에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  61. 제72항에 있어서, 상기 열처리하는 단계는 급속열처리방법(Rapid thermal processing)으로 진행되는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  62. 제42항에 있어서, 상기 g)단계는,
    상기 반도체 기판 상에서 스페이서용 절연막을 형성하는 단계;
    상기 스페이서용 절연막을 건식식각법에 의해서 이방성으로 전면식각하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 제조장치 제조방법.
  63. 제62항에 있어서, 상기 스페이서용 절연막은 화학기상증착법에 의해서 형성된 실리콘 절연막인 것을 특징으로 하는 SOI 상에 반도체 제조장치 제조방법.
  64. 제42항에 있어서, 상기 h)단계는,
    소자형성영역의 상기 소스 영역을 차단하는 단계;
    상기 소자형성영역의 상기 드레인 영역에만 드레인 강화 정션용 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  65. 제64항에 있어서, 상기 소스영역을 차단하는 단계는,
    상기 반도체 기판 상에 포토 레지스트를 도포하는 단계;
    상기 드레인 영역만 노출 되도록 상기 포토 레지스트에 드레인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  66. 제64항에 있어서, 상기 드레인 강화 정션용 이온은 NMOS 영역에는 N 형 이온을 주입하고 PMOS 영역에는 P 형 이온을 주입하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  67. 제66항에 있어서, 상기 N 형 이온은 P 또는 As 중 어느 하나인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  68. 제66항에 있어서, 상기 P 형 이온은 B 또는 BF2인 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  69. 제66항에 있어서, 상기 드레인 강화 정션용 이온 주입 후에 이온 활성화를 위하여 소정 온도 이상에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
  70. 제69항에 있어서, 상기 열처리하는 단계는 급속열처리방법(Rapid thermal processing)으로 진행되는 것을 특징으로 하는 SOI 상에 반도체 장치 제조방법.
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