JP2695843B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2695843B2 JP2695843B2 JP14489288A JP14489288A JP2695843B2 JP 2695843 B2 JP2695843 B2 JP 2695843B2 JP 14489288 A JP14489288 A JP 14489288A JP 14489288 A JP14489288 A JP 14489288A JP 2695843 B2 JP2695843 B2 JP 2695843B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、絶縁体基板あるいは、絶縁膜上に形成され
た半導体装置に関する。
た半導体装置に関する。
（従来の技術） 最近、電子ビームやレーザーアニール技術を用いて、
絶縁膜上にシリコンの単結晶層を形成するSOI（Silicon
on Insulator）技術の開発が盛んに行われている。そ
して、この技術で得られた半導体層に絶縁ゲート型電界
効果トランジスタ（MOSFET）を形成して成る３次元ICの
開発が行われている。この様な絶縁膜上に形成された従
来のMOSFETのチャネル方向に沿って切断して得られる断
面を第３図（ａ）に示す。通常、シリコン基板31には、
素子が形成され、その上に、絶縁膜32が厚さ約１μｍ形
成される。ここでは、図面を簡潔にするためシリコン基
板31上の素子形成図は省略されている。上記形成された
絶縁膜32上に、前述のSOI技術によって、単結晶シリコ
ン層34を形成する。この層は、膜厚約0.1μｍで不純物
濃度Nsub＝１×1014cm-3である。次に、ゲート絶縁膜35
を約100Å形成した後、続いて、多結晶シリコン膜36を
堆積する。そして通常用いられるリソグラフィ技術で、
前記多結晶シリコン膜36及びゲート絶縁膜35をパターニ
ングする。この後、例えばヒ素不純物を露出しているシ
リコン基板に導入し、ドレイン領域37及びソース領域38
が形成される。この様にして、絶縁膜32上にMOSFETが作
られる。
絶縁膜上にシリコンの単結晶層を形成するSOI（Silicon
on Insulator）技術の開発が盛んに行われている。そ
して、この技術で得られた半導体層に絶縁ゲート型電界
効果トランジスタ（MOSFET）を形成して成る３次元ICの
開発が行われている。この様な絶縁膜上に形成された従
来のMOSFETのチャネル方向に沿って切断して得られる断
面を第３図（ａ）に示す。通常、シリコン基板31には、
素子が形成され、その上に、絶縁膜32が厚さ約１μｍ形
成される。ここでは、図面を簡潔にするためシリコン基
板31上の素子形成図は省略されている。上記形成された
絶縁膜32上に、前述のSOI技術によって、単結晶シリコ
ン層34を形成する。この層は、膜厚約0.1μｍで不純物
濃度Nsub＝１×1014cm-3である。次に、ゲート絶縁膜35
を約100Å形成した後、続いて、多結晶シリコン膜36を
堆積する。そして通常用いられるリソグラフィ技術で、
前記多結晶シリコン膜36及びゲート絶縁膜35をパターニ
ングする。この後、例えばヒ素不純物を露出しているシ
リコン基板に導入し、ドレイン領域37及びソース領域38
が形成される。この様にして、絶縁膜32上にMOSFETが作
られる。
このMOSFETにおいて、前述した様に、基板不純物濃度
が１×1014cm-3と極めて低濃度で、かつ、半導体層34が
約1.0μｍと非常に薄いため、ゲート電圧が印加される
と、基板全体が空乏化し、ソース・ドレイン間を流れる
電流のモードは、通常の反転層を流れる表面型ではな
く、基板全体を流れるバルク型になる。従って、キャリ
アの移動度は表面型よりも大きく、素子の高速動作が実
現出来る利点がある。
が１×1014cm-3と極めて低濃度で、かつ、半導体層34が
約1.0μｍと非常に薄いため、ゲート電圧が印加される
と、基板全体が空乏化し、ソース・ドレイン間を流れる
電流のモードは、通常の反転層を流れる表面型ではな
く、基板全体を流れるバルク型になる。従って、キャリ
アの移動度は表面型よりも大きく、素子の高速動作が実
現出来る利点がある。
しかし、前述した様に、半導体層34の全体が空乏化す
るため、ゲート電極から出る電気力線は、半導体層34を
突き抜けて基板31に終端する。従って基板電位の変動が
直接MOSFETの電流−電圧特性へ悪影響を与える。つま
り、第４図のゲート電圧（VG）に対するドレイン電流
（ID）の特性図に示す様に、例えば基板電位Vsubが0vか
ら−5vに変動すると、しきい値電圧が約0.1v変化し、電
流レベルで約100倍変化する。この変化は、集積回路を
設計する上で、大きな妨げとなっていた。
るため、ゲート電極から出る電気力線は、半導体層34を
突き抜けて基板31に終端する。従って基板電位の変動が
直接MOSFETの電流−電圧特性へ悪影響を与える。つま
り、第４図のゲート電圧（VG）に対するドレイン電流
（ID）の特性図に示す様に、例えば基板電位Vsubが0vか
ら−5vに変動すると、しきい値電圧が約0.1v変化し、電
流レベルで約100倍変化する。この変化は、集積回路を
設計する上で、大きな妨げとなっていた。
また、第３図（ｂ）に示す様に、半導体層34を突き抜
ける電気力線を電気的にシールドするために、絶縁膜32
中に、シールド層39を設ける構造があるが、この場合に
は、ソース38とシールド層39間、ドレイン37とシールド
層間、そして、シリコン基板31とシールド層間の各キャ
パシターが極めて増大し、素子の高速動作に対して不都
合である。一方、そのキャパシタンスを減らすために、
絶縁膜32,32aの厚さを厚くすると、微細加工精度が悪化
するため、それ程厚く出来ない制約がある。
ける電気力線を電気的にシールドするために、絶縁膜32
中に、シールド層39を設ける構造があるが、この場合に
は、ソース38とシールド層39間、ドレイン37とシールド
層間、そして、シリコン基板31とシールド層間の各キャ
パシターが極めて増大し、素子の高速動作に対して不都
合である。一方、そのキャパシタンスを減らすために、
絶縁膜32,32aの厚さを厚くすると、微細加工精度が悪化
するため、それ程厚く出来ない制約がある。
（発明が解決しようとする課題） 本発明は、上記従来法の欠点に鑑みてなされたもの
で、その目的とするところは、SOI素子において、その
素子の電流−電圧特性が基板電位の影響を受けない安定
な特性を有する、かつ浮遊容量の少ない、高速動作をす
るSOI素子構造の半導体装置を提供することにある。
で、その目的とするところは、SOI素子において、その
素子の電流−電圧特性が基板電位の影響を受けない安定
な特性を有する、かつ浮遊容量の少ない、高速動作をす
るSOI素子構造の半導体装置を提供することにある。
（課題を解決するための手段） 本発明の骨子は、SOI素子のソース領域の一部が絶縁
膜中に埋設され、かつドレイン領域とソース領域間のチ
ャネル領域の真下部へ延長されていることにある。これ
によって、基板電位の影響を全く受けない安定した電流
−電圧特性を有し、かつ浮遊容量の少ない高速動作をす
るSOI素子構造の半導体装置が提供される。
膜中に埋設され、かつドレイン領域とソース領域間のチ
ャネル領域の真下部へ延長されていることにある。これ
によって、基板電位の影響を全く受けない安定した電流
−電圧特性を有し、かつ浮遊容量の少ない高速動作をす
るSOI素子構造の半導体装置が提供される。
（作用） 本発明は、前述したSOI素子のソース領域を絶縁膜中
に埋設させ、ドレイン・ソース間のチャネル領域真下部
へ延長させて、SOI素子のゲート電極から出る電気力線
を上記埋設、延長されたソース領域へ終端させる、いわ
ゆるシールド効果を利用する所にある。シールドに際し
ては、シールド層とドレイン間，又は、ソース間等の浮
遊容量の増大を抑止すると共に、効果的にシールド可能
な構造を有するものである。
に埋設させ、ドレイン・ソース間のチャネル領域真下部
へ延長させて、SOI素子のゲート電極から出る電気力線
を上記埋設、延長されたソース領域へ終端させる、いわ
ゆるシールド効果を利用する所にある。シールドに際し
ては、シールド層とドレイン間，又は、ソース間等の浮
遊容量の増大を抑止すると共に、効果的にシールド可能
な構造を有するものである。
（実施例） 以下、本発明の一実施例の請細について、図面を用い
て説明する。
て説明する。
第１図（ａ）は、本発明によるSOI素子の一実施例を
示す上面図である。また、第１図（ｂ）は、第１図
（ａ）においてＡ−Ａ′の一点鎖線で切断されたSOI素
子の断面図である。さらに、第１図（ｃ）は、第１図
（ａ）において、Ｂ−Ｂ′の一点鎖線で切断されたSOI
素子の断面図である。第１図（ａ）〜（ｃ）での同一部
分は、同一の符号を付して示した。11は、例えば半導体
シリコン基板である。12は前記半導体シリコン基板上に
形成された絶縁膜あるいは絶縁体基板等の絶縁層、例え
ばシリコン酸化膜であり、19は埋設されたフィールド絶
縁膜である。そして、14は、例えばＰ型（100）方位の
シリコン半導体層で、17及び18は、前記シリコン半導体
層と反対導電型の高不純物濃度、例えばヒ素不純物を有
するドレイン及びソース領域である。さらに、13は、前
記ソース領域に接続されたソース領域と同導電型を有す
る埋め込み半導体層である。15は、ゲート絶縁膜であ
る。そして、16は、多結晶シリコンのゲート電極であ
る。
示す上面図である。また、第１図（ｂ）は、第１図
（ａ）においてＡ−Ａ′の一点鎖線で切断されたSOI素
子の断面図である。さらに、第１図（ｃ）は、第１図
（ａ）において、Ｂ−Ｂ′の一点鎖線で切断されたSOI
素子の断面図である。第１図（ａ）〜（ｃ）での同一部
分は、同一の符号を付して示した。11は、例えば半導体
シリコン基板である。12は前記半導体シリコン基板上に
形成された絶縁膜あるいは絶縁体基板等の絶縁層、例え
ばシリコン酸化膜であり、19は埋設されたフィールド絶
縁膜である。そして、14は、例えばＰ型（100）方位の
シリコン半導体層で、17及び18は、前記シリコン半導体
層と反対導電型の高不純物濃度、例えばヒ素不純物を有
するドレイン及びソース領域である。さらに、13は、前
記ソース領域に接続されたソース領域と同導電型を有す
る埋め込み半導体層である。15は、ゲート絶縁膜であ
る。そして、16は、多結晶シリコンのゲート電極であ
る。
第２図（ａ）〜（ｉ）は、第１図（ａ）〜（ｃ）に示
した本発明によるSOI素子の製造工程を示す断面図であ
る。先ず、第２図（ａ）に示す様に、例えば、シリコン
基板210上にCVD法によりシリコン酸化膜220を約0.5μｍ
堆積する。このシリコン酸化膜220をリソグラフィ技術
によるマスクパターンを用い、開口部290をテーパー状
にエッチングし形成する。続いて、第２図（ｂ）に示す
如く全面に厚さ約0.2μｍのＮ型多結晶シリコン膜230を
形成する。次に、第２図（ｃ）に示す如く、前記多結晶
シリコン膜230を通常のリソグラフィ技術で、パターニ
ングした後、全面に、約0.5μｍのシリコン酸化膜220a
を形成する（第２図（ｄ））。そして、例えば、加速電
圧15KV、ビーム電流2mA、ビーム振り幅5mmの疑似状電子
ビームを用いてアニールし、多結晶シリコン膜230を単
結晶化させ、第１シリコン層230を形成させる。その
後、前記シリコン酸化膜220aを通常のリソグラフィ技術
により開口部291をテーパー状に形成する（第２図
（ｅ））。次に、非結晶シリコン膜2409を約0.1μｍ形
成した後、固相成長技術（例えば、650℃,20分）で、単
結晶化させ、第２シリコン層240を形成させる（第２図
（ｆ））。そして、素子領域となる部分をマスクでおお
い、他の部分を、例えば反応性イオンエッチングで、前
記第１シリコン層230よりも深い位置迄、エッチング
し、開口部292を形成する（第２図（ｇ））。前記マス
クを除去した後、開口部292に、例えばシリコン酸化膜2
93を埋め込み、表面を平坦にする（第２図（ｈ））。こ
の様に、素子分離工程を終えた後、第２シリコン層240
の表面を熱酸化し、ゲート絶縁膜250を、例えば、膜厚
で約100Å形成する。その後、全面に、ボロンイオン注
入を行い、Ｐ型シリコン層にする。次に、例えば多結晶
シリコン膜260を約0.4μｍ形成した後、リソグラフィ技
術を用い、前記多結晶シリコン膜260をパターニングす
る。その後、例えばヒ素イオンを全面に、イオン注入
し、Ｎ型領域270及び280を形成する（第２図（ｉ））。
この様に、ゲート電極260、ドレイン領域270、そしてソ
ース領域280を形成した後、以下、通常の工程に従い、
本発明の一実施例によるSOI素子が完成する。
した本発明によるSOI素子の製造工程を示す断面図であ
る。先ず、第２図（ａ）に示す様に、例えば、シリコン
基板210上にCVD法によりシリコン酸化膜220を約0.5μｍ
堆積する。このシリコン酸化膜220をリソグラフィ技術
によるマスクパターンを用い、開口部290をテーパー状
にエッチングし形成する。続いて、第２図（ｂ）に示す
如く全面に厚さ約0.2μｍのＮ型多結晶シリコン膜230を
形成する。次に、第２図（ｃ）に示す如く、前記多結晶
シリコン膜230を通常のリソグラフィ技術で、パターニ
ングした後、全面に、約0.5μｍのシリコン酸化膜220a
を形成する（第２図（ｄ））。そして、例えば、加速電
圧15KV、ビーム電流2mA、ビーム振り幅5mmの疑似状電子
ビームを用いてアニールし、多結晶シリコン膜230を単
結晶化させ、第１シリコン層230を形成させる。その
後、前記シリコン酸化膜220aを通常のリソグラフィ技術
により開口部291をテーパー状に形成する（第２図
（ｅ））。次に、非結晶シリコン膜2409を約0.1μｍ形
成した後、固相成長技術（例えば、650℃,20分）で、単
結晶化させ、第２シリコン層240を形成させる（第２図
（ｆ））。そして、素子領域となる部分をマスクでおお
い、他の部分を、例えば反応性イオンエッチングで、前
記第１シリコン層230よりも深い位置迄、エッチング
し、開口部292を形成する（第２図（ｇ））。前記マス
クを除去した後、開口部292に、例えばシリコン酸化膜2
93を埋め込み、表面を平坦にする（第２図（ｈ））。こ
の様に、素子分離工程を終えた後、第２シリコン層240
の表面を熱酸化し、ゲート絶縁膜250を、例えば、膜厚
で約100Å形成する。その後、全面に、ボロンイオン注
入を行い、Ｐ型シリコン層にする。次に、例えば多結晶
シリコン膜260を約0.4μｍ形成した後、リソグラフィ技
術を用い、前記多結晶シリコン膜260をパターニングす
る。その後、例えばヒ素イオンを全面に、イオン注入
し、Ｎ型領域270及び280を形成する（第２図（ｉ））。
この様に、ゲート電極260、ドレイン領域270、そしてソ
ース領域280を形成した後、以下、通常の工程に従い、
本発明の一実施例によるSOI素子が完成する。
この様にして完成したSOI素子の電気的特性を求めた
結果の一例を第５図に示す。SOI素子のソース領域の一
部がドレイン領域の先端迄、延長されている場合であ
る。基板電位Vsubを0Vから−5Vに変化させても、電流−
電圧特性が全く変動しない非常に優れた特性を有するSO
I素子である。
結果の一例を第５図に示す。SOI素子のソース領域の一
部がドレイン領域の先端迄、延長されている場合であ
る。基板電位Vsubを0Vから−5Vに変化させても、電流−
電圧特性が全く変動しない非常に優れた特性を有するSO
I素子である。
尚、前記SOI素子ののソース領域の一部の延長距離ｘ
を変えた場合のしきい値電圧変動（Vsub＝0Vと−5Vにお
けるID＝１μＡで評価したしきい値電圧VTの差）△V
Tと、チャネル中央を原点にとり、ソース領域の一部延
長距離ｘとの関係を第６図に示す。この関係は、埋設さ
れる深さを約１μｍ膜厚の絶縁膜220内で変えても殆ん
ど変わらない。
を変えた場合のしきい値電圧変動（Vsub＝0Vと−5Vにお
けるID＝１μＡで評価したしきい値電圧VTの差）△V
Tと、チャネル中央を原点にとり、ソース領域の一部延
長距離ｘとの関係を第６図に示す。この関係は、埋設さ
れる深さを約１μｍ膜厚の絶縁膜220内で変えても殆ん
ど変わらない。
一方、ソース領域の埋設延長位置が、ドレインに接近
するに従って、ソースとドレイン間のキャパシタンスが
増大する。すなわち、その延長部230が、ドレイン領域
の真下に入り込むと、キャパタンスは、延長距離に対し
て、ほぼ正比例して増大する。従って、前記延長端の位
置をチャネル中央位置を原点として、ドレイン領域方向
へチャネル長の1/4の位置から、ドレイン領域の先端、
すなわちチャネル端の位置に設定されることが最適であ
る。
するに従って、ソースとドレイン間のキャパシタンスが
増大する。すなわち、その延長部230が、ドレイン領域
の真下に入り込むと、キャパタンスは、延長距離に対し
て、ほぼ正比例して増大する。従って、前記延長端の位
置をチャネル中央位置を原点として、ドレイン領域方向
へチャネル長の1/4の位置から、ドレイン領域の先端、
すなわちチャネル端の位置に設定されることが最適であ
る。
上記の実施例は、ＮチャネルのSOI素子を例にとり述
べたが、ＰチャネルSOI素子でもよい。又、ソース、ド
レインの不純物濃度分布は、通常の高濃度のみならず、
いわゆるLDD構造の低濃度にした場合でも良い。
べたが、ＰチャネルSOI素子でもよい。又、ソース、ド
レインの不純物濃度分布は、通常の高濃度のみならず、
いわゆるLDD構造の低濃度にした場合でも良い。
本発明によれば、SOI素子のソース領域の一部がSOIの
絶縁膜中に埋設され、又、そのドレインとソース間のチ
ャネル領域の真下部へ延長させる位置に設定することに
よって、基板電位変化の影響を全く受けない安定した電
流−電圧特性が得られ、かつ、ソース・ドレイン間のキ
ャパシタンスが小さく、極めて、優れた高速度SOI素子
が得られる。
絶縁膜中に埋設され、又、そのドレインとソース間のチ
ャネル領域の真下部へ延長させる位置に設定することに
よって、基板電位変化の影響を全く受けない安定した電
流−電圧特性が得られ、かつ、ソース・ドレイン間のキ
ャパシタンスが小さく、極めて、優れた高速度SOI素子
が得られる。
第１図（ａ）は、本発明によるSOI素子の一実施例を示
す上面図、第１図（ｂ）は、第１図（ａ）のＡ−Ａ′で
切断したSOI素子の断面図、第１図（ｃ）は、第１図
（ａ）のＢ−Ｂ′で切断したSOI素子の断面図、第２図
は、本発明によるSOI素子の一実施例の製造工程を示す
断面図、第３図（ａ），（ｂ）は従来のSOI素子断面
図、第４図は、前記従来のSOI素子の特性図、第５図は
本発明のSOI素子の電気的特性を示した図、第６図は本
発明のSOI素子のソース延長距離に対するしきい値電圧
変動の関係を示した図である。 11,210,31……シリコン基板、12,220,220a,32,32a……
絶縁膜、13,230……ソース領域の埋設延長部、14,240,3
4……半導体層、15,250,35……ゲート絶縁膜、16,260,3
6……多結晶シリコン膜、17,270,37……ドレイン領域、
18,280,38……ソース領域、19,293……埋め込みフィー
ルド絶縁膜、290,291,292……開口部、18,240a……単結
晶化されたシリコンの残存部、39……シールド層。
す上面図、第１図（ｂ）は、第１図（ａ）のＡ−Ａ′で
切断したSOI素子の断面図、第１図（ｃ）は、第１図
（ａ）のＢ−Ｂ′で切断したSOI素子の断面図、第２図
は、本発明によるSOI素子の一実施例の製造工程を示す
断面図、第３図（ａ），（ｂ）は従来のSOI素子断面
図、第４図は、前記従来のSOI素子の特性図、第５図は
本発明のSOI素子の電気的特性を示した図、第６図は本
発明のSOI素子のソース延長距離に対するしきい値電圧
変動の関係を示した図である。 11,210,31……シリコン基板、12,220,220a,32,32a……
絶縁膜、13,230……ソース領域の埋設延長部、14,240,3
4……半導体層、15,250,35……ゲート絶縁膜、16,260,3
6……多結晶シリコン膜、17,270,37……ドレイン領域、
18,280,38……ソース領域、19,293……埋め込みフィー
ルド絶縁膜、290,291,292……開口部、18,240a……単結
晶化されたシリコンの残存部、39……シールド層。
Claims (3)
- 【請求項１】絶縁層上に、島状に形成された第１不純物
を含む複数個の半導体層を有し、前記半導体層には、第
２の不純物を導入してなるソース及びドレイン領域が形
成され、かつ前記半導体層上に前記ソース・ドレイン間
のチャネル領域の電位を制御するゲート電極を有する半
導体装置において、前記ソース領域の一部が、チャネル
領域下の前記絶縁層中に埋設され、ドレイン領域方向に
延長されていることを特徴とする半導体装置。 - 【請求項２】前記ソース領域のドレイン領域方向に延長
された領域のドレイン領域側端部が、チャネル中央位置
を原点として、ドレイン領域方向へチャネル長の1/4の
位置から前記ドレイン領域のチャネル側端部の位置に位
置することを特徴とする請求項１記載の半導体装置。 - 【請求項３】絶縁層と、この絶縁層表面に形成された第
１導電型半導体層からなるチャネル領域と、前記絶縁層
表面に前記チャネル領域を介して対向して形成された第
２導電型半導体層からなるソース領域及びドレイン領域
と、前記チャネル領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、前記絶
縁層を介して前記チャネル領域と対向して形成され、前
記ソース領域に接続された埋め込み半導体層とを有する
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14489288A JP2695843B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14489288A JP2695843B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022176A JPH022176A (ja) | 1990-01-08 |
| JP2695843B2 true JP2695843B2 (ja) | 1998-01-14 |
Family
ID=15372773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14489288A Expired - Fee Related JP2695843B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695843B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191397A (en) * | 1989-09-07 | 1993-03-02 | Kabushiki Kaisha Toshiba | SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region |
| JP2776059B2 (ja) * | 1991-06-11 | 1998-07-16 | 日本電気株式会社 | 絶縁ゲート電界効果トランジスタ |
| KR100425462B1 (ko) * | 2001-09-10 | 2004-03-30 | 삼성전자주식회사 | Ｓｏｉ 상의 반도체 장치 및 그의 제조방법 |
| CN103250816A (zh) * | 2013-05-10 | 2013-08-21 | 镇江市丹徒区茗缘茶叶专业合作社 | 多功能摊凉筛 |
-
1988
- 1988-06-14 JP JP14489288A patent/JP2695843B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022176A (ja) | 1990-01-08 |
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