JPH0661501A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0661501A JPH0661501A JP21255592A JP21255592A JPH0661501A JP H0661501 A JPH0661501 A JP H0661501A JP 21255592 A JP21255592 A JP 21255592A JP 21255592 A JP21255592 A JP 21255592A JP H0661501 A JPH0661501 A JP H0661501A
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Abstract
(57)【要約】
【目的】 ＳＯＩ基板等の絶縁体上の半導体層を用いて
形成された電界効果型半導体装置に関し、チャネル領域
からフローティングゲートに電子を注入、あるいは、こ
れから収集することによるゲート絶縁膜の劣化を低減す
る。 【構成】 絶縁体１上の半導体層２からなるチャネル領
域の上に絶縁膜３を介してフローティングゲート４を形
成し、その上に絶縁膜５を介してのコントロールゲート
６を形成し、このコントロールゲート６の下に、この半
導体層からなりチャネル領域２から延びるソース領域７
とドレイン領域８を形成し、これに加えて少なくとも１
つの、この半導体層からなりチャネル領域から延びるチ
ャネル領域バイアス層９，１０を形成することによっ
て、広い面積のチャネル領域から低電流密度でフローテ
ィングゲートに電子を注入し、あるいは、フローティン
グゲートから電子を収集するようにして、ゲート絶縁膜
３の劣化を低減する。
形成された電界効果型半導体装置に関し、チャネル領域
からフローティングゲートに電子を注入、あるいは、こ
れから収集することによるゲート絶縁膜の劣化を低減す
る。 【構成】 絶縁体１上の半導体層２からなるチャネル領
域の上に絶縁膜３を介してフローティングゲート４を形
成し、その上に絶縁膜５を介してのコントロールゲート
６を形成し、このコントロールゲート６の下に、この半
導体層からなりチャネル領域２から延びるソース領域７
とドレイン領域８を形成し、これに加えて少なくとも１
つの、この半導体層からなりチャネル領域から延びるチ
ャネル領域バイアス層９，１０を形成することによっ
て、広い面積のチャネル領域から低電流密度でフローテ
ィングゲートに電子を注入し、あるいは、フローティン
グゲートから電子を収集するようにして、ゲート絶縁膜
３の劣化を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型半導体装
置、特に、ＳＯＩ基板等の絶縁体上の半導体層を用いて
形成された電界効果型半導体装置に関する。
置、特に、ＳＯＩ基板等の絶縁体上の半導体層を用いて
形成された電界効果型半導体装置に関する。
【０００２】
【従来の技術】ＳＯＩ基板、ＳＩＭＯＸ基板等の、絶縁
体の上に形成された半導体層を用いたフローティングゲ
ート付ＭＯＳトランジスタ等の電界効果型半導体装置は
従来から知られている。このように、絶縁体上の半導体
層を用いた電界効果型半導体装置は、寄生容量を低減し
て高速動作を実現することができるほか、容易に素子間
を電気的に分離することができるため、高集積化記憶装
置等に多用されている。
体の上に形成された半導体層を用いたフローティングゲ
ート付ＭＯＳトランジスタ等の電界効果型半導体装置は
従来から知られている。このように、絶縁体上の半導体
層を用いた電界効果型半導体装置は、寄生容量を低減し
て高速動作を実現することができるほか、容易に素子間
を電気的に分離することができるため、高集積化記憶装
置等に多用されている。
【０００３】
【発明が解決しようとする課題】ところが、このように
絶縁体上に形成された半導体層を用いたフローティング
ゲート付ＭＯＳトランジスタ等の電界効果型半導体装置
においては、チャネル領域を構成する半導体層へのコン
タクトを取ることが困難であるため、フローティングゲ
ートへの電子の注入、あるいは、フローティングゲート
からの電子の収集は、コントロールゲートと本来のソー
ス領域またはドレイン領域の間に高い電圧を印加してき
わめて薄いゲート絶縁膜を通して行われている。そのた
め、ゲート絶縁膜を通して流れる電流の密度が大きくな
るため、ゲート絶縁膜が経年劣化するという問題が生じ
ている。
絶縁体上に形成された半導体層を用いたフローティング
ゲート付ＭＯＳトランジスタ等の電界効果型半導体装置
においては、チャネル領域を構成する半導体層へのコン
タクトを取ることが困難であるため、フローティングゲ
ートへの電子の注入、あるいは、フローティングゲート
からの電子の収集は、コントロールゲートと本来のソー
ス領域またはドレイン領域の間に高い電圧を印加してき
わめて薄いゲート絶縁膜を通して行われている。そのた
め、ゲート絶縁膜を通して流れる電流の密度が大きくな
るため、ゲート絶縁膜が経年劣化するという問題が生じ
ている。
【０００４】本発明は、チャネル領域からフローティン
グゲートに電子を注入、あるいは、フローティングゲー
トから電子を収集する過程でゲート絶縁膜が劣化するの
を防ぎ、電界効果型半導体装置の長寿命化を実現するこ
とを目的とする。
グゲートに電子を注入、あるいは、フローティングゲー
トから電子を収集する過程でゲート絶縁膜が劣化するの
を防ぎ、電界効果型半導体装置の長寿命化を実現するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明にかかる、絶縁体
上の半導体層によって形成された電界効果型半導体装置
においては、前記の課題を解決するために、該半導体層
からなるチャネル領域の上に絶縁膜を介してコントロー
ルゲートが形成され、該コントロールゲートの下に、該
半導体層からなり該チャネル領域から延びるソース領域
とドレイン領域が形成され、かつ、該半導体層からなり
該チャネル領域から延びるチャネル領域バイアス層が形
成されている構成を採用した。
上の半導体層によって形成された電界効果型半導体装置
においては、前記の課題を解決するために、該半導体層
からなるチャネル領域の上に絶縁膜を介してコントロー
ルゲートが形成され、該コントロールゲートの下に、該
半導体層からなり該チャネル領域から延びるソース領域
とドレイン領域が形成され、かつ、該半導体層からなり
該チャネル領域から延びるチャネル領域バイアス層が形
成されている構成を採用した。
【０００６】また、本発明にかかる他の絶縁体上の半導
体層によって形成された電界効果型半導体装置において
は、該半導体層からなるチャネル領域の上に絶縁膜を介
して少なくとも１対の相対向する辺を有する多角形のコ
ントロールゲートが形成され、該コントロールゲートの
該相対向する２辺の下に、該半導体層からなり該チャネ
ル領域から延びるソース領域とドレイン領域が形成さ
れ、該コントロールゲートの他の辺のうちの少なくとも
１辺の下に、該半導体層からなり該チャネル領域から延
びるチャネル領域バイアス層が形成されている構成を採
用した。
体層によって形成された電界効果型半導体装置において
は、該半導体層からなるチャネル領域の上に絶縁膜を介
して少なくとも１対の相対向する辺を有する多角形のコ
ントロールゲートが形成され、該コントロールゲートの
該相対向する２辺の下に、該半導体層からなり該チャネ
ル領域から延びるソース領域とドレイン領域が形成さ
れ、該コントロールゲートの他の辺のうちの少なくとも
１辺の下に、該半導体層からなり該チャネル領域から延
びるチャネル領域バイアス層が形成されている構成を採
用した。
【０００７】これらの場合、絶縁体上の半導体層からな
るチャネル領域の上に絶縁膜を介してフローティングゲ
ートが形成され、その上に絶縁膜を介してコントロール
ゲートが形成されている構成を採用し、チャネル領域バ
イアス層とコントロールゲートの間に電圧を加えて、チ
ャネル領域からフローティングゲートに電子を注入し、
あるいは、フローティングゲートからチャネル領域に電
子を収集することができる。
るチャネル領域の上に絶縁膜を介してフローティングゲ
ートが形成され、その上に絶縁膜を介してコントロール
ゲートが形成されている構成を採用し、チャネル領域バ
イアス層とコントロールゲートの間に電圧を加えて、チ
ャネル領域からフローティングゲートに電子を注入し、
あるいは、フローティングゲートからチャネル領域に電
子を収集することができる。
【０００８】これらの場合、半導体層として貼り合わせ
ＳＯＩ基板、あるいは、ＳＩＭＯＸ基板の半導体層を用
いることができ、さらに、半導体層として絶縁膜の上に
形成された多結晶シリコンあるいはアモルファスシリコ
ンを用いることができる。
ＳＯＩ基板、あるいは、ＳＩＭＯＸ基板の半導体層を用
いることができ、さらに、半導体層として絶縁膜の上に
形成された多結晶シリコンあるいはアモルファスシリコ
ンを用いることができる。
【０００９】
【作用】本発明における電界効果型半導体装置のよう
に、チャネル領域の上に絶縁膜を介してコントロールゲ
ートあるいはコントロールゲートとともにフローティン
グゲートを形成し、フローティングゲートあるいはコン
トロールゲートの下に、従来の電界効果型半導体装置と
同様にチャネル領域から延びるソース領域とドレイン領
域を形成し、これに加えて、チャネル領域から延びるチ
ャネル領域バイアス層を形成すると、チャネル領域に容
易にバイアス電圧を印加することができ、また、コント
ロールゲートとチャネル領域バイアス層の間に電圧を印
加して、チャネル領域からフローティングゲートに電子
を注入し、あるいは、フローティングゲートから電子を
収集するようにすると、電子の注入と収集の際の電流密
度が低下し、ゲート絶縁膜の経年劣化が緩和される。
に、チャネル領域の上に絶縁膜を介してコントロールゲ
ートあるいはコントロールゲートとともにフローティン
グゲートを形成し、フローティングゲートあるいはコン
トロールゲートの下に、従来の電界効果型半導体装置と
同様にチャネル領域から延びるソース領域とドレイン領
域を形成し、これに加えて、チャネル領域から延びるチ
ャネル領域バイアス層を形成すると、チャネル領域に容
易にバイアス電圧を印加することができ、また、コント
ロールゲートとチャネル領域バイアス層の間に電圧を印
加して、チャネル領域からフローティングゲートに電子
を注入し、あるいは、フローティングゲートから電子を
収集するようにすると、電子の注入と収集の際の電流密
度が低下し、ゲート絶縁膜の経年劣化が緩和される。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１（Ａ）〜（Ｃ）は、本発明の一実施例のフロ
ーティングゲート付ＭＯＳトランジスタの構成説明図で
ある。図１（Ａ）は平面図、図１（Ｂ）はＹ−Ｙ’線に
おける断面図、図１（Ｃ）はＸ−Ｘ’線における断面図
である。この図において、１は絶縁基板、２はｐ型シリ
コン層、３は第１のシリコン酸化膜、４は第１のシリコ
ン多結晶膜、５は第２のシリコン酸化膜、６は第２のシ
リコン多結晶膜、７は第１のｎ型領域、８は第２のｎ型
領域、９は第１のｐ+ 型領域、１０は第２のｐ+ 型領
域、１１は第３のシリコン酸化膜、１２は第１のチャネ
ル領域バイアス用電極、１３は第２のチャネル領域バイ
アス用電極、１４はドレイン電極、１５はソース電極、
１６はゲート電極である。
する。図１（Ａ）〜（Ｃ）は、本発明の一実施例のフロ
ーティングゲート付ＭＯＳトランジスタの構成説明図で
ある。図１（Ａ）は平面図、図１（Ｂ）はＹ−Ｙ’線に
おける断面図、図１（Ｃ）はＸ−Ｘ’線における断面図
である。この図において、１は絶縁基板、２はｐ型シリ
コン層、３は第１のシリコン酸化膜、４は第１のシリコ
ン多結晶膜、５は第２のシリコン酸化膜、６は第２のシ
リコン多結晶膜、７は第１のｎ型領域、８は第２のｎ型
領域、９は第１のｐ+ 型領域、１０は第２のｐ+ 型領
域、１１は第３のシリコン酸化膜、１２は第１のチャネ
ル領域バイアス用電極、１３は第２のチャネル領域バイ
アス用電極、１４はドレイン電極、１５はソース電極、
１６はゲート電極である。
【００１１】この図によって本発明の一実施例のフロー
ティングゲート付ＭＯＳトランジスタの構成を説明す
る。
ティングゲート付ＭＯＳトランジスタの構成を説明す
る。
【００１２】この実施例のフローティングゲート付ＭＯ
Ｓトランジスタにおいては、絶縁基板１の上に、厚さが
１００μｍでキャリア濃度が１×１０17／ｃｍ3 の平面
形状が十字状のチャネル領域であるｐ型シリコン層２が
形成され、この十字状のｐ型シリコン層２の直線（Ｙ−
Ｙ’）上に、ソース領域である第１のｎ型領域７と、ド
レイン領域である第２のｎ型領域８が形成され、十字状
のｐ型シリコン層２の他の直線（Ｘ−Ｘ’）上に、第１
のチャネル領域バイアス層である第１のｐ+ 型領域９
と、第２のチャネル領域バイアス層である第２のｐ+ 型
領域１０が形成されている。
Ｓトランジスタにおいては、絶縁基板１の上に、厚さが
１００μｍでキャリア濃度が１×１０17／ｃｍ3 の平面
形状が十字状のチャネル領域であるｐ型シリコン層２が
形成され、この十字状のｐ型シリコン層２の直線（Ｙ−
Ｙ’）上に、ソース領域である第１のｎ型領域７と、ド
レイン領域である第２のｎ型領域８が形成され、十字状
のｐ型シリコン層２の他の直線（Ｘ−Ｘ’）上に、第１
のチャネル領域バイアス層である第１のｐ+ 型領域９
と、第２のチャネル領域バイアス層である第２のｐ+ 型
領域１０が形成されている。
【００１３】そして、この十字状のチャネル領域の上に
四辺形のフローティングゲート用絶縁膜である第１のシ
リコン酸化膜３、フローティングゲートである第１のシ
リコン多結晶膜４、コントロールゲート用絶縁膜である
第２のシリコン酸化膜５、コントロールゲートである第
２のシリコン多結晶膜６が形成されており、その上に形
成された第３のシリコン酸化膜１１の開口を通して、第
１のチャネル領域バイアス用電極１２、第２のチャネル
領域バイアス用電極１３、ドレイン電極１４、ソース電
極１５、ゲート電極１６が形成されている。
四辺形のフローティングゲート用絶縁膜である第１のシ
リコン酸化膜３、フローティングゲートである第１のシ
リコン多結晶膜４、コントロールゲート用絶縁膜である
第２のシリコン酸化膜５、コントロールゲートである第
２のシリコン多結晶膜６が形成されており、その上に形
成された第３のシリコン酸化膜１１の開口を通して、第
１のチャネル領域バイアス用電極１２、第２のチャネル
領域バイアス用電極１３、ドレイン電極１４、ソース電
極１５、ゲート電極１６が形成されている。
【００１４】つぎに、本発明の一実施例のフローティン
グゲート付ＭＯＳトランジスタの製造方法を説明する。
図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）、図４（Ａ）
〜（Ｃ）、図５（Ａ）〜（Ｃ）、図６（Ａ）〜（Ｃ）
は、本発明の一実施例のフローティングゲート付ＭＯＳ
トランジスタの製造工程説明図である。図２、図３、図
４、図５、図６において、それぞれの（Ａ）は平面図、
（Ｂ）はＹ−Ｙ’線における断面図、（Ｃ）はＸ−Ｘ’
線における断面図である。これらの図における符号は図
１において同符号を付して説明したものと同様である。
グゲート付ＭＯＳトランジスタの製造方法を説明する。
図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）、図４（Ａ）
〜（Ｃ）、図５（Ａ）〜（Ｃ）、図６（Ａ）〜（Ｃ）
は、本発明の一実施例のフローティングゲート付ＭＯＳ
トランジスタの製造工程説明図である。図２、図３、図
４、図５、図６において、それぞれの（Ａ）は平面図、
（Ｂ）はＹ−Ｙ’線における断面図、（Ｃ）はＸ−Ｘ’
線における断面図である。これらの図における符号は図
１において同符号を付して説明したものと同様である。
【００１５】これらの製造工程説明図によって本発明の
一実施例のフローティングゲート付ＭＯＳトランジスタ
の製造方法を説明する。
一実施例のフローティングゲート付ＭＯＳトランジスタ
の製造方法を説明する。
【００１６】第１工程（図２（Ａ）〜（Ｃ）参照） 絶縁基板１の上に厚さが１００μｍ、キャリア濃度が１
×１０17／ｃｍ3 のｐ型シリコン層２が形成されたＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
を用意し、このｐ型シリコン層２を、例えば図示された
ように十字状のパタンを残して他の部分を除去し、下地
の絶縁基板１の表面を露出させる。そして、熱酸化によ
って、残されたｐ型シリコン層２の表面に厚さ１０ｎｍ
程度の第１のシリコン酸化膜３を形成する。
×１０17／ｃｍ3 のｐ型シリコン層２が形成されたＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
を用意し、このｐ型シリコン層２を、例えば図示された
ように十字状のパタンを残して他の部分を除去し、下地
の絶縁基板１の表面を露出させる。そして、熱酸化によ
って、残されたｐ型シリコン層２の表面に厚さ１０ｎｍ
程度の第１のシリコン酸化膜３を形成する。
【００１７】第２工程（図３（Ａ）〜（Ｃ）参照） 残されたｐ型シリコン層２の表面に形成された第１のシ
リコン酸化膜３の表面を含む全体に、ＣＶＤ法によっ
て、厚さ１００ｎｍの第１のシリコン多結晶膜４、厚さ
１５ｎｍの第２のシリコン酸化膜５、厚さ１５０ｎｍの
第２のシリコン多結晶膜６を形成する。全面に加速エネ
ルギー３０ｋｅＶ、ドーズ量１×１０16／ｃｍ2 で砒素
（Ａｓ）をイオン注入して第２シリコン多結晶膜６を低
抵抗化する。
リコン酸化膜３の表面を含む全体に、ＣＶＤ法によっ
て、厚さ１００ｎｍの第１のシリコン多結晶膜４、厚さ
１５ｎｍの第２のシリコン酸化膜５、厚さ１５０ｎｍの
第２のシリコン多結晶膜６を形成する。全面に加速エネ
ルギー３０ｋｅＶ、ドーズ量１×１０16／ｃｍ2 で砒素
（Ａｓ）をイオン注入して第２シリコン多結晶膜６を低
抵抗化する。
【００１８】第３工程（図４（Ａ）〜（Ｃ）参照） マスクを用いるリソグラフィー技術を用いて、十字状の
シリコン層２の一直線（Ｙ−Ｙ’）上にある２つの脚を
露出するように、第２のシリコン多結晶膜６、第２のシ
リコン酸化膜５、第１のシリコン多結晶膜４、第１のシ
リコン酸化膜３を順次エッチングして除去する。この加
工用マスクを残したままで、加速エネルギー３０ｋｅ
Ｖ、ドーズ量１×１０16／ｃｍ2 で砒素（Ａｓ）をイオ
ン注入して、露出しているｐ型のシリコン層２をｎ型に
変え、第１のｎ型領域７と第２のｎ型領域８を形成す
る。
シリコン層２の一直線（Ｙ−Ｙ’）上にある２つの脚を
露出するように、第２のシリコン多結晶膜６、第２のシ
リコン酸化膜５、第１のシリコン多結晶膜４、第１のシ
リコン酸化膜３を順次エッチングして除去する。この加
工用マスクを残したままで、加速エネルギー３０ｋｅ
Ｖ、ドーズ量１×１０16／ｃｍ2 で砒素（Ａｓ）をイオ
ン注入して、露出しているｐ型のシリコン層２をｎ型に
変え、第１のｎ型領域７と第２のｎ型領域８を形成す
る。
【００１９】第４工程（図５（Ａ）〜（Ｃ）参照） 別のマスクを用いたリソグラフィー技術を用いて、この
工程まで覆われていた十字状のシリコン層２の一直線
（Ｘ−Ｘ’）上にある２つの脚を露出するように、第２
のシリコン多結晶膜６、第２のシリコン酸化膜５、第１
のシリコン多結晶膜４、第１のシリコン酸化膜３を順次
エッチングして除去する。この加工用マスクを残したま
まで、加速エネルギー１０ｋｅＶ、ドーズ量１×１０16
／ｃｍ2 で硼素（Ｂ）をイオン注入して、露出している
ｐ型のシリコン層２を低抵抗化して、第１のｐ+ 型領域
９と第２のｐ+ 型領域１０を形成する。
工程まで覆われていた十字状のシリコン層２の一直線
（Ｘ−Ｘ’）上にある２つの脚を露出するように、第２
のシリコン多結晶膜６、第２のシリコン酸化膜５、第１
のシリコン多結晶膜４、第１のシリコン酸化膜３を順次
エッチングして除去する。この加工用マスクを残したま
まで、加速エネルギー１０ｋｅＶ、ドーズ量１×１０16
／ｃｍ2 で硼素（Ｂ）をイオン注入して、露出している
ｐ型のシリコン層２を低抵抗化して、第１のｐ+ 型領域
９と第２のｐ+ 型領域１０を形成する。
【００２０】第５工程（図６（Ａ）〜（Ｃ）参照） 全面に、ＣＶＤ法によって厚さ２００ｎｍの保護層とし
ての第３のシリコン酸化膜１１を形成する。次いで、こ
の第３のシリコン酸化膜１１に、第２のシリコン多結晶
膜６、第１のｎ型領域７、第２のｎ型領域８、第１のｐ
+ 型領域９、第２のｐ+ 型領域１０に達する開口を形成
する。
ての第３のシリコン酸化膜１１を形成する。次いで、こ
の第３のシリコン酸化膜１１に、第２のシリコン多結晶
膜６、第１のｎ型領域７、第２のｎ型領域８、第１のｐ
+ 型領域９、第２のｐ+ 型領域１０に達する開口を形成
する。
【００２１】そして、ｐ型シリコン層２をチャネル領
域、第１のシリコン酸化膜３をフローティングゲート用
絶縁膜、第１のシリコン多結晶膜４をフローティングゲ
ート、第２のシリコン酸化膜５をコントロールゲート用
絶縁膜、第２のシリコン多結晶膜６をコントロールゲー
ト、第１のｎ型領域７をソース領域、第２のｎ型領域８
をドレイン領域、第１のｐ+ 型領域９を第１のチャネル
領域バイアス層、第２のｐ+ 型領域１０を第２のチャネ
ル領域バイアス層とする。
域、第１のシリコン酸化膜３をフローティングゲート用
絶縁膜、第１のシリコン多結晶膜４をフローティングゲ
ート、第２のシリコン酸化膜５をコントロールゲート用
絶縁膜、第２のシリコン多結晶膜６をコントロールゲー
ト、第１のｎ型領域７をソース領域、第２のｎ型領域８
をドレイン領域、第１のｐ+ 型領域９を第１のチャネル
領域バイアス層、第２のｐ+ 型領域１０を第２のチャネ
ル領域バイアス層とする。
【００２２】最後に、これらの領域に第１のチャネル領
域バイアス用電極１２、第２のチャネル領域バイアス用
電極１３、ドレイン電極１４、ソース電極１５、コント
ロールゲート電極１６を形成してフローティングゲート
付ＭＯＳトランジスタを完成する。なお、電流密度によ
っては、第１のチャネル領域バイアス層と第２のチャネ
ル領域バイアス層のうちの１つだけ用いることもでき
る。
域バイアス用電極１２、第２のチャネル領域バイアス用
電極１３、ドレイン電極１４、ソース電極１５、コント
ロールゲート電極１６を形成してフローティングゲート
付ＭＯＳトランジスタを完成する。なお、電流密度によ
っては、第１のチャネル領域バイアス層と第２のチャネ
ル領域バイアス層のうちの１つだけ用いることもでき
る。
【００２３】上記の実施例においては、ＥＥＰＲＯＭに
ついて説明したが、本発明はこれに限られず、フローテ
ィングゲートを具えない電界効果型半導体装置に適用す
ることもでき、この場合は、チャネル領域バイアス層に
よってチャネル領域の電位を調節して動作特性を制御す
る手段として使用することができる。
ついて説明したが、本発明はこれに限られず、フローテ
ィングゲートを具えない電界効果型半導体装置に適用す
ることもでき、この場合は、チャネル領域バイアス層に
よってチャネル領域の電位を調節して動作特性を制御す
る手段として使用することができる。
【００２４】また、半導体層として貼り合わせＳＯＩ基
板、あるいは、ＳＩＭＯＸ基板の半導体層を用いて製造
工程を効率化し、電界効果型半導体装置を高品質化する
ことができる。
板、あるいは、ＳＩＭＯＸ基板の半導体層を用いて製造
工程を効率化し、電界効果型半導体装置を高品質化する
ことができる。
【００２５】そしてまた、半導体層として絶縁基板上に
形成された多結晶シリコンやアモルファスシリコンを用
いることができ、この場合は、製造工程の自由度が大き
くなり、集積回路装置の面積を大きくすることができ
る。
形成された多結晶シリコンやアモルファスシリコンを用
いることができ、この場合は、製造工程の自由度が大き
くなり、集積回路装置の面積を大きくすることができ
る。
【００２６】
【発明の効果】以上説明したように、従来の、コントロ
ールゲートと通常のソース領域またはドレイン領域の間
に高い電圧を印加してチャネル領域からフローティング
ゲートに電子を注入するフローティングゲート付ＭＯＳ
トランジスタにおいては、約１０4 回の電子の注入によ
ってゲート絶縁膜が劣化していたが、本発明のように、
コントロールゲートとソース領域またはドレイン領域の
間に電圧を印加してチャネル領域からフローティングゲ
ートに電子を注入することに加えて、あるいは、それに
代えて、コントロールゲートと、第１のチャネル領域バ
イアス層（第１のｐ+ 型領域９）、第２のチャネル領域
バイアス層（第２のｐ+ 型領域１０）の少なくとも１つ
に電圧を印加して、チャネル領域からフローティングゲ
ートに電子を注入すると、１６6 回以上の電子の注入を
行っても劣化は見られず、ＥＥＰＲＯＭ等の長寿命化に
寄与するところが大きい。
ールゲートと通常のソース領域またはドレイン領域の間
に高い電圧を印加してチャネル領域からフローティング
ゲートに電子を注入するフローティングゲート付ＭＯＳ
トランジスタにおいては、約１０4 回の電子の注入によ
ってゲート絶縁膜が劣化していたが、本発明のように、
コントロールゲートとソース領域またはドレイン領域の
間に電圧を印加してチャネル領域からフローティングゲ
ートに電子を注入することに加えて、あるいは、それに
代えて、コントロールゲートと、第１のチャネル領域バ
イアス層（第１のｐ+ 型領域９）、第２のチャネル領域
バイアス層（第２のｐ+ 型領域１０）の少なくとも１つ
に電圧を印加して、チャネル領域からフローティングゲ
ートに電子を注入すると、１６6 回以上の電子の注入を
行っても劣化は見られず、ＥＥＰＲＯＭ等の長寿命化に
寄与するところが大きい。
【図１】（Ａ）〜（Ｃ）は、本発明の一実施例のフロー
ティングゲート付ＭＯＳトランジスタの構成説明図であ
る。
ティングゲート付ＭＯＳトランジスタの構成説明図であ
る。
【図２】（Ａ）〜（Ｃ）は、本発明の一実施例のフロー
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（１）である。
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（１）である。
【図３】（Ａ）〜（Ｃ）は、本発明の一実施例のフロー
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（２）である。
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（２）である。
【図４】（Ａ）〜（Ｃ）は、本発明の一実施例のフロー
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（３）である。
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（３）である。
【図５】（Ａ）〜（Ｃ）は、本発明の一実施例のフロー
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（４）である。
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（４）である。
【図６】（Ａ）〜（Ｃ）は、本発明の一実施例のフロー
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（５）である。
ティングゲート付ＭＯＳトランジスタの製造工程説明図
（５）である。
１ 絶縁基板 ２ ｐ型シリコン層 ３ 第１のシリコン酸化膜 ４ 第１のシリコン多結晶膜 ５ 第２のシリコン酸化膜 ６ 第２のシリコン多結晶膜 ７ 第１のｎ型領域 ８ 第２のｎ型領域 ９ 第１のｐ+ 型領域 １０ 第２のｐ+ 型領域 １１ 第３のシリコン酸化膜 １２ 第１のチャネル領域バイアス用電極 １３ 第２のチャネル領域バイアス用電極 １４ ドレイン電極 １５ ソース電極 １６ ゲート電極
Claims (6)
- 【請求項１】 絶縁体上の半導体層によって形成された
電界効果型半導体装置において、該半導体層からなるチ
ャネル領域の上に絶縁膜を介してコントロールゲートが
形成され、該コントロールゲートの下に、該半導体層か
らなり該チャネル領域から延びるソース領域とドレイン
領域が形成され、かつ、該半導体層からなり該チャネル
領域から延びるチャネル領域バイアス層が形成されてい
ることを特徴とする電界効果型半導体装置。 - 【請求項２】 絶縁体上の半導体層によって形成された
電界効果型半導体装置において、該半導体層からなるチ
ャネル領域の上に絶縁膜を介して少なくとも１対の相対
向する辺を有する多角形のコントロールゲートが形成さ
れ、該コントロールゲートの該相対向する２辺の下に、
該半導体層からなり該チャネル領域から延びるソース領
域とドレイン領域が形成され、該コントロールゲートの
他の辺のうちの少なくとも１辺の下に、該半導体層から
なり該チャネル領域から延びるチャネル領域バイアス層
が形成されていることを特徴とする電界効果型半導体装
置。 - 【請求項３】 絶縁体上の半導体層からなるチャネル領
域の上に絶縁膜を介してフローティングゲートが形成さ
れ、その上に絶縁膜を介してコントロールゲートが形成
されていることを特徴とする請求項１または請求項２に
記載された電界効果型半導体装置。 - 【請求項４】 チャネル領域バイアス層とコントロール
ゲートの間に電圧を加えて、チャネル領域からフローテ
ィングゲートに電子を注入し、あるいは、該フローティ
ングゲートからチャネル領域に電子を収集することを特
徴とする請求項３に記載された電界効果型半導体装置。 - 【請求項５】 半導体層として貼り合わせＳＯＩ基板、
あるいは、ＳＩＭＯＸ基板の半導体層を用いたことを特
徴とする請求項１から請求項４までのいずれか１項に記
載された電界効果型半導体装置。 - 【請求項６】 半導体層として、絶縁体の上に形成され
た多結晶シリコン層あるいはアモルファスシリコン層を
用いたことを特徴とする請求項１から請求項４までのい
ずれか１項に記載された電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21255592A JPH0661501A (ja) | 1992-08-10 | 1992-08-10 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21255592A JPH0661501A (ja) | 1992-08-10 | 1992-08-10 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661501A true JPH0661501A (ja) | 1994-03-04 |
Family
ID=16624631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21255592A Withdrawn JPH0661501A (ja) | 1992-08-10 | 1992-08-10 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661501A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4916437B2 (ja) * | 2005-03-31 | 2012-04-11 | スパンション エルエルシー | 半導体装置 |
| US8629490B2 (en) | 2006-03-31 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode |
-
1992
- 1992-08-10 JP JP21255592A patent/JPH0661501A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4916437B2 (ja) * | 2005-03-31 | 2012-04-11 | スパンション エルエルシー | 半導体装置 |
| US8629490B2 (en) | 2006-03-31 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |