JPS6153773A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6153773A JPS6153773A JP17488784A JP17488784A JPS6153773A JP S6153773 A JPS6153773 A JP S6153773A JP 17488784 A JP17488784 A JP 17488784A JP 17488784 A JP17488784 A JP 17488784A JP S6153773 A JPS6153773 A JP S6153773A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分封〕
本発明は、サブミクロンＭＯ８ＬＳＩ に適用して有
効な牛礎体装置および七の製造方法に関するものでろる
。
効な牛礎体装置および七の製造方法に関するものでろる
。
し発明の背景〕
サブミクロンスケールのＭＯＳ ＬＳＩ の基本素子で
あるＭＯＳ ＦＥＴとしては、部１図に示すオ′１智造
のものが知られている（ Ａ、 Ｒｅｉｓｍａｎ、 ’
ＬｏｗＬｅｍｐｅｒａｔｕｒｅ Ｐｒｏｃｅｓｓｉｎｇ
ａｎｄ ｓｍａｌｌｄｉｍｅｎｓｉｏｎ ｄｅｖｉｃｅ
１；’ａｂｒｉｃａｔｉｏｎｓ。
あるＭＯＳ ＦＥＴとしては、部１図に示すオ′１智造
のものが知られている（ Ａ、 Ｒｅｉｓｍａｎ、 ’
ＬｏｗＬｅｍｐｅｒａｔｕｒｅ Ｐｒｏｃｅｓｓｉｎｇ
ａｎｄ ｓｍａｌｌｄｉｍｅｎｓｉｏｎ ｄｅｖｉｃｅ
１；’ａｂｒｉｃａｔｉｏｎｓ。
１６５ｔｈ Ｍｅｅｔｉｎｇ 、 ）ｉ５． １９
９ 、Ｔｈ ｅ Ｅｌ ｅｃｔｒｏｃｈｅｍｉｃａｌ
５ｏｃｉｅｔ７．八・ｉａｙ、 １９８４． ）。
９ 、Ｔｈ ｅ Ｅｌ ｅｃｔｒｏｃｈｅｍｉｃａｌ
５ｏｃｉｅｔ７．八・ｉａｙ、 １９８４． ）。
第１図において、１にＰ−形のシリコン基板、２．３μ
シリコン基板１の主表面上に形成され之Ｎ＋形のソース
領域、トレイン領域、４．５はシリコン基板１の主表面
上にソース領域２．ドレイン領域３からチャンネル領域
にのびて形成されたＮ″″形の領域、６はシリコン基板
１の主表面上で領域４と５ｖ間に形成されたＰ形の頭載
、γにシリコン基板１の主表面の各領域上に形成された
Ｓ１０！からなるゲート酸化膜、８はチャンネル領域の
ゲート１課化膜Ｔ上に形成され九ゲート電極、９μゲ一
ト′ＦＬ極８０両喝に形成３れた５ｉｆｔからなるサイ
ドウオールでるる。ここで、シリコン基板１の比抵抗は
、ゲートしきい値電圧ｖｔｈに対するバックバイアス効
果音有効にするために十分に高い値をもつように設定さ
れている。グー）［極８下の薄いＰ形の領域６はｖｔｈ
コントロールの之めに形成されており、ショートチャン
ネル効果を軽減させる働きケもっている。Ｃの領域６に
よって、ゲート酸化膜７の下にソース領域２側も。
シリコン基板１の主表面上に形成され之Ｎ＋形のソース
領域、トレイン領域、４．５はシリコン基板１の主表面
上にソース領域２．ドレイン領域３からチャンネル領域
にのびて形成されたＮ″″形の領域、６はシリコン基板
１の主表面上で領域４と５ｖ間に形成されたＰ形の頭載
、γにシリコン基板１の主表面の各領域上に形成された
Ｓ１０！からなるゲート酸化膜、８はチャンネル領域の
ゲート１課化膜Ｔ上に形成され九ゲート電極、９μゲ一
ト′ＦＬ極８０両喝に形成３れた５ｉｆｔからなるサイ
ドウオールでるる。ここで、シリコン基板１の比抵抗は
、ゲートしきい値電圧ｖｔｈに対するバックバイアス効
果音有効にするために十分に高い値をもつように設定さ
れている。グー）［極８下の薄いＰ形の領域６はｖｔｈ
コントロールの之めに形成されており、ショートチャン
ネル効果を軽減させる働きケもっている。Ｃの領域６に
よって、ゲート酸化膜７の下にソース領域２側も。
ドレイン領域３側も共にＮ”Ｎ−Ｐ形ダイオード栴造が
形成される。なお、領域４，５の付加により、ソ・−ス
領域２の端のＮ−Ｐ接合にて電界強度全減少させること
ができ、これによっていわゆるホットキャリア効果を軽
減させることができる。
形成される。なお、領域４，５の付加により、ソ・−ス
領域２の端のＮ−Ｐ接合にて電界強度全減少させること
ができ、これによっていわゆるホットキャリア効果を軽
減させることができる。
このような構成において、ソース領域２に電圧＋ＶＤを
印加しドレイン頭載３全接地した状態における空乏層の
拡がり金弟２図により説明する。
印加しドレイン頭載３全接地した状態における空乏層の
拡がり金弟２図により説明する。
第２図（ａ）はソースｆｉ１１のダイオード４’ｉ’Ｊ
造図、同図（ｂ）は＠を対応して示しｆＣ，Ｔ１．界強
肛分布図でろる。なお、ドレイン側も構成、動作は全く
同じでるる。
造図、同図（ｂ）は＠を対応して示しｆＣ，Ｔ１．界強
肛分布図でろる。なお、ドレイン側も構成、動作は全く
同じでるる。
空乏Ｊけは領域４の幅ＷＮの全域（ｄＮ中ＷＮ）と領域
６の一部にわたってｄ＝ｄＮ＋ｄｐの範囲に拡かってい
る。そして、電界強度全空乏１０間で積分した量が印加
電圧に等しくなるため、次の式が成り立つ。
６の一部にわたってｄ＝ｄＮ＋ｄｐの範囲に拡かってい
る。そして、電界強度全空乏１０間で積分した量が印加
電圧に等しくなるため、次の式が成り立つ。
ｘｉ幅方向の距離である。
ｊしたがって、一定の電圧ＶＤに対して、空乏
層内の最大電界強度ＥＭＮ ｋ減少させ、ホットキャリ
ア効果をさらに低減させるためには、Ｎ−形の領域４の
＠Ｗｎ ′ｆＣ広くとることが必要でろる。しかしなが
ら、ゲート電極８に電圧を印加してダイオード構造をオ
ン状態にすると、この領域４は流れるドレイン電流に対
して寄生的な抵抗となるためにここで電圧降下が起こり
、領域４の幅？広くするのにも限度がるる。
ｊしたがって、一定の電圧ＶＤに対して、空乏
層内の最大電界強度ＥＭＮ ｋ減少させ、ホットキャリ
ア効果をさらに低減させるためには、Ｎ−形の領域４の
＠Ｗｎ ′ｆＣ広くとることが必要でろる。しかしなが
ら、ゲート電極８に電圧を印加してダイオード構造をオ
ン状態にすると、この領域４は流れるドレイン電流に対
して寄生的な抵抗となるためにここで電圧降下が起こり
、領域４の幅？広くするのにも限度がるる。
また、ゲート長りが０．５μｍ以下のいわゆるサブミク
ロン？ＶＩＯ３Ｆ’ＥＴ ”ｔ’は、ショートチャンネ
ル効果を軽減するためにＰ形の領域６の不純物濃度は十
分に高くなっている。このため、この領域６への空乏層
の延びｄｐの値は制限され、最大電界強度ＥＭＮ ｋ低
減させるのが困難でるる。この最大電界強度ＥＭＮがブ
レークダウン？起こし得る程度に犬きぐなると、電子−
正孔のホットキャリアか発生してホットキャリア効果が
起こるという問題かめる。
ロン？ＶＩＯ３Ｆ’ＥＴ ”ｔ’は、ショートチャンネ
ル効果を軽減するためにＰ形の領域６の不純物濃度は十
分に高くなっている。このため、この領域６への空乏層
の延びｄｐの値は制限され、最大電界強度ＥＭＮ ｋ低
減させるのが困難でるる。この最大電界強度ＥＭＮがブ
レークダウン？起こし得る程度に犬きぐなると、電子−
正孔のホットキャリアか発生してホットキャリア効果が
起こるという問題かめる。
本発明は、このような点に鑑みて考えられたもので２５
９、サブミクロンスケールのゲート長でろっでも、ソー
ス、トレイン領域の端にホットキャリア効果を軽減する
ために形成された低の度領域の＠を大きくすることなく
、しかもホットキャリア効果を十分に軽減することが可
能な半導体装置およびその製造方法全提供することを目
的とするものでるる。
９、サブミクロンスケールのゲート長でろっでも、ソー
ス、トレイン領域の端にホットキャリア効果を軽減する
ために形成された低の度領域の＠を大きくすることなく
、しかもホットキャリア効果を十分に軽減することが可
能な半導体装置およびその製造方法全提供することを目
的とするものでるる。
本発明はこのような目的を達成する之めに、第１導電形
の高ａ度のソース、ドレインとなる領域の端に接した第
１導電形の低濃朋の領域とゲート電極下の第２導電形の
薄い領域との間に、第２導電形の低濃度の領域を形成し
て、Ｎ”Ｎ−Ｐ−Ｐ構造にしたものでるる。
の高ａ度のソース、ドレインとなる領域の端に接した第
１導電形の低濃朋の領域とゲート電極下の第２導電形の
薄い領域との間に、第２導電形の低濃度の領域を形成し
て、Ｎ”Ｎ−Ｐ−Ｐ構造にしたものでるる。
また、ゲート電極をマスクにして第２導電形の半導体層
に第２導電形の低濃度領域を形成し、ゲート電極に接し
て形成したサイドゲート電極全マスクにして低濃度領域
にこのマスク下部分金除いて第１導電形の低濃度領域を
形成し、さらにサイドゲート電極に接して形成したサイ
ドウオールをマスクにして第１導電形の低濃度領域にこ
のマスク下部分を除いて第１導電形の高濃度領域金形成
して、半導体装置全製造するようにしたものでろる。
に第２導電形の低濃度領域を形成し、ゲート電極に接し
て形成したサイドゲート電極全マスクにして低濃度領域
にこのマスク下部分金除いて第１導電形の低濃度領域を
形成し、さらにサイドゲート電極に接して形成したサイ
ドウオールをマスクにして第１導電形の低濃度領域にこ
のマスク下部分を除いて第１導電形の高濃度領域金形成
して、半導体装置全製造するようにしたものでろる。
以下、本発明全実施例にもとづいて詳細に説明する。
第３図は本発明に係る半導体装置の一実施例の断面図で
ろｐ、第４図はその空乏層の拡がｐを説明する図でるる
。
ろｐ、第４図はその空乏層の拡がｐを説明する図でるる
。
第３図において第１図と同一部分には同一符号を付して
ろる。Ｎ−影領域４と５の間の主表面上には、Ｏの各領
域の先端から所定間隔をおいてＰ形の領域１６が形成さ
れている。しｆｃがって、領域４，５と領域１６との間
にはシリコン基板１の１部でろるＰ−形の領域１１が形
成されることになる。この、領域１６によって、ゲート
酸化膜７の下にソース側にもドレイン仰１にもＮ＋Ｎ−
Ｐ−Ｐ形ダイオード構造が形成される。
ろる。Ｎ−影領域４と５の間の主表面上には、Ｏの各領
域の先端から所定間隔をおいてＰ形の領域１６が形成さ
れている。しｆｃがって、領域４，５と領域１６との間
にはシリコン基板１の１部でろるＰ−形の領域１１が形
成されることになる。この、領域１６によって、ゲート
酸化膜７の下にソース側にもドレイン仰１にもＮ＋Ｎ−
Ｐ−Ｐ形ダイオード構造が形成される。
このような構成において、ソース領域２に電圧”ＶＤｔ
印加しドレイン領域３を接地し次状態における空乏層の
拡がりは第４図（ｂ）のようになる。
印加しドレイン領域３を接地し次状態における空乏層の
拡がりは第４図（ｂ）のようになる。
印加電圧ＶＤは領域４と１１の全域（ｄＮ＋ ｄｐ＋）
及び領域１６の一部ｄｐｚにわｙｃって印加され、全空
乏層幅ｆ”！： ｄ ＝ ｄＮ＋ ｄｐ＋ ＋ ｄｐ＝
となる。 これを第２図（ｂ）に示し窺従来のものに
比べると、ｄＰｔＯ幅だけ空乏層幅が広いことになる。
及び領域１６の一部ｄｐｚにわｙｃって印加され、全空
乏層幅ｆ”！： ｄ ＝ ｄＮ＋ ｄｐ＋ ＋ ｄｐ＝
となる。 これを第２図（ｂ）に示し窺従来のものに
比べると、ｄＰｔＯ幅だけ空乏層幅が広いことになる。
なお第４図（ａ）におけるＷｐはＰ−形の領域１１の幅
でろる。
でろる。
したがって、第２図ら）と第４図（ｂ）において同一の
直の電圧ＶＤケ印加した場合、各図の斜線を施した部分
の面積は同じでろるため、最大電界強度ＥＭＰは従来の
ｇ！、ｕ’ｔよｐ小さくなり次の関係が成り立つ。
直の電圧ＶＤケ印加した場合、各図の斜線を施した部分
の面積は同じでろるため、最大電界強度ＥＭＰは従来の
ｇ！、ｕ’ｔよｐ小さくなり次の関係が成り立つ。
ＥＭＰ ＜ Ｅｌｆ（Ｎ
＊ 拳 ・ ・ （２）
この之め、第３心のような構成にすると、サブミクロン
の ＭＯＳ ＦＥＴ ”Ｃ”６つてもホットキャリア効
果を大幅に軽減することが可能となる。ゲート電極８に
電圧全印加してオン状態にすると、Ｐ−形の領域１１は
反転によってＮ”５Ａ城に転化するためドレイン電流に
よって生ずる寄生的な電圧降下は全くない。
＊ 拳 ・ ・ （２）
この之め、第３心のような構成にすると、サブミクロン
の ＭＯＳ ＦＥＴ ”Ｃ”６つてもホットキャリア効
果を大幅に軽減することが可能となる。ゲート電極８に
電圧全印加してオン状態にすると、Ｐ−形の領域１１は
反転によってＮ”５Ａ城に転化するためドレイン電流に
よって生ずる寄生的な電圧降下は全くない。
なお、各領域４，１１．１６の不純物濃度と領域４．ｌ
Ｎ７）幅Ｗｓ 、 Ｗｐ ｉｊ、しきい値電圧ｖｔｈに
対するショートチャンネル効果とホットキャリア効果の
両者のトレードオフ７ｆｃ最適化するよりに選ばれる。
Ｎ７）幅Ｗｓ 、 Ｗｐ ｉｊ、しきい値電圧ｖｔｈに
対するショートチャンネル効果とホットキャリア効果の
両者のトレードオフ７ｆｃ最適化するよりに選ばれる。
次にこのような半導体装１ｋｋｌｌ！！造する方法につ
いて説明する。
いて説明する。
第５図（ａ）〜（ｅ）は本発明に係る半導体装置の製造
方法の一実施例における各工程の断面図でるる。
方法の一実施例における各工程の断面図でるる。
先ず、Ｐ−形のシリコン基板１にＬＯＣＯ３等のアイン
レーション処理金し友後、土表面に薄い５ｉ（ｈ膜のゲ
ート酸化膜７ケ形成し、その上からＢ（ボロン）盆イオ
ン打ち込みより打込んでゲート酸化膜↓７の直下に所足
床さのＰ形層２０金形成する（第５図（ａ））。
レーション処理金し友後、土表面に薄い５ｉ（ｈ膜のゲ
ート酸化膜７ケ形成し、その上からＢ（ボロン）盆イオ
ン打ち込みより打込んでゲート酸化膜↓７の直下に所足
床さのＰ形層２０金形成する（第５図（ａ））。
次に、Ｗ、Ｔｉ 、Ｍｏ 等のリフラクトリ金ＰＡま之
はそのソリサイド金属から成るゲート’ｔｈ極膜全形成
し、さらにその上に後工程における方向性エツチング（
以下ＲＩＥと称す）のエッチングストンバとなる絶縁膜
を形成する。次いで、周知のリソプラフイ技術によって
選択的にエツチング全行なってゲート電極８ａ及びその
上の採掘絶縁膜２１を形成する。この保護？３縁膜２１
はＣＶＤ Ｓｉ、Ｎ４まｆｃｕ ＣＶＤ ５ｈＮ４（！
： ＣＶＤ ５ｉＯ２）２重膜等からなり、その厚さぐ
よ例えは １００〜２０ＯＡ に選ばれる。次いで、
採掘絶縁膜２１及びゲート電極８ａ ｋマスクにしてＰ
（ＩＪン）のイオン打込みを行う。この場合、Ｐの打
込み量はＰ形層２０で形成したとをのＢの打込み量より
小さく設定すると、Ｐ形ノｑｂ ２０のＢ不純物濃度Ｎ
ＡがＰ不純物濃度ＮＤにより補正されてＮＡ−ＮＤキＩ
マＡ−となり、実効的にＮＡ−のＢ濃度金もつＰ一層に
変換する。そして、Ｐ打込み深さｋＰ形層２０の厚さく
例えば０．１μｍ）より小さく（例えば０．０９μｍ）
するように打込みのエネルギを選定することにより、’
ｌ−）電極８に覆われていないノリコン基板１の主表面
のＰ形層２０中にＰ一層２２．２３が形成される（第５
図（ｂ）〕。
はそのソリサイド金属から成るゲート’ｔｈ極膜全形成
し、さらにその上に後工程における方向性エツチング（
以下ＲＩＥと称す）のエッチングストンバとなる絶縁膜
を形成する。次いで、周知のリソプラフイ技術によって
選択的にエツチング全行なってゲート電極８ａ及びその
上の採掘絶縁膜２１を形成する。この保護？３縁膜２１
はＣＶＤ Ｓｉ、Ｎ４まｆｃｕ ＣＶＤ ５ｈＮ４（！
： ＣＶＤ ５ｉＯ２）２重膜等からなり、その厚さぐ
よ例えは １００〜２０ＯＡ に選ばれる。次いで、
採掘絶縁膜２１及びゲート電極８ａ ｋマスクにしてＰ
（ＩＪン）のイオン打込みを行う。この場合、Ｐの打
込み量はＰ形層２０で形成したとをのＢの打込み量より
小さく設定すると、Ｐ形ノｑｂ ２０のＢ不純物濃度Ｎ
ＡがＰ不純物濃度ＮＤにより補正されてＮＡ−ＮＤキＩ
マＡ−となり、実効的にＮＡ−のＢ濃度金もつＰ一層に
変換する。そして、Ｐ打込み深さｋＰ形層２０の厚さく
例えば０．１μｍ）より小さく（例えば０．０９μｍ）
するように打込みのエネルギを選定することにより、’
ｌ−）電極８に覆われていないノリコン基板１の主表面
のＰ形層２０中にＰ一層２２．２３が形成される（第５
図（ｂ）〕。
次に、この上にゲート電極８ａ と同じ材料またはポリ
シリコンの膜全所定の厚さに形成した後、ＲＪＥ （Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって所
定厚で分だけ除去してサイドゲート電極８ｂｔ形１反す
る（第５図（Ｃ））。このとを、保護絶縁膜２１ＣゴＲ
ＩＥのエツチングストッパとなる。サイドゲート電極８
ｂの幅Ｗｐは形成する膜のノ早さをコントロールするこ
とによって設定でき、例えばゲート長が０．５μｍの素
子全作る場合は０．１μｍ以下に選定さ八る。
シリコンの膜全所定の厚さに形成した後、ＲＪＥ （Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって所
定厚で分だけ除去してサイドゲート電極８ｂｔ形１反す
る（第５図（Ｃ））。このとを、保護絶縁膜２１ＣゴＲ
ＩＥのエツチングストッパとなる。サイドゲート電極８
ｂの幅Ｗｐは形成する膜のノ早さをコントロールするこ
とによって設定でき、例えばゲート長が０．５μｍの素
子全作る場合は０．１μｍ以下に選定さ八る。
人に４．ゲート電極８ａ及びサイドゲート電極８ｂ奮マ
スクにしてＰ等の不純物をイオン打ち込みにより打込ん
でＰ形層２０七Ｎ−形に変換させ、ノリコン基板１の主
表面をζＮ−形１１Ｂ ２４ 、２５ 全形成する（第
５図（ｄ））。この場合、打込みの深さはＰ形層２０ｖ
）！さより、大きくなるようにそのイオン打込みエネル
ギが選定される。サイドゲート電・極８ｂの下のＰ一層
２２．２３はそｉｔぞれＰ〜形の領域１１となって残る
。
スクにしてＰ等の不純物をイオン打ち込みにより打込ん
でＰ形層２０七Ｎ−形に変換させ、ノリコン基板１の主
表面をζＮ−形１１Ｂ ２４ 、２５ 全形成する（第
５図（ｄ））。この場合、打込みの深さはＰ形層２０ｖ
）！さより、大きくなるようにそのイオン打込みエネル
ギが選定される。サイドゲート電・極８ｂの下のＰ一層
２２．２３はそｉｔぞれＰ〜形の領域１１となって残る
。
次に、ＳｉＯ２等をＣＶＤ Ｋよυデボジ７ヨンして絶
縁膜全形成の厚さに形成した後、ＲＩＥによって所定厚
さ分だけ除去してサイドウオール９を形成する。サイド
ウオール９の＠”ｖＶＮｌｄ形反する膜の厚さ全コント
ロールすることによって設定でき、例えばゲート長０．
５μｍの素子ではＯ１１μｍ程度に選定される。次いで
、これらの膜をマスクにしてＡｓ （ヒ素）等のＮ形不
純物をイオン打込みで、シリコン基”板１の主表面にＮ
＋形のソース領域２．ドレイン領域３を形成する。Ｃの
場合、打込みの深さはＮ−形層２４．２５の厚さより太
きくなるようにそのイオン打込みエネルギが選定される
。サイドウオール９の下のＮ−形ｊＪ ２４Ｉ２５はそ
れぞｎＮ−形の領域４，５となって残る（第５図（ｅ）
）。
縁膜全形成の厚さに形成した後、ＲＩＥによって所定厚
さ分だけ除去してサイドウオール９を形成する。サイド
ウオール９の＠”ｖＶＮｌｄ形反する膜の厚さ全コント
ロールすることによって設定でき、例えばゲート長０．
５μｍの素子ではＯ１１μｍ程度に選定される。次いで
、これらの膜をマスクにしてＡｓ （ヒ素）等のＮ形不
純物をイオン打込みで、シリコン基”板１の主表面にＮ
＋形のソース領域２．ドレイン領域３を形成する。Ｃの
場合、打込みの深さはＮ−形層２４．２５の厚さより太
きくなるようにそのイオン打込みエネルギが選定される
。サイドウオール９の下のＮ−形ｊＪ ２４Ｉ２５はそ
れぞｎＮ−形の領域４，５となって残る（第５図（ｅ）
）。
しかる後に、採掘絶縁膜２１？薬液等により除去すると
、第３図と同様なＮ”Ｎ−Ｐ−Ｐ 装造のＭＯＳ ＦＥ
Ｔ が得られる。なお、ゲート−ビ８ａとサイトゲルト
電ジ８ｂ とでゲート１色８が構成される。
ｊ・なお
、表面に厚い絶縁膜全形成してソース、ドレイン、ゲー
ト用の各コンタクＢＬｆｆｉ口け、コンタクト電極全形
成してＭＯＳ ＦＥＴ素子が完成するのはいうまでもな
−。
、第３図と同様なＮ”Ｎ−Ｐ−Ｐ 装造のＭＯＳ ＦＥ
Ｔ が得られる。なお、ゲート−ビ８ａとサイトゲルト
電ジ８ｂ とでゲート１色８が構成される。
ｊ・なお
、表面に厚い絶縁膜全形成してソース、ドレイン、ゲー
ト用の各コンタクＢＬｆｆｉ口け、コンタクト電極全形
成してＭＯＳ ＦＥＴ素子が完成するのはいうまでもな
−。
このように本発明に係る半導体装置によると、第１導電
形のソース、ドレインとなる高τ】度領域に接し定第１
導電形の低濃度領域とゲ゛−ト電極下の第２導電形の領
域との間に第２導電形の低濃度領域全形成して、例えば
Ｎ”Ｎ−Ｐ−Ｐ構造全構成したことにより、第１導電形
の低濃度領域の幅ケ大きくすることなく、ホットキャリ
ア効果を十分に軽減することが可能となる。
形のソース、ドレインとなる高τ】度領域に接し定第１
導電形の低濃度領域とゲ゛−ト電極下の第２導電形の領
域との間に第２導電形の低濃度領域全形成して、例えば
Ｎ”Ｎ−Ｐ−Ｐ構造全構成したことにより、第１導電形
の低濃度領域の幅ケ大きくすることなく、ホットキャリ
ア効果を十分に軽減することが可能となる。
丑７ｊ、ゲート′］こ極の側面にサイドゲート電極全作
ること（ｌこよってサイドゲート電極の直下シて第２導
電形の低濃度領域を形成し、サイドゲート電極の側面に
さらにサイドウオールを作ることによってサイドウオー
ルの直下に第１導電形の低濃度領域を形成する製造方法
によって、各領域全簡単な工程により高稍度寸法で形成
することができる。
ること（ｌこよってサイドゲート電極の直下シて第２導
電形の低濃度領域を形成し、サイドゲート電極の側面に
さらにサイドウオールを作ることによってサイドウオー
ルの直下に第１導電形の低濃度領域を形成する製造方法
によって、各領域全簡単な工程により高稍度寸法で形成
することができる。
第１スは従来の半導体装置の断面図、第２図（ａ）にこ
の装入のソース側のダイオード構造図、第２図（ｂ）は
空乏層の拡が９全説明するための電界強度分布図、第３
図は本発明に係る半導体装置の一実施例の断面図、第４
ｇ（ａ）はこの装置のソース側のダ・「オード構造図、
εＪ４□□□（ｂ）は空乏層の拡がり全説明フ゛るため
の電界強度分布図、第５図（ａ）〜（ｅ）（文本発明に
係る半導体装置の装造方法の一実施例における各工程の
ｒ１７ｉ面図でわる。 １・・・・７リコン基叛、２・・・・ノース領域、３・
・・・１゛レイン領域、４，５・・−・Ｎ−形の領域、
１・・・・ゲートμ化膜、８・・・・ゲート′龜ｊ１９
６ ・・・サイドウオール、１１・・・・Ｐ−形の領域
、１Ｇ・・・・Ｐ形の領域。 ′三 代理人 弁理士 高 僑 明 夫 ；−宅１図 （ｂ） 厄３図 （ｂ） 磨２図 隔４図
の装入のソース側のダイオード構造図、第２図（ｂ）は
空乏層の拡が９全説明するための電界強度分布図、第３
図は本発明に係る半導体装置の一実施例の断面図、第４
ｇ（ａ）はこの装置のソース側のダ・「オード構造図、
εＪ４□□□（ｂ）は空乏層の拡がり全説明フ゛るため
の電界強度分布図、第５図（ａ）〜（ｅ）（文本発明に
係る半導体装置の装造方法の一実施例における各工程の
ｒ１７ｉ面図でわる。 １・・・・７リコン基叛、２・・・・ノース領域、３・
・・・１゛レイン領域、４，５・・−・Ｎ−形の領域、
１・・・・ゲートμ化膜、８・・・・ゲート′龜ｊ１９
６ ・・・サイドウオール、１１・・・・Ｐ−形の領域
、１Ｇ・・・・Ｐ形の領域。 ′三 代理人 弁理士 高 僑 明 夫 ；−宅１図 （ｂ） 厄３図 （ｂ） 磨２図 隔４図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主表面上に形成された第１導電形の高
濃度の第１半導体領域と、前記主表面上に前記第１半導
体領域に接して形成された第１導電形の低濃度の第２半
導体領域と、前記主表面上に前記第２半導体領域に接し
て形成された第２導電形の低濃度の第３半導体領域と、
前記主表面上に前記第３半導体領域に接して形成された
第２導電形の第４半導体領域と、前記第３半導体領域と
第４半導体領域上に絶縁膜を介して形成されたゲート電
極とを備えた半導体装置。 ２、主表面に絶縁膜を有する第２導電形の半導体層上に
ゲート電極を形成する工程と、このゲート電極をマスク
にして前記半導体層に不純物を注入して第２導電形の低
濃度領域を形成する工程と、前記ゲート電極の側面に所
定幅のサイドゲート電極を形成する工程と、このサイド
ゲート電極をマスクにして前記低濃度領域に不純物を注
入して第１導電形の低濃度領域を形成する工程と、前記
サイドゲート電極の側面に所定幅の絶縁材料からなるサ
イドウォールを形成する工程と、このサイドウォールを
マスクにして前記第１導電形の低濃度領域に不純物を注
入して第１導電形の高濃度領域を形成する工程とを備え
た半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488784A JPS6153773A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17488784A JPS6153773A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153773A true JPS6153773A (ja) | 1986-03-17 |
Family
ID=15986401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17488784A Pending JPS6153773A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153773A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134972A (ja) * | 1987-10-05 | 1989-05-26 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| JPH02116171A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | Ｍｏｓトランジスタの製造方法 |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
-
1984
- 1984-08-24 JP JP17488784A patent/JPS6153773A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134972A (ja) * | 1987-10-05 | 1989-05-26 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| JPH02116171A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | Ｍｏｓトランジスタの製造方法 |
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
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