JP2500689B2 - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JP2500689B2 JP2500689B2 JP1167557A JP16755789A JP2500689B2 JP 2500689 B2 JP2500689 B2 JP 2500689B2 JP 1167557 A JP1167557 A JP 1167557A JP 16755789 A JP16755789 A JP 16755789A JP 2500689 B2 JP2500689 B2 JP 2500689B2
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- Japan
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- mos transistor
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- drain
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSトランジスタおよびその製造方法に関す
る。
る。
サブミクロン領域の超々LSIに用いられるMOSトランジ
スタでは、内部電界の増大によって生じるホットキャリ
アの影響による電気特性の劣化とそれによるデバイス寿
命の減少を緩和するために、ソース・ドレイン領域のチ
ャネル側端部にソース・ドレイン領域より不純物濃度の
低い同じ型の領域（LDD:Lightly Doped Drain）を形成
することによって電界緩和を行う構造のいわゆるLDD−M
OSFETが従来より用いられている。
スタでは、内部電界の増大によって生じるホットキャリ
アの影響による電気特性の劣化とそれによるデバイス寿
命の減少を緩和するために、ソース・ドレイン領域のチ
ャネル側端部にソース・ドレイン領域より不純物濃度の
低い同じ型の領域（LDD:Lightly Doped Drain）を形成
することによって電界緩和を行う構造のいわゆるLDD−M
OSFETが従来より用いられている。
従来のLDD−MOSトランジスタは、第４図に示すよう
に、ソース・ドレイン領域２のチャネル側端部にLDD領
域３を形成した構造を有している。
に、ソース・ドレイン領域２のチャネル側端部にLDD領
域３を形成した構造を有している。
第５図（ａ）〜（ｃ）は従来のMOSトランジスタの製
造方法を説明するための工程順に示した断面図である。
造方法を説明するための工程順に示した断面図である。
まず、第５図（ａ）に示すように、熱酸化法によって
ゲート酸化膜４を全面形成し、次にポリシリコン膜を全
面堆積した後、リソグラフィ法によってこれをパターニ
ングしてゲート電極５を形成し、これをマスクとしてLD
D領域３をイオン注入法で形成する。次に、CVD酸化膜10
を全面堆積する。
ゲート酸化膜４を全面形成し、次にポリシリコン膜を全
面堆積した後、リソグラフィ法によってこれをパターニ
ングしてゲート電極５を形成し、これをマスクとしてLD
D領域３をイオン注入法で形成する。次に、CVD酸化膜10
を全面堆積する。
次に、第５図（ｃ）に示すように、垂直性の強い異方
性エッチング法によってエッチングしサイドウォール６
を形成する。
性エッチング法によってエッチングしサイドウォール６
を形成する。
次に、第５図（ｃ）に示すように、ゲート電極５とこ
のサイドウォール６をマスクとしてセルフアラインでソ
ース・ドレイン領域２を形成する。
のサイドウォール６をマスクとしてセルフアラインでソ
ース・ドレイン領域２を形成する。
サブミクロンデバイスではソース・ドレインの接合を
できるだけ浅くするために表面にアモルファス層15を形
成するには、第５図（ｂ）に示すように、予めSiイオン
注入を行う必要がある。次にイオン注入法によって接合
の浅いソース・ドレイン領域２を形成し、層間絶縁膜７
を形成したのち、ランプアニール法によって不純物の活
性化を行う。
できるだけ浅くするために表面にアモルファス層15を形
成するには、第５図（ｂ）に示すように、予めSiイオン
注入を行う必要がある。次にイオン注入法によって接合
の浅いソース・ドレイン領域２を形成し、層間絶縁膜７
を形成したのち、ランプアニール法によって不純物の活
性化を行う。
前述した従来のMOSトランジスタにおいては、LDD領域
の形成に都合のよい不純物濃度の範囲が狭く、またSi−
SiO2界面の界面準位による影響を受けやすく、等価回路
上はコンタクト抵抗やドレイン端拡がり抵抗と同様に直
列抵抗として作用し、見かけ上のトランスコンダクタン
スの低下を招くという問題があった。即ち、LDD領域３
の不純物濃度は、デバイスサイズや動作バイアス条件に
もよるが、通常はソース・ドレイン領域２の不純物濃度
の１％程度の1018cm-3の桁の値を用いる。
の形成に都合のよい不純物濃度の範囲が狭く、またSi−
SiO2界面の界面準位による影響を受けやすく、等価回路
上はコンタクト抵抗やドレイン端拡がり抵抗と同様に直
列抵抗として作用し、見かけ上のトランスコンダクタン
スの低下を招くという問題があった。即ち、LDD領域３
の不純物濃度は、デバイスサイズや動作バイアス条件に
もよるが、通常はソース・ドレイン領域２の不純物濃度
の１％程度の1018cm-3の桁の値を用いる。
しかし、この程度の不純物濃度では、バイアス条件に
よってはコンダクタンスが大幅に異なる。特に、デバイ
スオフ状態からゲート電圧が印加されてオン状態に遷移
する場合、劣化が最も大きいVG＝VD/2付近での電界緩和
が最適となるように設計されたLDD−MOSトランジスタで
はLDD領域３は空乏化しており、これによる直列抵抗成
分がスイッチング特性を大幅に悪化させるという問題が
あった。
よってはコンダクタンスが大幅に異なる。特に、デバイ
スオフ状態からゲート電圧が印加されてオン状態に遷移
する場合、劣化が最も大きいVG＝VD/2付近での電界緩和
が最適となるように設計されたLDD−MOSトランジスタで
はLDD領域３は空乏化しており、これによる直列抵抗成
分がスイッチング特性を大幅に悪化させるという問題が
あった。
本発明のMOSトランジスタは、Si基板上に設けられた
ソースドレイン領域と、前記ソース・ドレイン領域の間
の前記Si基板表面に設けられたゲート酸化膜と、前記ゲ
ート酸化膜上に設けられたゲート電極とを有するMOSト
ランジスタにおいて、前記ドレイン領域のソース領域側
の端部および前記ソース領域のドレイン領域側の端部
に、前記ソース・ドレイン領域を構成する不純物と同じ
型であり、かつ前記ソース・ドレイン領域を構成する不
純物のエネルギーレベルより深いエネルギーレベルを有
する不純物をドープした領域を有することを特徴とす
る。
ソースドレイン領域と、前記ソース・ドレイン領域の間
の前記Si基板表面に設けられたゲート酸化膜と、前記ゲ
ート酸化膜上に設けられたゲート電極とを有するMOSト
ランジスタにおいて、前記ドレイン領域のソース領域側
の端部および前記ソース領域のドレイン領域側の端部
に、前記ソース・ドレイン領域を構成する不純物と同じ
型であり、かつ前記ソース・ドレイン領域を構成する不
純物のエネルギーレベルより深いエネルギーレベルを有
する不純物をドープした領域を有することを特徴とす
る。
本発明のMOSトランジスタの製造方法は、Si基板上に
ゲート酸化膜を形成し、ゲート金属膜を形成し、リソグ
ラフィ技術によって前記ゲート金属膜をパターニングし
てゲート電極を形成し、前記ゲート電極をマスクにして
ソース・ドレイン領域を決定するセルフアライン方式の
MOSトランジスタの製造方法において、前記ゲート金属
膜のパターニング後に、のちにソース・ドレイン領域を
形成するために用いられる第一の不純物と同じ型であ
り、かつ前記第一の不純物のエネルギーレベルより深い
エネルギーレベルを有する第二の不純物をイオン注入法
によって前記Si基板の表面より注入し、次にSi酸化膜を
堆積した後に方向性エッチング法によって全面エッチバ
ックすることによって前記ゲート電極の側面に前記Si酸
化膜のサイドウォールを形成し、次に前記ゲート電極お
よびサイドウォールをマスクとして前記第一の不純物を
イオン注入し、層間絶縁膜を形成したのちに短時間アニ
ール法によって前記第一の不純物および前記第二の不純
物を活性化する工程を含むことを特徴とする。
ゲート酸化膜を形成し、ゲート金属膜を形成し、リソグ
ラフィ技術によって前記ゲート金属膜をパターニングし
てゲート電極を形成し、前記ゲート電極をマスクにして
ソース・ドレイン領域を決定するセルフアライン方式の
MOSトランジスタの製造方法において、前記ゲート金属
膜のパターニング後に、のちにソース・ドレイン領域を
形成するために用いられる第一の不純物と同じ型であ
り、かつ前記第一の不純物のエネルギーレベルより深い
エネルギーレベルを有する第二の不純物をイオン注入法
によって前記Si基板の表面より注入し、次にSi酸化膜を
堆積した後に方向性エッチング法によって全面エッチバ
ックすることによって前記ゲート電極の側面に前記Si酸
化膜のサイドウォールを形成し、次に前記ゲート電極お
よびサイドウォールをマスクとして前記第一の不純物を
イオン注入し、層間絶縁膜を形成したのちに短時間アニ
ール法によって前記第一の不純物および前記第二の不純
物を活性化する工程を含むことを特徴とする。
本発明のMOSトランジスタでは、ドレイン端の電界緩
和にLDDのように低濃度領域を用いる代りに、ドレイン
を構成する不純物よりやや深い（約0.1eV程度）同じタ
イプの不純物で構成された領域を用いることが特徴であ
る。この領域をSDD（Slightly Deeper Drain）と呼ぶこ
とにする。
和にLDDのように低濃度領域を用いる代りに、ドレイン
を構成する不純物よりやや深い（約0.1eV程度）同じタ
イプの不純物で構成された領域を用いることが特徴であ
る。この領域をSDD（Slightly Deeper Drain）と呼ぶこ
とにする。
第３図にフェルミレベルの位置と誘起される正電荷
（イオン化したドナーと正孔）、負電荷（電子）の濃度
の関係を示す。
（イオン化したドナーと正孔）、負電荷（電子）の濃度
の関係を示す。
LDDの場合、ドナーには浅い準位のものを用いるの
で、フェルミレベル18は電子の濃度を示す直線11と浅い
ドナー（1018のオーダー）を用いた場合の正電荷の濃度
を示す曲線12との交点のｘ座標として求まる。同じフェ
ルミレベル18は、本発明のMOSトランジスタのSDDの場
合、同じ電子濃度直線11とやや深いドナーを1020のオー
ダーでドープした場合に実現できることが同図より分か
る。即ち、デバイスオン状態におけるドレイン端部にお
ける電子の擬フェルミの伝導帯から測ったエネルギー差
が熱平衡時のフェルミ準位の伝導帯から測ったエネルギ
ー差とほぼ等しいと看做せる場合、上述のSDDはLDDと同
等の電界緩和効果があることと言える。
で、フェルミレベル18は電子の濃度を示す直線11と浅い
ドナー（1018のオーダー）を用いた場合の正電荷の濃度
を示す曲線12との交点のｘ座標として求まる。同じフェ
ルミレベル18は、本発明のMOSトランジスタのSDDの場
合、同じ電子濃度直線11とやや深いドナーを1020のオー
ダーでドープした場合に実現できることが同図より分か
る。即ち、デバイスオン状態におけるドレイン端部にお
ける電子の擬フェルミの伝導帯から測ったエネルギー差
が熱平衡時のフェルミ準位の伝導帯から測ったエネルギ
ー差とほぼ等しいと看做せる場合、上述のSDDはLDDと同
等の電界緩和効果があることと言える。
デバイスオフ状態への遷移（VG＝VDD→0V）では、電
子の擬フェルミは伝導帯から下へ離れようとする。LDD
の場合、イオン密度が低く、かつ、第３図の浅いドナー
を用いた場合の正電荷の濃度を示す曲線12のように、正
電荷の擬フェルミ依存性はフェルミレベルより深い側で
はほとんどないので、容易に空乏化されるが、本発明の
MOSトランジスタのSDDでは、もし擬フェルミレベルが下
へ離れることができるとすると、第３図のやや深いドナ
ーを用いた場合の正電荷の濃度を示す曲線13のように不
純物はもともとイオン化率が低いため擬フェルミレベル
の低下によって電子を放出し、かつそのレートはｅ×ｐ
（ΔE/kT）の依存性（ΔＥは擬フェルミレベルの低下
量）でもって急激に増大し、それに伴ってバンドは大き
な曲率で上へ曲がるということになり、チャネル部との
電界の接続がうまく行かなくなることからもわかるよう
に矛盾を含む。即ち、このような擬フェルミレベルの低
下は起こらず、熱平衡時のフェルミレベル18とほぼ同じ
所にクランプされることになり、本発明のMOSトランジ
スタのSDD領域ではコンダクタンスはほぼ一定となる。
従って、SDD領域はデバイスオフ時にはドレインの電位
とある一定（第３図では約0.1V）の電位に固定され、ド
レインの一部のように機能することになる。
子の擬フェルミは伝導帯から下へ離れようとする。LDD
の場合、イオン密度が低く、かつ、第３図の浅いドナー
を用いた場合の正電荷の濃度を示す曲線12のように、正
電荷の擬フェルミ依存性はフェルミレベルより深い側で
はほとんどないので、容易に空乏化されるが、本発明の
MOSトランジスタのSDDでは、もし擬フェルミレベルが下
へ離れることができるとすると、第３図のやや深いドナ
ーを用いた場合の正電荷の濃度を示す曲線13のように不
純物はもともとイオン化率が低いため擬フェルミレベル
の低下によって電子を放出し、かつそのレートはｅ×ｐ
（ΔE/kT）の依存性（ΔＥは擬フェルミレベルの低下
量）でもって急激に増大し、それに伴ってバンドは大き
な曲率で上へ曲がるということになり、チャネル部との
電界の接続がうまく行かなくなることからもわかるよう
に矛盾を含む。即ち、このような擬フェルミレベルの低
下は起こらず、熱平衡時のフェルミレベル18とほぼ同じ
所にクランプされることになり、本発明のMOSトランジ
スタのSDD領域ではコンダクタンスはほぼ一定となる。
従って、SDD領域はデバイスオフ時にはドレインの電位
とある一定（第３図では約0.1V）の電位に固定され、ド
レインの一部のように機能することになる。
一方、アキュムレーション側では、第３図の浅いドナ
ーを用いた場合の正電荷の濃度12とやや深いドナーを用
いた場合の正電荷の濃度13がほぼ重なっていることから
も分かるように、本発明のMOSトランジスタのSDDはLDD
と同様にコンダクタンスが上昇することになる。従っ
て、SDD領域のうち、ソース側のゲート電極の真下に当
たる部分はコンダクタンスはLDDと同様に大きい。LDDで
は、ソース側のゲート電極の真下にない部分（いわゆる
オフセットの部分）の真上にあるサイドウォールとSi基
板との界面の特性が悪いと特にトランスファーゲートに
おいて、発生した界面準位の電荷の影響でキャリアが空
乏化し、大きな直列抵抗成分としてデバイス特性を下げ
るが、本発明のMOSトランジスタのSDDでは僅かな擬フェ
ルミレベルの変化で界面準位の電荷を相殺できるので、
この部分のコンダクタンスは界面準位の影響をほとんど
受けることがないのも、本発明のMOSトランジスタの特
徴である。
ーを用いた場合の正電荷の濃度12とやや深いドナーを用
いた場合の正電荷の濃度13がほぼ重なっていることから
も分かるように、本発明のMOSトランジスタのSDDはLDD
と同様にコンダクタンスが上昇することになる。従っ
て、SDD領域のうち、ソース側のゲート電極の真下に当
たる部分はコンダクタンスはLDDと同様に大きい。LDDで
は、ソース側のゲート電極の真下にない部分（いわゆる
オフセットの部分）の真上にあるサイドウォールとSi基
板との界面の特性が悪いと特にトランスファーゲートに
おいて、発生した界面準位の電荷の影響でキャリアが空
乏化し、大きな直列抵抗成分としてデバイス特性を下げ
るが、本発明のMOSトランジスタのSDDでは僅かな擬フェ
ルミレベルの変化で界面準位の電荷を相殺できるので、
この部分のコンダクタンスは界面準位の影響をほとんど
受けることがないのも、本発明のMOSトランジスタの特
徴である。
本発明のMOSトランジスタの製造方法は、LDD領域を形
成する代りにやや深い不純物を、しかも1020のオーダー
の体密度（cm-3）でイオン注入するので、この時点で表
面はすでにアモルファス化しており、サイドウォール形
成後のアモルファス化のためのSiイオン注入なしに充分
浅い接合を形成することが可能であり、Siイオン注入工
程を省くことが出来る分だけ全製造工程を簡略化するこ
とができる利点がある。
成する代りにやや深い不純物を、しかも1020のオーダー
の体密度（cm-3）でイオン注入するので、この時点で表
面はすでにアモルファス化しており、サイドウォール形
成後のアモルファス化のためのSiイオン注入なしに充分
浅い接合を形成することが可能であり、Siイオン注入工
程を省くことが出来る分だけ全製造工程を簡略化するこ
とができる利点がある。
次に、本発明の実施例について説明する。
第１図は本発明のMOSトランジスタの実施例の断面
図、第２図（ａ）〜（ｃ）は本発明のMOSトランジスタ
の製造方法を説明するための工程順に示した断面図であ
る。
図、第２図（ａ）〜（ｃ）は本発明のMOSトランジスタ
の製造方法を説明するための工程順に示した断面図であ
る。
まず、第２図（ａ）に示すように、Si基板１の表面を
950℃でドライ熱酸化し、約10nmのゲート酸化膜４を全
面に形成する。次に、CVD法によりノンドープポリシリ
コンを約300nmの厚さに全面形成する。次に、ポジ型レ
ジストを約１μｍの厚さに塗布し、リソグラフィ法によ
ってパターニングしてゲート電極５を形成する。次に、
このレジストを残したまま、ゲート電極５をマスクにし
てTeをドーズ量１×1015cm-2、加速エネルギー70keVで
イオン注入し、SDD領域９を形成する。次にレジストを
アッシング法によって除去し、CVD酸化膜10を約150nmの
厚さに形成する。
950℃でドライ熱酸化し、約10nmのゲート酸化膜４を全
面に形成する。次に、CVD法によりノンドープポリシリ
コンを約300nmの厚さに全面形成する。次に、ポジ型レ
ジストを約１μｍの厚さに塗布し、リソグラフィ法によ
ってパターニングしてゲート電極５を形成する。次に、
このレジストを残したまま、ゲート電極５をマスクにし
てTeをドーズ量１×1015cm-2、加速エネルギー70keVで
イオン注入し、SDD領域９を形成する。次にレジストを
アッシング法によって除去し、CVD酸化膜10を約150nmの
厚さに形成する。
次に、第２図（ｂ）に示すように、異方性エッチング
法によりエッチバックし、サイドウォール６を形成す
る。この時点で上記の高濃度Teのイオン注入によって表
面はアモルファス化しているので、Siイオン注入を省略
できる。次に、Asをドーズ量１×1015cm-2、加速エネル
ギー70keVでイオン注入する。
法によりエッチバックし、サイドウォール６を形成す
る。この時点で上記の高濃度Teのイオン注入によって表
面はアモルファス化しているので、Siイオン注入を省略
できる。次に、Asをドーズ量１×1015cm-2、加速エネル
ギー70keVでイオン注入する。
次に、第２図（ｃ）に示すように、層間絶縁膜７を30
0nmの厚さに堆積し、RTAプロセスにより920℃、10秒の
アニールを行い不純物を活性化する。
0nmの厚さに堆積し、RTAプロセスにより920℃、10秒の
アニールを行い不純物を活性化する。
最後に、リソグラフィ法とRIE法によってコンタクト
ホールを形成し、配線金属層８を堆積した後、パターニ
ングし、第１図に示すMOSトランジスタを完成させる。
上記実施例では、SDD領域９中の不純物としてTeを用い
たが、ｎ型不純物としては、エネルギーレベルがTeより
深くなるが、S,O等でも良い。また、ｐ型不純物として
は、Be,In等を用いる。
ホールを形成し、配線金属層８を堆積した後、パターニ
ングし、第１図に示すMOSトランジスタを完成させる。
上記実施例では、SDD領域９中の不純物としてTeを用い
たが、ｎ型不純物としては、エネルギーレベルがTeより
深くなるが、S,O等でも良い。また、ｐ型不純物として
は、Be,In等を用いる。
上記実施例の説明ではｎ型のMOSトランジスタのみを
扱ったが、現象はｐ型のMOSトランジスタにも当てはま
り、本発明はｐ型のMOSトランジスタにも適用できるこ
とは明らかである。
扱ったが、現象はｐ型のMOSトランジスタにも当てはま
り、本発明はｐ型のMOSトランジスタにも適用できるこ
とは明らかである。
本発明のMOSトランジスタは、従来のLDD−MOSトラン
ジスタと同様の電解緩和効果を有すると同時に、従来の
LDD−MOSトランジスタの欠点であった界面準位に対する
コンダクタンスの感度、いわゆる特有の劣化モードを解
決し、かつコンダクタンスが擬フェルミレベルのクラン
ピングによってある一定値より低くなるのを防止してお
り、サブミクロントランジスタの高速化と高密度化が実
現できるという効果を有するものである。
ジスタと同様の電解緩和効果を有すると同時に、従来の
LDD−MOSトランジスタの欠点であった界面準位に対する
コンダクタンスの感度、いわゆる特有の劣化モードを解
決し、かつコンダクタンスが擬フェルミレベルのクラン
ピングによってある一定値より低くなるのを防止してお
り、サブミクロントランジスタの高速化と高密度化が実
現できるという効果を有するものである。
また、本発明の製造方法は、SDD領域を形成する際に
表面のアモルファス化を同時に実行することができ、本
発明のMOSトランジスタを容易に形成できると同時に、
浅いソース・ドレイン形成を簡単化することができると
いう効果を有する。
表面のアモルファス化を同時に実行することができ、本
発明のMOSトランジスタを容易に形成できると同時に、
浅いソース・ドレイン形成を簡単化することができると
いう効果を有する。
第１図は本発明のMOSトランジスタの一実施例の断面
図、第２図（ａ）〜（ｃ）は本発明のMOSトランジスタ
の製造方法の一実施例を説明するための工程順に示した
断面図、第３図は電子濃度，正孔濃度，および正電荷の
濃度のフェルミレベルの位置依存性を示すグラフ、第４
図は従来のLDD−MOSトランジスタの一例の断面図、第５
図（ａ）〜（ｃ）は従来のLDD−MOSトランジスタの製造
方法を説明するための工程順に示した断面図である。 １……シリコン基板、２……ソース・ドレイン領域、３
……LDD領域、４……ゲート酸化膜、５……ゲート電
極、６……サイドウォール、７……層間絶縁膜、８……
配線、９……やや深い不純物をドープされたドレイン領
域、10……CVD酸化膜、11……電子濃度、12……浅いド
ナーを用いた場合の正電荷の濃度、13……やや深いドナ
ーを用いた場合の正電荷の濃度、14……正孔濃度、15…
…アモルファス層、16……浅いドナーレベル、17……や
や深いドナーのレベル、18……フェルミレベル。
図、第２図（ａ）〜（ｃ）は本発明のMOSトランジスタ
の製造方法の一実施例を説明するための工程順に示した
断面図、第３図は電子濃度，正孔濃度，および正電荷の
濃度のフェルミレベルの位置依存性を示すグラフ、第４
図は従来のLDD−MOSトランジスタの一例の断面図、第５
図（ａ）〜（ｃ）は従来のLDD−MOSトランジスタの製造
方法を説明するための工程順に示した断面図である。 １……シリコン基板、２……ソース・ドレイン領域、３
……LDD領域、４……ゲート酸化膜、５……ゲート電
極、６……サイドウォール、７……層間絶縁膜、８……
配線、９……やや深い不純物をドープされたドレイン領
域、10……CVD酸化膜、11……電子濃度、12……浅いド
ナーを用いた場合の正電荷の濃度、13……やや深いドナ
ーを用いた場合の正電荷の濃度、14……正孔濃度、15…
…アモルファス層、16……浅いドナーレベル、17……や
や深いドナーのレベル、18……フェルミレベル。
Claims (2)
- 【請求項１】Si基板に設けられたソース・ドレイン領域
と、前記ソース・ドレイン領域の間の前記Si基板表面に
設けられたゲート酸化膜と、前記ゲート酸化膜上に設け
られたゲート電極とを有するMOSトランジスタにおい
て、前記ドレイン領域のソース領域側の端部および前記
ソース領域のドレイン領域側の端部に、前記ソース・ド
レイン領域を構成する不純物と同じ型であり、かつ前記
ソース・ドレイン領域を構成する不純物のエネルギーレ
ベルより深いエネルギーレベルを有する不純物をドープ
した領域を有することを特徴とするMOSトランジスタ。 - 【請求項２】Si基板上にゲート酸化膜を形成し、ゲート
金属膜を形成し、リソグラフィ技術によって前記ゲート
金属膜をパターニングしてゲート電極を形成し、前記ゲ
ート電極をマスクにしてソース・ドレイン領域を決定す
るセルフアライン方式のMOSトランジスタの製造方法に
おいて、前記ゲート金属膜のパターニング後に、のちに
ソース・ドレイン領域を形成するために用いられる第一
の不純物と同じ型であり、かつ前記第一の不純物のエネ
ルギーレベルより深いエネルギーレベルを有する第二の
不純物をイオン注入法によって前記Si基板の表面より注
入し、次にSi酸化膜を堆積した後に方向性エッチング法
によって全面エッチバックすることによって前記ゲート
電極の側面に前記Si酸化膜のサイドウォールを形成し、
次に前記ゲート電極および前記サイドウォールをマスク
として前記第一の不純物をイオン注入し、層間絶縁膜を
形成したのちに短時間アニール法によって前記第一の不
純物および前記第二の不純物を活性化する工程を含むこ
とを特徴とするMOSトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167557A JP2500689B2 (ja) | 1989-06-28 | 1989-06-28 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167557A JP2500689B2 (ja) | 1989-06-28 | 1989-06-28 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330477A JPH0330477A (ja) | 1991-02-08 |
| JP2500689B2 true JP2500689B2 (ja) | 1996-05-29 |
Family
ID=15851934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167557A Expired - Lifetime JP2500689B2 (ja) | 1989-06-28 | 1989-06-28 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500689B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102148254A (zh) * | 2011-01-21 | 2011-08-10 | 北京大学 | 深能级杂质电离碰撞晶体管 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433970A (en) * | 1987-07-29 | 1989-02-03 | Fujitsu Ltd | Field effect semiconductor device |
| JPH01207928A (ja) * | 1988-02-16 | 1989-08-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-06-28 JP JP1167557A patent/JP2500689B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330477A (ja) | 1991-02-08 |
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