JP3640406B2 - トランジスタの製造方法 - Google Patents

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Description

【0001】
【産業上の利用分野】
本発明は、トランジスタの製造方法に関し、特にディープサブミクロン(Deep Submicron)の短チャネル効果とホットキャリヤ効果とを共に解決できる非対称の構造のLDD(Asymmertrical LightlyDoped Drain)トランジスタに関する。
【0002】
【従来の技術】
従来、MOSFETをディープサブミクロンの大きさに縮小(scale down)するにあたって、発生される短チャネル効果を解決するための方法としてソース/ドレーン領域を浅い接合で形成する方法、ゲート酸化膜の厚さを薄く形成する方法、またはチャネルイオンを基板に深くイオン注入する方法等が提案された。
【0003】
しかし、上述した方法はディープサブミクロンMOSFETにおいて、短チャネル効果は解決したが、ホットキャリヤ効果を招来する問題点があった。
すなわち、上記方法により短チャネル効果を解決する場合、ゲート電極のエッジ部分において高電界に形成されてホットキャリヤが発生され、この発生されたホットキャリヤによってMOSFETの動作特性の低下および寿命短縮をもたらす問題点があった。
短チャネル効果を減少させるための他の方法として、バルク(Bulk)、すなわち、基板の濃度を高くドーピングさせる方法があった。MOSFETのソース/ドレーン領域の接合容量は不純物のドーピング濃度に比例して増加するので、前述した方法は高くドーピングされた不純物濃度によってソース/ドレーン領域の接合容量の増加をもたらす問題点があった。
したがって、サブミクロンMOSFETを設計することにあたって、短チャネル効果およびホットキャリヤ効果を根源的に解決しなければならない。
【0004】
短チャネル効果およびホットキャリヤ効果を解決するために、種々構造のMOSFETが提案された。1μmのチャネル長を有するMOSFETのホットキャリヤ効果を減少させるために、ドレーン領域が高くドーピングされた不純物領域と、この不純物領域に隣接した低くドーピングされた不純物領域の二重構造を有するLDD MOSFETが最初に提案された。
そして、LDD MOSFETから発生される問題点を改善させるために、DI−LDD(Double Inplanted−LDD)が提案された。このDI−LDDは0.6μm程度のチャネル長を有するMOSFETのパンチスルーを保持し、しきい値を向上させるためのものである。
【0005】
図1は従来のDI−LDD構造のMOSFET断面図である。Di−LDD MOSFETは、基板上にn領域とn+ 領域14,16および15,17のソース/ドレーン領域が形成され、チャネル領域上にゲート絶縁膜12とゲート酸化膜13が形成された通常のLDD MOSFETに前記ソース/ドレーン領域を覆うようにp型領域18,19が形成された構造を有する。
【0006】
このLDD MOSFETは、ソース領域のためのn+ 領域14およびn領域16を、p型ハロー領域18が覆い、ドレーン領域のためのn+ 領域15およびn領域17をp型領域19が覆うようにして、構造的に対称をなし、また電気的にも対称的な動作特性を有する。
【0007】
しかしながら、Di−LDD MOSFETは、チャネル長さが短くなればなるほどパンチスルーを維持するために、パンチスルーストッパであるp型ハロー領域18,19の濃度を増加させなければならない。
これによって、ドレーン領域の電界が増加してブレーキダウン(Breake−down)特性およびホットキャリヤの信頼性が悪化されるので、チャネル長さが0.25μm以下のMOSFETにはDI−LDD構造を適用することができない不具合があった。
また、DI−LDD構造のMOSFETは、ソース/ドレーン領域を覆うp型ハロー領域18,19の不純物の濃度増加は、前述したようにソース領域とドレーン領域との接合容量を増加して素子の動作特性は低下させる不具合があった。
【0008】
近年、ドレーン領域では、ゲートにオーバラップされたGOLD(Gate−Overlaped LDD)が形成され、ソース領域では、ソース領域とは反対の導電型を有するハロー領域が形成された非対称HS−GOLD(Asymmertry Halo Source Gate−Overlaped LDD)MOSFETが提案された。
この非対称HS−GOLD MOSFETは、Buti et al.,IEEE Trans.on Electron Device,Vol.38,No.8,pp1757〜1991.によく開示されている。
【0009】
図2は従来の非対称HS−GOLD MOSFETの製造工程図である。従来の非対称HS−GOLD MOSFETを製造する工程は次の通りである。
まず、p型基板21上にしきい値電圧VT を調節するためのイオン注入を実施する。基板21上にゲート酸化膜22を形成し、その上にポリシリコン膜を蒸着しパターニングしてゲート23を形成する。
ついで、CVD酸化膜24を基板全面に薄く蒸着する。傾斜イオン注入法を利用してn型不純物を、大きい傾斜角度φでイオンを注入してn領域25をLAITD(Large−Tilt Implanted Drain)領域に形成する。
【0010】
同様に、傾斜イオン注入法を利用してp型不純物を大きい傾斜角度αでイオンを注入してp型ハロー領域26を形成する(図2(A)参照)。酸化膜を基板全面に形成し、異方性エッチングでゲート23の側壁にスペーサ27を形成する。
【0011】
通常のイオン注入法によりn型不純物を高濃度で注入してソース領域のためのn+ 領域29とドレーン領域のためのn+ 領域28を形成する。ついでタングステンシリサイド(TiSi2) 30を形成する(図2(B)参照)。
これにより、ソース領域のみにパンチスルーストッパであるp型ハロー領域26が形成され、ドレーン領域は通常のLSS構造で形成された従来の非対称HS−GOLD MOSFETは、ソース領域とドレーン領域を電気的な非対称構造のドーピングプロフィル(Doping profile)を最適化させることにより、パンチスルー抵抗性およびホットキャリヤの信頼性を共に満足させることができる。
【0012】
ソース領域における不要なLDD構造を排除されるので、ソース領域の直列抵抗と、オーバラップ容量を減少させ、ドレーン領域におけるp型ハロー領域の排除によってドレーン領域の接合容量を減少することにより、回路の動作能力が向上される。
【0013】
図3〜図5は、従来の非対称HS−GOLD MOSFETの特性を示すものである。図3を参照すれば、優れたVTsat(Saturation threshold)の特性を示し、図4および図5を参照すれば、VDSmax (Isub =1μm/μm)は従来より約0.7Vほど高いものを示している。
【0014】
【発明が解決しようとする課題】
しかし、傾斜イオン注入法は、一定方向のみにイオンを注入することができるから、ウェーハ上に一定方向、すなわち一方向に配列されたトランジスタを製造する場合にだけ適用が可能であり、任意方向に配列されたトランジスタを製造する場合には適用が不能であるという問題点があった。
また、傾斜イオン注入法を用いる場合にはウェーハ上に一定方向のみにトランジスタを配列しなければならないので、ウェーハ上に集積できるトランジスタ数は限定されることとなって、実際のVLSI製造の際、集積度が著しく減少される問題点があった。
本発明の目的は、傾斜イオン注入法の代わりにフォトエッチング工程を利用することにより、従来方法より集積度を向上させ、ソース領域の接合容量を減少して素子特性を向上させることができる非対称HS−LDD MOSFETの製造方法を提供することにある。
【0015】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、低濃度の第1導電型半導体基板上にゲート絶縁膜およびゲート電極を形成する段階と、ゲート電極をマスクとして第2導電型の不純物を半導体基板にイオン注入して第2導電型の低濃度のソース/ドレーン領域を、前記半導体基板内にゲート電極に対して対称的に形成する段階と、基板全面に絶縁膜を形成し異方性エッチングしてゲート電極の側壁にスペーサを形成する段階と、前記ゲート電極およびスペーサをマスクとして第2導電型の不純物を半導体基板にイオン注入して第2導電型の高濃度のソース/ドレーン領域を前記低濃度のソース/ドレーン領域に各々隣接するように形成する段階と、下部フォトレジスト、SOG膜および上部フォトレジストの3重フォトレジスト膜を基板全面にわたって塗布する段階と、前記上部フォトレジストをフォトリソグラフィ工程によりパターニングする段階と、前記パターニングされた上部フォトレジストをマスクとしてSOG膜をパターニングする段階と、前記残存している上部フォトレジストを除去する段階と、前記パターニングされたSOG膜をマスクとして前記下部フォトレジストを厚さ方向に一部残すようにエッチングしてソース領域の方のスペーサとゲート電極の一部を露出させる段階と、前記露出されたスペーサを除去する段階と、第1導電型の不純物をスペーサの除去された部分のみを介して半導体基板にイオン注入して、低濃度のソース領域が形成された部分を完全にハロー領域する段階と、残存しているSOG膜および下部フォトレジストを順次除去する段階と、を含むLDDトランジスタの製造方法を提供する。
【0016】
【実施例】
図6〜図15は、非対称HS−LDD構造のMOSFETにおける製造工程図である。本発明の非対称HS−LDD MOSFET製造工程は、通常のLDD形成工程により低濃度の不純物領域と高濃度の不純物領域を有するソース/ドレーン領域を形成する段階と、通常のフォトエッチング工程とイオン注入工程によって領域のみに高濃度の不純物領域に隣接したp型ハロー領域を形成する段階とに大きく分けられる。
【0017】
図6〜図9は、通常のLDD工程によりソース/ドレーン領域を形成する製造工程図である。図6に示すように、p型半導体基板61上にゲート絶縁膜62を形成し、ポリシリコンを蒸着し、パターニングしてゲート電極63を形成する。
図7に示すように、ゲート電極63をマスクとしてn型不純物を基板61に低濃度のイオンを注入してソース/ドレーン領域のためのn- 領域64,65を形成する。図8に示すように、基板全面に絶縁膜を形成した後、異方性エッチングしてゲート63の側壁にスペーサ66を形成する。
前記スペーサ66とゲート電極63をマスクとしてn型不純物を高濃度でイオン注入してn+ 領域64,65を図9に示すようにLDD構造を形成する。
【0018】
図10〜図15は、通常のフォトエッチング工程、すなわち、TLR工程を施してソース領域の方にp型ハロー領域を形成する工程を示すものである。
図10に示すように、基板全面にわたってTLR(Tri−Level Resist)工程により3重フォトレジスト膜68を塗布する。3重フォトレジスト膜68はフォトレジスト68−1、SOG膜68−2および上部フォトレジスト68−3の3重構造を有する。
【0019】
図11に示すように、3重フォトレジスト68の中、上部フォトレジスト68−3をフォトリスグラフィ工程でパターニングする。すなわち、ソース領域の側壁スペーサ66−1を露出させるためのパターンとして上部フォトレジスト68−3をパターニングする。
図12に示すように、上部フォトレジスト68−3をマスクとしてSOG膜68−2をエッチングし、残存している上部フォトレジスト68−3を除去する。図12−図13に示すように、SOG膜68−2をマスクとして下部フォトレジスト68−1をドライエッチングする。ドライエッチング時に、エッチング終了点を適宜に選択してエッチング終了し、ソース領域の方のスペーサ66−1を露出させる。すなわち、図示のように、下部フォトレジストを厚さ方向に一部残すようにエッチングしてソース領域の方のスペーサとゲート電極の一部を露出させる。
【0020】
図14に示すように、露出されたソース領域の方のスペーサ66−1を除去し、イオン注入してスペーサ66−1の除去された部分を介してP型不純物をイオン注入してp- 型ハロー領域69を形成する。この時、p- 型ハロー領域69を形成するためのP型不純物のイオン注入工程は、そのドウズと注入エネルギーとを素子の構造に応じて最適化して行う。p型MOSFETの場合にはn- 型ハロー領域を形成する。
【0021】
最終的に残存している下部フォトレジスト68−1とSOG膜68−2を除去すれば、図15に示すように、ドレーン領域は低濃度のn- 領域68と高濃度のLDD構造を有し、ソース領域は単一の高濃度n+ 領域67と、パンチツールストッパとして前記高濃度のn+ 領域67に隣接したp- 型ハロー領域69を有する非対称のHS−LDD MOSFETを得ることになる。
従来構造では、p型ハロー領域26が図7に示すように、ソース領域であるn+ 領域29を覆う構造で形成されているが、本発明ではp- 型ハロー領域69が図15に示すように、ソース領域であるn+ 領域67に隣接して形成された構造を有する。
【0022】
【発明の効果】
前述したように、本発明によれば、3重フォトレジストを用いたフォトエッチング工程とイオン注入工程にとによってパンチスルーストッパであるp- 型ハロー領域を形成することにより、別途の追加工程なくて従来よりずっと簡単な工程により、非対称のHS−LDD MOSFETを容易に製造することができる。
したがって、本発明は従来の非対称HS−LDD MOSFETの長点である優れた短チャネル効果と、ホットキャリヤの信頼性および優れた電気的な動作特性をそのまま維持する一方、従来とは異なって、ハロー領域を形成するために傾斜イオン注入法を利用しないので、ウェーハ上に任意方向(いずれかの方向)に配列されたトランジスタの集積時にも有用に使用でき、VLSIに適用する場合には集積度が増大する効果がある。
また、ハロー領域が高濃度のソース領域を覆わなくて、高濃度のソース領域に隣接するように形成されているので、従来よりソース領域の接合容量を減少させることができる。
したがって、本発明は3.5Vの電源電圧によって動作されるサブコータミクロン(0.25μm)のチャネル長さを有するMOSFETが具現される。
【図面の簡単な説明】
【図1】 従来のDI−LDD構造のMOSFET断面図である。
【図2】 従来の非対称HS−GOLD構造のMOSFETの製造工程図である。
【図3】 図2の非対称HS−GOLD構造のMOSFETにおける物理的ゲート長さの関数で示したVT のグラフである。
【図4】 図2の非対称HS−GOLD構造のMOSFETにおける物理的ゲート長さの関数で示したVDSmax のグラフである。
【図5】 図2の非対称HS−GOLD構造のMOSFETにおける物理的ゲート長さの関数で示したドレーンーク電界のグラフである。
【図6】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図7】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図8】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図9】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図10】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図11】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図12】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図13】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図14】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【図15】 本発明の非対称HS−LDD構造のMOSFETにおける製造工程図である。
【符号の説明】
61 半導体基板
62 ゲート絶縁膜
63 ゲート
64,65 低濃度ソース/ドレーン領域
66 スペーサ
67,68 高濃度ソース/ドレーン領域
69 3重フォトレジスト
70 ハロー領域

Claims (1)

  1. 第1導電型の低濃度の半導体基板上にゲート絶縁膜およびゲート電極を形成する段階と、
    第2導電型の不純物を、ゲート電極をマスクとして半導体基板にイオン注入して第2導電型の低濃度のソース/ドレーン領域を、前記半導体基板内にゲート電極に対して対称的に形成する段階と、
    基板全面に絶縁膜を形成し、異方性エッチングしてゲート電極の側壁にスペーサを形成する段階と、
    ゲート電極およびスペーサをマスクとして第2導電型の不純物を半導体基板にイオン注入して第2導電型の高濃度のソース/ドレーン領域を前記低濃度のソース/ドレーン領域に各々隣接するように形成する段階と、
    下部フォトレジスト、SOG膜および上部フォトレジストの3重フォトレジスト膜を基板全面にわたって塗布する段階と、
    前記上部フォトレジストをフォトリソグラフィ工程によりパターニングする段階と、
    前記パターニングされた上部フォトレジストをマスクとしてSOG膜をパターニングする段階と、
    前記残存している上部フォトレジストを除去する段階と、
    前記パターニングされたSOG膜をマスクとして前記下部フォトレジストを厚さ方向に一部残すようにエッチングしてソース領域の方のスペーサとゲート電極の一部を露出させる段階と、
    前記露出されたスペーサを除去する段階と、
    第1導電型の不純物をスペーサの除去された部分のみを介して半導体基板にイオン注入して、低濃度のソース領域が形成された部分を完全にハロー領域する段階と、
    残存しているSOG膜および下部フォトレジストを順次除去する段階と、
    を含むことを特徴とするLDDトランジスタの製造方法。
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