JP2929432B2 - 半導体デバイス製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 17
- 239000004065 semiconductor Substances 0.000 title description 12
- 239000012535 impurity Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 31
- 150000002500 ions Chemical class 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 238000001020 plasma etching Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 2
- 230000000873 masking effect Effects 0.000 claims 1
- 229910052785 arsenic Inorganic materials 0.000 description 13
- 229910052698 phosphorus Inorganic materials 0.000 description 13
- 239000011574 phosphorus Substances 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 10
- 239000002019 doping agent Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Description
造方法に関し、特にMOSデバイスの製造方法に関す
る。
4倍に達する高集積化、高密度化、高性能化の傾向にあ
り、それに伴って急速に寸法が小さくなってきた。しか
し、このようなデバイスの微細化によってデバイス内部
の電界強度が増大し、デバイスの特性に悪影響を与え、
各種の問題を引き起こうようになった。特に、ゲートの
幅が狭くなることにより高電界によるドレインへの電界
集中が生じてデバイスの特性を変化させる。このような
電界を減少させるためにドレインとチャネルとの間に、
その間が穏やかに変化するように低濃度ドーピングを形
成した。
はドーピングを強くし、チャネルに隣接している領域の
ドーピングは弱くして低ドーピングドレイン(LDD)
構造を形成した。NMOSのLDD構造の形成時、ドー
プ剤(ドーパント)にはリン(P)或いはヒ素(As)
等を使用する。リン(P)をドープ剤として使用する場
合には、広いドーピングプロファイルに起因して、約
0.5μm以上の長チャネルで約8V以上の高い降伏電
圧(BV)値が得られる。一方、ヒ素(As)をドープ
剤として使用する場合には、約0.3μm以上の短チャ
ネルを有するデバイスで約6V以上の降伏電圧値が得ら
れる。しかし、チャネル特性がそれぞれ異なる全てのデ
バイスに同一イオンを注入すると、デバイスの信頼性が
低下されるという他の問題点が引き起こされた。つま
り、リン(P)をドープ剤として使用する場合には降伏
電圧値が充分に高いが、短チャネルの特性を満足させる
ことができなく、ヒ素をドーフ剤として使用する場合に
は短チャネルの特性は満足するが高電圧印加時、降伏電
圧(BV)を満足させることができないからである。
バイスの製造方法を説明する。図1は従来のMOSデバ
イスの製造工程を示す工程断面図である。図1(a)に
図示されたように、N型半導体基板1上に第1絶縁膜2
と多結晶シリコン3と、第2絶縁膜4とを順次に堆積
し、フォトリソグラフィ及びエッチング工程で第1絶縁
膜2と多結晶シリコン3と、及び第2絶縁膜4とを選択
的に除去してチャネルの長さの異なる複数個のゲート電
極を形成する。
極を含んだ基板1全面にリン(P)或いはヒ素(As)
のような低濃度不純物イオンを注入してゲート電極の両
側の基板1にLDD領域5を形成する。
極を含んだ基板1全面に第3絶縁膜を形成して、第3絶
縁膜を異方性エッチングしてゲート電極の両側面にゲー
ト側壁スペーサー6を形成する。
極を含んだ基板1全面に高濃度不純物イオンを注入して
前記ゲート側壁スペーサー6の両側にソースとドレイン
7を形成する。
来の半導体デバイスの製造方法においては次のような問
題点があった。工程の単純化を考慮して、リン(P)或
いはヒ素(As)のような同一のLDDイオンをチャネ
ル特性がそれぞれ異なる全てのデバイスに同一に注入す
ると、デバイスの信頼性が低下する。その理由は回路に
印加される電圧が各デバイスの部位別ごとに大きな差を
有するためである。つまり、リン(P)をドープ剤とし
て使用する場合には、降伏電圧が充分に高いので高電圧
デバイスには適するが、チャネル長さが短い低電圧デバ
イスには適していない。一方、ヒ素をドープ剤として使
用する場合には、短いチャネルの特性を有する低電圧デ
バイスには適しているが、高電圧デバイスの降伏電圧
(BV)を満足させない。本発明はこのような問題点を
解決するためになされたもので、それぞれのデバイスの
チャネルの特性に適する低濃度不純物イオンを注入して
LDD構造を形成することによりデバイスの信頼性を向
上させることにその目的がある。
ための本発明の半導体デバイス製造方法は、第1領域と
第2領域を有する半導体基板を準備するステップと、基
板の第1領域及び第2領域に第1ゲート電極と第2ゲー
ト電極を形成するステップと、第1領域の基板に第1ゲ
ート電極をマスクとして第1不純物イオンを注入するス
テップと、第2領域の基板に第2ゲート電極をマスクと
して第2不純物イオンを注入するステップと、第1、第
2ゲート電極の両側面に側壁スペーサーを形成するステ
ップと、第1、第2領域に第1、第2ゲート電極と側壁
スペーサーをマスクとして第2不純物イオンを注入する
ステップとから成る。このとき、第1領域の第1ゲート
電極は第2領域の第2ゲート電極よりチャネルの長さが
短い。そして第1不純物イオンと第2不純物イオンはN
導電型不純物とP導電型不純物の中でいずれか1つと
し、基板の導電型は不純物イオンの導電型と異なるもの
で形成する。
イス製造方法を実施形態を表している添付図面を参照し
てより詳細に説明すると下記の通りである。図2は本発
明の第1実施形態のMOSデバイス製造工程を示す製造
工程断面図である。図2(a)に図示されたように、低
電圧動作領域と高電圧動作領域を含むN型半導体基板1
1上に第1絶縁膜12と、多結晶シリコン13と、第2
絶縁膜14とを順次に堆積する。
ソグラフィ及びエッチング工程で第1絶縁膜12と多結
晶シリコン13と、及び第2絶縁膜14とを選択的に除
去して低電圧動作領域上には第1ゲート電極15を形成
し、高電圧動作領域上には第2ゲート電極16を形成す
る。このとき、第2ゲート電極16の幅(W2)は第1
ゲート電極15の幅(W1)より広く形成する。この理
由は高電圧で動作するデバイスにおいては長チャネルを
必要とするからである。
ト電極15を含んだ低電圧動作領域を感光膜17でマス
キングする。そして、第2ゲート電極16をイオン注入
マスクとして、第1不純物イオンを基板11の高電圧動
作領域内に低濃度に注入して第2ゲート電極16両側の
基板11の表面内に第1低濃度不純物領域18を形成す
る。この第1不純物イオンはN型基板11の導電型と異
なるP導電型不純物であるリン(P)を使用する。
作領域の感光膜17を除去して第1ゲート電極15と第
2ゲート電極16をイオン注入マスクとして基板の全領
域に第1不純物イオンと同一の導電型を有する第2不純
物イオンを低濃度に注入して低電圧動作領域内に第2低
濃度不純物領域19を形成する。このとき、第2不純物
イオンはN型基板11の導電型と異なるP型導電型不純
物であるヒ素(As)を使用する。高電圧動作領域には
P導電型不純物であるリン(P)とヒ素(As)イオン
が注入されるが、リンイオンがヒ素イオンより接合深さ
が深いのでチャネル特性に影響を及ばない。
ト電極15と第2ゲート電極16を含んだ基板11上に
第3絶縁膜を形成する。そして第3絶縁膜上に反応性イ
オンエッチング工程を行って第1、第2ゲート電極1
5、16両側面に絶縁側壁スペーサー20を形成する。
ト電極15、第2ゲート電極16、及び絶縁側壁スペー
サー20をイオン注入用マスクとして第2不純物イオン
を高濃度に基板11に注入して高濃度不純物領域21を
形成する。
イス製造工程を示す製造工程断面図である。図3(a)
に図示されたように、低電圧動作領域と高電圧動作領域
を含むN型半導体基板31上に第1絶縁膜32と、多結
晶シリコン33と、第2絶縁膜34とを順次に堆積す
る。
ソグラフィ及びエッチング工程で第1絶縁膜32と、多
結晶シリコン33と、第2絶縁膜34とを選択的に除去
して低電圧動作領域上には第1ゲート電極35を形成
し、高電圧動作領域上には第2ゲート電極36を形成す
る。この際、第2ゲート電極36の幅(W12)は第1ゲ
ート電極35の幅(W11)より広く形成する。この理由
は高電圧で動作するデバイスにおいては長チャネルを必
要とするからである。
ト電極35を含んだ低電圧動作領域を第1感光膜37a
でマスキングする。そして第2ゲート電極36をイオン
注入マスクとして第1不純物イオンを基板31の高電圧
動作領域内に低濃度に注入して、基板の第2ゲート電極
36両側に第1低濃度不純物領域38を形成する。この
第1不純物イオンはN型基板31の導電型と異なるP導
電型不純物であるリン(P)を使用する。
作領域の第1感光膜37aを除去して、第2ゲート電極
36を含んだ高電圧動作領域を第2感光膜37bでマス
キングする。そして第1ゲート電極35をイオン注入マ
スクとして第2不純物イオンを基板31の低電圧動作領
域内に低濃度に注入して基板31の第1ゲート電極35
両側に第2低濃度不純物領域39を形成する。このと
き、第2不純物イオンはN型基板31の導電型と異なる
P導電型不純物であるヒ素(As)を使用する。
作領域の第2感光膜37bを除去して第1ゲート電極3
5と第2ゲート電極36を含んだ基板31上に第3絶縁
膜を形成する。そして第3絶縁膜上に反応性イオンエッ
チング工程を行って第1、第2ゲート電極35、36両
側面に絶縁側壁スペーサ40を形成する。
ト電極35、第2ゲート電極36、絶縁側壁スペーサー
40をイオン注入用マスクとして第2不純物イオンを高
濃度に基板31に注入して高濃度不純物領域41を形成
する。
ヒ素(As)使用したデバイスのチャネルの長さによる
降伏電圧(BVdss)の特性を示すグラフであり、図
5はP−LDDとAs−LDDの短チャネル特性を比較
したグラフである。図4及び図5のように、リン(P)
をLDDドーズとして使用する場合には、広いドーピン
グプロファイルによって約0.5μm以上の長チャネル
で降伏電圧値が約8V以上である高電圧デバイスが得ら
れ、ヒ素(As)をLDDドーズとして使用する場合に
は、約0.3μm以上の短チャネルで、約6V以上の降
伏電圧値のデバイスが得られる。そしてP−LDD場合
には、最小チャネル長さを有する低電圧デバイスでは短
チャネルの特性を達成することができず、As−LDD
場合には、低電圧デバイスで短チャネルの特性を満足さ
せる。
バイス製造方法におけては次のような効果がある。P−
LDDの短チャネル特性の悪化とAs−LDDの低い降
伏電圧を解決するために、長いチャネルの長さを有し、
高電圧が印加されるデバイスにはP−LDDを使用し、
最小チャネル長さを有し、低電圧が印加されるデバイス
にはAs−LDDを使用することによりデバイスの信頼
性を向上させてデバイスの寸法を小さくすることができ
る。
断面図である。
工程を示す製造工程断面図である。
工程を示す製造工程断面図である。
eとして使用したデバイスのチャネルの長さによるBV
dssの特性を比較したグラフである。
を比較したグラフである。
Claims (2)
- 【請求項1】 第1領域と第2領域を有する第1導電型
の基板を準備するステップと、 前記基板の第1領域に第1ゲート電極を形成すると共
に、前記第1ゲート電極のチャネルよりも長いチャネル
の第2ゲート電極を前記第2領域に形成するステップ
と、前記 第1ゲート電極を含んだ第1領域を第1物質でマス
キングするステップと、前記 第2ゲート電極をマスクとして前記第1道電型と異
なる第2導電型の第1不純物イオンを前記基板の第2領
域内に低濃度に注入して第1低濃度不純物領域を形成す
るステップと、 前記第1物質を除去し、前記第1ゲート電極と第2ゲー
ト電極をマスクとして前記基板の全領域に前記第1不純
物イオンと異なる種類の且つ前記第2導電型の第2不純
物イオンを低濃度に注入して第1領域内に第2低濃度不
純物領域を形成するステップと、 前記第1、第2ゲート電極の両側面に側壁スペーサーを
形成するステップと、前記 第1、第2領域に前記第1、第2ゲート電極と前記
側壁スペーサーをマスクとして前記第2導電型の第2不
純物イオンを高濃度に注入して高濃度不純物領域を形成
するステップと、 を有することを特徴とする半導体デバイス製造方法。 - 【請求項2】 前記第1ゲート電極と第2ゲート電極の
側面に前記側壁スペーサーを形成するステップは前記第
1ゲート電極と第2ゲート電極を含んだ基板上に絶縁層
を形成するステップと、 前記絶縁層上に反応性イオンエッチング工程を行って絶
縁側壁スペーサーを形成するステップと、 を更に具備することを特徴とする請求項1記載の半導体
デバイス製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960020638A KR100277911B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체소자 제조방법 |
KR20638/1996 | 1996-06-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1012742A JPH1012742A (ja) | 1998-01-16 |
JP2929432B2 true JP2929432B2 (ja) | 1999-08-03 |
Family
ID=19461337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9036963A Expired - Fee Related JP2929432B2 (ja) | 1996-06-10 | 1997-02-06 | 半導体デバイス製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6077736A (ja) |
JP (1) | JP2929432B2 (ja) |
KR (1) | KR100277911B1 (ja) |
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