KR980006542A - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로 특히, 모오스 소자의 제조방법에 관한 것이다.
이를 위한 본 발명의 반도체소자 제조방법은 제1영역과 제2영역을 갖는 반도체 기관을 준비하는 스텝과, 제1영역 및 제2영역의 기판상에 제1 게이트 전극 및 제2 게이트전극을 형성하는 스텝과, 제1영역의 기판에 제1게이트 전극을 마스크로 하여 제1 불순물이온을 주입하는 스텝과, 제2영역의 기판에 제2게이트 전극을 마스크로 하여 제2불순물이온을 주입하는 스텝과, 제1, 제2게이트 전극의 양측면에 측벽스페이서들을 형성하는 스텝과, 그리고 제1,제2영역에 제1,제2게이트 전극과 측벽스페이서들을 마스크로 하여 제2불순물이온을 주입하는 스텝으로 이루어진다. 따라서 소자의 신뢰성을 향상시키고 소자의 스켈링에 유리하다.

Description

반도체소자 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예의 모오스 소자 제조공정을 보여주는 제조공정 단면도.
제3도는 본 발명 제2실시예의 모오스 소자 제조공정을 보여주는 제조공정 단면도.

Claims (13)

  1. 제1영역과 제2영역을 갖는 반도체기판을 준비하는 스텝;상기 제1영역 및 제2영역의 기판상에 제1게이트 전극 및 제2게이트 전극을 형성하는 스텝; 상기 제1영역의 기판에 제1게이트 전극을 마스크로 하여 제1불순물이온을 주입하는 스텝;상기 제2영역의 기판에 제2게이트 전극을 마스크로 하여 제2불순물이온을 주입하는 스텝;상기 제1,제2게이트 전극의 양측면에 측벽스페이서들을 형성하는 스템;그리고 제1,제2 영역에 제1,제2게이트 전극과 측벽스페이서들을 마스크로 하여 제2불순물이온을 주입하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
  2. 제1항에 있어서, 제1영역의 제1게이트 전극을 제2영역의 제2 게이트 전극보다 채널 길이가 짧은 것을 특징으로 하는 반도체소자 제조방법.
  3. 제1항에 있어서, 제1불순물이온과 제2불순물이온들의 N도전형 불순물과 P도전형 불순물 중 어느 하나인것을 특징으로 하는 반도체소자 제조방법.
  4. 제1항에 있어서, 기판의 도전형은 제1,제2불순물이온들의 도전형과 다른것을 특징으로 하는 반도체소자 제조방법.
  5. 제1영역과 제2영역을 갖는 제1도전형 기판을 마련하는 스텝; 상기 제1영역 및 제2영역의 기판상에 제1게이트 전극 및 제2게이트 전극을 형성하는 스텝; 제1게이트 전극을 포함한 제1영역을 제1물질로 마스킹하는 스텝; 제2게이트전극을 마스크로 하여 제2도전형 제1불순물이온을 기판의 제2영역내에 저농도로 주입하여 제1저농도 불순물이온을 형성하는 스텝; 상기 제1물질을 제거하고 제1게이트 전극과 제2게이트전극을 마스크로 하여 기판의 전영역들에 상기 제2도전형 제2불순물이온을 저농도로 주입하여 제1영역내에 제2저농도 불순물영역들을 형성하는 스텝; 상기 제1, 제2게이트 전극의 양측면에 측벽스페이서들을 형성하는 스텝; 그리고 제1,제2영역에 제1,제2게이트 전극과 측벽스페이서들을 마스크로 하여 제2도전형 제2불순물이온을 고농도로 주입하여 고농도 불순물영역들을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조방법.
  6. 제5항에 있어서, 제1게이트 전극과 제2게이트 전극의 측면들에 측벽스페이서들을 형성하는 스텝은 제1게이트 전극과 제2게이트 전극을 포함한 기판상에 절연측을 형성하는 스텝; 그리고 상기 절연층상에 반응성 이온 에칭공정을 수행하여 절연층측벽스페이서들을 형성하는 스텝을 더 구비함을 특징으로 하는 반도체조사 제조방법.
  7. 제5항에 있어서, 제1영역의 제 1게이트 전극은 제2영역의 제2게이트 전극보다 채널길이가 짧은 것을 특징으로 하는 반도체소자 제조방법.
  8. 제5항에 있어서, 제1불순물이온과 제2불순물이온은 N도전형 불순물과 P도전형 불순물 중 어느 하나인것을 특징으로 하는 반도체소자 제조방법.
  9. 제5항에 있어서, 제1불순물이온은 인이고 제2불순물이온은 비소임을 특징으로 하는 반도체소자 제조방법.
  10. 제1영역과 제2영역을 갖는 제1도전형 기판을 마련하는 스텝; 상기 제1영역 및 제2영역의 기판상에 제1게이트 전극 및 제2게이트 전극을 형성하는 스텝; 제1게이트 전극을 포함한 제1영역을 제1물질로 마스킹하는 스템; 제2게이트 전극을 형성하는 스텝; 제1게이트 전극을 포함한 제1영역을 제1물질로 마스킹하는 스텝; 상기 제1물질을 제거하고 제2영역을 제2물질로 마스킹하는 스텝; 제1게이트 전극을 마스크로하여 제2도전형 제2불순물이온을 기판의 제1영역내에 저농도로 주입하여 제2저농도 불순물 영역들을 형성하는 스텝; 상기 제1 제2게이트 전극의 양측면에 측벽스페이서들을 형성하는 스텝; 그리고 제1,제2 영역에 제1,제2 게이트 전극과 측벽스페이서들을 마스크로 하여 제2도전형 제2불순물이온을 고농도로 주입하여 고농도 불순물영역들을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
  11. 제 10항에 있어서, 제1게이트 전극과 제2게이트 전극의 측면들에 측벽스페이서들을 형성하는 스텝은 제1게이트 전극과 제2게이트 전극을 포함하는 기판상에 절연층을 형성하는 스텝; 그리고 상기 절연층상에 반응성 이온 에칭공정을 수행하여 절연측벽스페이서들을 형성하는 스텝을 더 구비함을 특징으로 하는 반도체소자 제조방법.
  12. 제10항에 있어서, 제1불순물이온과 제2불순물이온은 N전도형 불순물과 P도전형 불순물 중 어느 하나인 것을 특징으로 하는 반도체소자 제조방법.
  13. 제10항에 있어서, 제1불순물이온은 인이고 제2불순물이온은 비소임을 특징으로 하는 반도체소자 제조방법.
    ※ 참고사항 : 최초 출원된 내용에 의하여 공개하는 것임.
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