KR970072204A - 적어도 하나의 mos 트랜지스터를 가지는 회로 장치 및 그것의 제조방법 - Google Patents

적어도 하나의 mos 트랜지스터를 가지는 회로 장치 및 그것의 제조방법 Download PDF

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Abstract

MOS 트랜지스터에서 그것의 소스/드레인 지역(17)은 제1전도 형태로 도핑되고 그것의 게이트 전극(6a)은 제1전도 형태와 반대의 전도 형태로 도핑되고, 상기 게이트 전극(6a)은 적어도 하나의 가장자리(12)에서 중앙 보다 작은 도판트 농도를 가진다. 턴온 상태에서, 게이트 전극(6a)은 게이트 소모가 발생하지 않아서, 축적물로 구동된다. 본 발명은 n 도핑 게이트를 가지는 PMOS 트랜지스터를 포함하는 CMOS 회로에 적당하다.

Description

적어도 하나의 MOS 트랜지스터를 가지는 회로 장치 및 그것의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 도판트를 활성화하고 소스/트레인 지역 및 게이트 전극 표면의 실리콘제이션(siliconsation)후 기판을 도시한 도.

Claims (8)

  1. 제1전도 형태에 의해 도핑된 두개의 소스/트레인 지역(17)은 반도체 기판(1)에 제공되고, 채널 지역 표면상의 게이트 유전체(5a) 및 게이트 전극(6a)은 소스/트레인 지역(17) 사이에 배열되고, 게이트 전극(6a)은 제1전도 형태와 반대의 제2전도 형태로 도핑된 실리콘을 포함하고, 게이트 전극(6a)의 중앙보다 게이트 전극(12)의 적어도 하나의 가장 자리에서 낮은 것을 특징으로 하는 적어도 하나의 MOS 트랜지스터를 가지는 회로 구조물.
  2. 제1항에 있어서, 상기 게이트 전극(12) 가장 자리에서 도판트 농도는 1017및 1019cm-3사이의 범위내에 놓이는 것을 특징으로 하는 적어도 하나의 MOS 트랜지스터를 가지는 회로 구조물.
  3. 제1항 또는 제2항에 있어서, 제1MOS 트랜지스터에 상보적인 추가의 MOS 트랜지스터는 제공되고, 상기 상보형 MOS 트랜지스터는 제2전도 형태로 도핑된 소스/트레인 지역(18), 및 제2전도 형태로 도핑된 실리콘을 포함하는 게이트 전극(6b)을 가지는 것을 특징으로 하는 적어도 하나의 MOS 트랜지스터를 가지는 회로 구조물.
  4. 제1전도 형태로 도핑된 두 개의 소스/드레인 지역(17) 및 상기 소스/드레인 지역 사이의 채널 지역은 반도체 기판(1)에 형성되고, 게이트 유전체(5a) 및 게이트 전극(6a)은 채널 지역의 표면에 형성되고, 게이트 전극은 제1전도 형태와 반대인 제2전도 형태로 도핑된 실리콘으로부터 형성되고, 도판트 농도는 게이트 전극(6a)의 중앙에서보다 게이트 전극(12)의 적어도 하나의 가장 자리에서 낮은 것을 특징으로 하는 적어도 하나의 MOS트랜지스터를 가지는 회로 구조물을 형성하기 위한 방법.
  5. 제4항에 있어서, 게이트 전극(6a)을 형성하기 위하여, 게이트 전극(6a)의 중앙과 같은 도판트 농도를 가지는 도핑된 실리콘 층은 중착 및 구조화되고, 상기 도판트 농도는 제1전도 형태의 도핑 이온으로 인클란인드 주입에 의해 게이트 전극 (6a)의 가장자리에서 감소되는 것을 특징으로 하는 회로 구조물 형성방법.
  6. 제5항에 있어서, 커버링 층(7)은 도핑 실리콘 층(6)에 제공되고 실리콘층(6)과 함께 구성되고, 게이트 전극(6a)의 측면은 절연 스페이서(8)가 제공되고, 소스/드레인 지역(17)은 게이트 전국 (6a)에 대해 자기 정렬방식으로 형성되는 것을 특징으로 하는 회로 구조물 형성방법.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서, 제1MOS 트랜지스터에 상보적인 MOS 트랜지스터는 제2전도 형태로 도핑된 소스/드레인 지역을 가지며 반도체 기판(1)에 형성된 제2전도 형태에 의해 도핑된 게이트 전극(6b)을 가지는 것을 특징으로 하는 회로 구조물 형성방법.
  8. 제6항 및 제7항 중 어느 한 항에 있어서, 상보형 MOS 트랜지스터에 대한 게이트 전극(6b)은 실리콘층(6)의 구조화동안 형성되고, 상보형 MOS 트랜지스터의 지역은 제1MOS 트랜지스터의 소스/드레인 지역(17) 형성동안 마스트(10)에 의해 커버되고, 상기 마스크는 결과적으로 다시 제거되고, 상기 MOS 트랜지스터의 영역은 추가의 마스크(15)로 커버되고, 상기 커버링 층은 상보형 MOS 트랜지스터에 대한 게이트 전극(6b)으로부터 제거되고, 상기 제2전도 형태의 도핑 이온은 상보형 MOS 트랜지스터(18)의 소스/드레인 지역이 형성되고 상기 상보형 MOS 트랜지스터 게이트 전극(6b)의 도판트 농도가 증가되는 동안 수행되는 것을 특징으로 하는 회로 구조물 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019970011530A 1996-04-01 1997-03-31 적어도 하나의 mos 트랜지스터를 가지는 회로 장치 및 그것의 제조방법 KR970072204A (ko)

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