KR980006025A - 상보형 반도체 장치 및 그 제조 방법 - Google Patents

상보형 반도체 장치 및 그 제조 방법 Download PDF

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KR980006025A
KR980006025A KR1019970026796A KR19970026796A KR980006025A KR 980006025 A KR980006025 A KR 980006025A KR 1019970026796 A KR1019970026796 A KR 1019970026796A KR 19970026796 A KR19970026796 A KR 19970026796A KR 980006025 A KR980006025 A KR 980006025A
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아키라 히로키
신지 오다나카
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모리시따 요오이찌
마쓰시타 덴키 산교주식회사
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Abstract

〔과제〕
회로속도의 향상 및 소비전력의 감소를 실현함과 동시에, 단채널효과에 대한 우수한 내성을 갖는 고신뢰성의 상보형 반도체장치를 제공한다.
〔해결수단〕
제1전도형으 불순물이 도프된 제1영역과 제2전도형의 불순물이 도프된 제2영역을 포함하며 또한 주면을 갖는 반도체 기판과, 제2영역에 만들어진 제1MOS트랜지스터와, 제1영역에 설치된 제2MOS트랜지스터를 구비한 상보형 반도체 장치에 있어서, 제1 및 제2MOS트랜지스터의 적어도 한쪽은, 채널영역중에, 채널의 긴 방향으로 불균일한 불순물 농도분포를 가지며 또한 소스측의 불순물 농도가 드레인측의 분술물 농도보다도 높아지도록 형성된, 제1 및 제2 영역의 대응하는 전도형과 같은 전도형의 비대칭인 불순물 확산영역을 또한 구비하고 있고, 제1 소스영역 아래에 위치하는 상기 반도체 기판 부분의 불순물 농도가 이 비대칭인 불순물 확산영역의 소스측 부분의 불순물 농도보다도 낮은 비대칭 MOS트랜지스터이다.

Description

상보형 반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도2a 및 2b는 각각 본 발명의 제1 실시형태에 의한 반도체 장치의 구조를 나타내는 단면도.

Claims (25)

  1. 제1전도형의 불순물이 도프된 제1영역과 제2 전도형의 불순물이 도프된 제2 영역을 포함하며, 또한, 주면을 갖는 반도도체 기판과, 해당 제2 영역에 설치된 제1MOS트랜지스터와, 해당 제1영역에 설치된 제2MOS트랜지스터를 구비한 상보형 반도체 장치에 있어서, 해당 제1 및 제2MOS트랜지스터의 각각은, 제1 소스영역과, 해당 제1소스영역으로부터 일정 거리만큼 떨어져서 위치하는 제1드레인 영역과, 해당 제1소스 영역 및해당 반도체 기판의 해당 주면에 접하고, 해당 제1 소스 영역보다도 얕은 접합 깊이를 갖는 제2 소스 영역과, 해당 제2 소스 영역으로부터 일정 거리만큼 떨어져서 위치하고, 해당 제1드레인 영역 및 해당 반도체 기판의 해당 주면에 접하며, 해당 제1 드레인 영역보다 얕은 접합 깊이를 갖는 제2 드레인 영역과, 해당 제2소스 영역 및 해당 제2 드레인 영역의 사이에 위치하는 채널 영역과, 해당 채널 영역을 덮도록 해당 반도체 기판의 해당 주면의 위에 형성된 게이트 절연막과, 해당 게이트 절연막의 위에 형성된 게이트 전극을 구비하고 있고, 해당 제1 및 제2MOS트랜지스터의 적어도 한쪽은해당 채널 영역속에, 채널의 길이 방향으로 불균일한 분순물 농도 분포를 가지며 또한 소스측의 불순물 농도가 드레인측의 불순물 농도보다도 높게 되도록 형성된, 해당 제1 및 제2 영역중의 대응하는 영역의 전도형과 같은 전도형을갖는 비대칭인 불순물 확산 영역을 또한 구비하고 있으며, 해당 제1소스 영역의 아래에 위치하는 해당 반도체 기판의 부분의불순물 농도가 해당 비대칭인 불순물 확산 영역의 소스측의 부분의 불순물 농도보다도 낮은, 비대칭 MOS트랜지스터인 것을 특징으로 하는 상보형 반도체 장치.
  2. 제1항에 있어서, 상기 제1 전도형이 n형이고, 상기 제2 전도형이 p형이며, 상기 제1MOS트랜지스터가 상기 비대칭 MOS트랜지스터인 것을 특징으로 하는 상보형 반도체 장치.
  3. 제1항에 있어서, 상기 제1 전도형이 n형이고, 상기 제2 전도형이 p형이며, 상기 제2MOS트랜지스터가 상기 비대칭MOS트랜지스터인 것을 특징으로 하는 상보형 반도체 장치.
  4. 제1항에 있어서, 상기 제1 전도혀이 n형이고, 상기 제2 전도형이 p형이며, 상기 제 1 및 제 MOS트랜지스터의 각각이 상기 비대칭 MOS트랜지스터인 것을 특징으로 하는 상보형 반도체 장치.
  5. 제1항에 있어서, 상기 비대칭인 MOS트랜지스터가, 펀치 스루드루스톱층을 또한 구비하고 있는 것을 특징으로 하는 삼보형 반도체 장치.
  6. 제1항에 있어서, 상기 반도체 기판과 상기 비대칭 MOS트랜지스터의 소스의 사이에 동작중에 전위차가 생기는 회로에 내장되어 있는 것을 특징으로 하는 상보형 반도체 장치.
  7. 제6항에 있어서, 상기 회로는 상기 비대칭 MOS트랜지스터와 같은 전도형의 복수의 MOS트랜지스터가 직렬로 접속된 구성을 포함하는 상보형 반도체 장치.
  8. 제6항에 있어서, 상기 제1 전도형이 n형이고, 상기 제2 전도형이 p형이며, 상기 제 1 MOS트랜지스터가 상기 비대칭인 불순물 확산 영역을 구비한 n채널형 비대칭 MOS트랜지스터이고, 상기 회로는 상기 반도체 기판과 해당 n 채널형 비대칭 MOS트랜지스터의 소스와의 사이에 전위차가 생기는 것을 특징으로 하는 상보형 반도체 장치.
  9. 제6항에 있어서, 상기 제1 전도형이 n형이고, 상기 제2 전도형이 p형이고, 상기 제 2 MOS트랜지스터가 상기 비대칭인 불순물 확산 영역을 구비한 p채널형 비대칭 MOS트랜지스터이고, 상기 회로는 상기 반도체 기판과 해당 p 채널형 비대칭 MOS트랜지스터의 소스의 사이에 전위차가 생기는 회로인 것을 특징으로 하는 상보형 반도체 장치.
  10. 제6항에 있어서, 상기 제1 전도형이 n형이고, 상기 제2 전도형이 p형으로, 상기 제 1 MOS트랜지스터가 상기 비대칭인 불순물 확산 영역을 구비한 n채널형 비대칭 MOS트랜지스터이고, 상기 제 2 MOS트랜지스터가 해당 비대칭 불순물 확산 영역을 구비한 p채널형 비대칭 MOS트랜지스터이며, 상기 회로는 상기 반도체 기판과 해당 n채널형 비대칭 MOS트랜지스터의 소스의 사이 및 해당 반도체 기판과 해당 p채널형 비대칭 MOS트랜지스터의 소스와의 사이에 각각 전위차가 생기는 회로인 것을 특징으로 하는 상보형 반도체 장치.
  11. 제6항에 있어, 상기 비대칭 MOS트랜지스터가, 펀치드루스톱층을 또한 구비하고 있는 것을 특징으로 하는 상보형 반도체 장치.
  12. 제1전도형의 불순물이 도프된 제1영역과 제2전도형의 불순물이 도프된 제2영역을 포함하며, 또한, 주면을 갖는 반도체 기판과, 해당 제2영역에 설치된 제1 MOS트랜지스터와, 해당 제1영역에 설치된 제 2 MOS트랜지스터를 구비한 상보형 반도체 장치의 제조방법에 있어서, 해당 방법은, 해당 제1 및 제2 영역을 덮도록, 제1 절연막 및 해당 전도성막을 이 순서대로 해당 반도체 기판의 해당 주면상에 형성하는 공정과, 해당 제1 절연막 및해당 전도성막을 패터닝하여, 해당 제1및 제 2MOS트랜지스터의 게이트막 및 게이트 전극을 형성하는 공정과, 해당 제2 영역을 덮는 제1 레지스트를 해당 반도체 기판의 해당 주면상에 형성하는 공정과, 해당 제1 레지스트 및 해당 제2 MOS트랜지스터의 게이트 전극을 마스크로서 사용하여, 해당 제1 영역에 제2 전도형의 불순물이온을 주입하고, 그것에 의하여, 해당 제2 MOS트랜지스터의 제2 전도형의 소스 영역 및 드레인 영역을 형성하는 공정과, 해당 제1 레지스트를 제거하는 공정과, 해당 제1 영역을 덮는 제2레지스트를 해당 반도체 기판의 해당 주면상에 형성하는 공정과, 해당 제2 레지스트 및 해당 제1 MOS트랜지스터의 게이트 전극을 마스크로사용하고, 해당 제2 영역에 제1 전도형의 불순물 이온을 주입하고, 그것에 의하여, 해당 제1 MOS트랜지스터의 제1 전도형의 소스영역 및 드레인 영역을 형성하는 공정과, 해당 제2 레지스트 및 해당 제1 MOS트랜지스터의 게이트 전극을 마스크로하여 사용하고, 해당 제2 영역에 제2 전도형의 불순물 이온을 소스측으로부터 비스듬하게 주입하고, 그것에 의해서, 해당 제1 MOS트랜지스터의 제1전도형의 해당 소스 영역 및 드레인 영역의 사이에, 비대칭인 불순물 농도 프로파일을 갖는 대칭인 불순물 확산 영역을 형성하는 공정을 포함하는 상보형 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 제1 MOS트랜지스터의 소스 영역 및 상기 반도체 기판의 상기 부면에 접하고, 해당 소스 영역보다도 얕은 접합 깊이를 갖는 소스 영역의 연장부와, 해당 제1 MOS트랜지스터의 드레인 영역 및 해당 반도체 기판의 해당 주면에 접하고, 해당 드레인 영역보다도 얕은 접합 깊이를 갖는 드레인 영역의 연장부를 형성하는 공정을 또한 포함하는 상보형 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제1 MOS트랜지스터에 있어서, 상기 비대칭인 불순물 확산 영역이 상기 드레인 영역의 연장부의 단부에 도달하도록 형성되는 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  15. 제12항에 있어서, 상기 제1 전도형이 n형이고, 상기 제2 전도형이 p형이고, 상기 제1 MOS트랜지스터가 상기 비대칭인 불순물 확산 영역을 갖는 n채널형 MOS트랜지스터인 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  16. 제12항에 있어서, 상기 제1 전도형이 p형이고, 상기 제2 전도형이 n형이고, 상기 제1 MOS트랜지스터가 상기 비대칭인 불순물 확산 영역을 갖는 p채널형 MOS트랜지스터인 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  17. 제12항에 있어서, 상기 반도체 기판과 상기 비대칭인 불순물 확산 영역을 갖는 상기 제1 MOS트랜지스터의 소스의 사이에 동작중에 전위차가 생기는 회로를 구성하는 공정을 또한 포함하는 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 회로는 상기 제1 MOS트랜지스터와 같은 전도형의 복수의 MOS트랜지스터가 직렬로 접속된 구성을 포함하는 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  19. 제12항에 있어서, 상기 제2 MOS트랜지스터의 제2 전도형의 상기 소스영역 및 드레인 영역을 형성하는 공정과 상기 제1 레지스트를 제거하는 공정의 사이에, 해당 제1 레지스트 및 해당 제2 MOS트랜지스터의 상기 게이트 전극을 마스크로서 사용하고, 상기 제1 영역에 제1 전도형의 불순물 이온을 소스측으로부터 비스듬히 주입하고, 그 것에 의해서, 해당 제2 MOS트랜지스터트랜지스터의 제2 전도형의 해당 소스 영역 및 드레인 영역의 사이에, 비대칭인 불순물 농도 프로파일을 갖는 비대칭인 불순물 확산 영역을 형성하는 공정을 또한 포함하는 것을 특징으로 하는 상보형 반도체 장치의 제조방법.
  20. 제19항에 있어서, 상기 제2 MOS트랜지스터의 소스 영역 및 상기 반도체 기판의 상기 주면에 접하고, 해당 소스 영역보다도 얕은 접합 깊이를 갖는 소스 영역의 연장부와, 해당 제2 MOS트랜지스터의 드레인 영역 및 교반도체 기판의 해당주면에 접하고, 해당 드레인 영역보다도 얕은 접합 깊이를 갖는 드레인 영역의 연장부를 형성하는 공정을 또한 포함하는 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 제2 MOS트랜지스터에서, 상기 비대칭인 불순물 확산 영역이 상기 드레인 영역의 연장부의 단부에 도달하도록 형성되는 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  22. 제19항에 있어서, 상기 제1 전도형이 n형이며, 상기 제2 전도형이 p형이며, 상기 제1 MOS트랜지스터가 상기 비대칭인 불순물 확산 영역을 갖는 n채널형 MOS트랜지스터인 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  23. 제19항에 있어서, 상기 제1 전도형이 p형이며, 상기 제2 전도형이 n형이며, 상기 제1 MOS트랜지스터가 상기 비대칭인 불순물 확산 영역을 갖는 p채널형 MOS트랜지스터인 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  24. 제19항에 있어서, 상기 반도체 기판과 상기 비대칭인 불순물 확산 영역을 갖는 제1 MOS트랜지스터의 소스의 사이, 및, 해당 반도체 기판과 해당 비대칭인 불순물 확산 영역을 갖는 상기 제2 MOS트랜지스터의 소스의 사이의 각각, 동작중에 전위차가 생기는 회로를 구성하는 공정을 또한 포함하는 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
  25. 제24항에 있어서, 상기 회로는 상기 제1 MOS트랜지스터와 같은 전도형의 보구의 MOS트랜지스터가 직렬로 접속된 구성 및 상기 제2 MOS트랜지스터와 같은 전도형의 복수의 MOS트랜지스터가 직렬로 접속된 구성을 각각 포함하는 것을 특징으로 하는 상보형 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970026796A 1996-06-21 1997-06-21 상보형 반도체 장치 및 그 제조 방법 KR980006025A (ko)

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