JPH11145311A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11145311A JPH11145311A JP9311946A JP31194697A JPH11145311A JP H11145311 A JPH11145311 A JP H11145311A JP 9311946 A JP9311946 A JP 9311946A JP 31194697 A JP31194697 A JP 31194697A JP H11145311 A JPH11145311 A JP H11145311A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】
【課題】 ラッチアップの発生を防止しつつ、構造の微
細化が可能な半導体装置およびその製造方法を提供す
る。 【解決手段】 相補型電界効果型トランジスタを含む半
導体装置において、寄生的に形成されるバイポーラトラ
ンジスタのエミッタ電極となるｐ型不純物拡散領域５ａ
と、電源供給線１４と電気的に接続されているｎ型不純
物拡散領域３とを、ｎ型不純物を有する半導体を含む接
続配線４０により接続する。これにより、接続部４０と
ｐ型不純物拡散領域５ａとの接触領域において、整流素
子として作用するｐｎ接合を形成する。
細化が可能な半導体装置およびその製造方法を提供す
る。 【解決手段】 相補型電界効果型トランジスタを含む半
導体装置において、寄生的に形成されるバイポーラトラ
ンジスタのエミッタ電極となるｐ型不純物拡散領域５ａ
と、電源供給線１４と電気的に接続されているｎ型不純
物拡散領域３とを、ｎ型不純物を有する半導体を含む接
続配線４０により接続する。これにより、接続部４０と
ｐ型不純物拡散領域５ａとの接触領域において、整流素
子として作用するｐｎ接合を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、相補型電界効
果型トランジスタを含む半導体装置およびその製造方法
に関する。
びその製造方法に関し、より特定的には、相補型電界効
果型トランジスタを含む半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】従来、半導体装置の１つとして、スタテ
ィック型半導体記憶装置（以下ＳＲＡＭ：static rando
m access memory と記す）が知られている。ＳＲＡＭの
メモリセルは、一般にフリップフロップ回路と、データ
の読出および書込用のトランジスタとから構成される。
ＳＲＡＭは、フリップフロップ回路の動作状況により、
データを保持する半導体記憶装置である。そして、メモ
リセルを構成するフリップフロップ回路中の負荷素子と
して、電界効果型トランジスタを用いるＳＲＡＭが知ら
れている。
ィック型半導体記憶装置（以下ＳＲＡＭ：static rando
m access memory と記す）が知られている。ＳＲＡＭの
メモリセルは、一般にフリップフロップ回路と、データ
の読出および書込用のトランジスタとから構成される。
ＳＲＡＭは、フリップフロップ回路の動作状況により、
データを保持する半導体記憶装置である。そして、メモ
リセルを構成するフリップフロップ回路中の負荷素子と
して、電界効果型トランジスタを用いるＳＲＡＭが知ら
れている。
【０００３】図２９は、従来の電界効果型トランジスタ
を負荷素子として用いたＳＲＡＭのメモリセルの等価回
路図である。図２９を参照して、従来の電界効果型トラ
ンジスタを負荷素子として用いたＳＲＡＭのメモリセル
は、アクセストランジスタＡ１、Ａ２、ドライバトラン
ジスタＤ１、Ｄ２および負荷トランジスタＴ１、Ｔ２の
６つのトランジスタから構成されている。ドライバトラ
ンジスタＤ１、Ｄ２と負荷トランジスタＴ１、Ｔ２とに
より、フリップフロップ回路が構成されている。アクセ
ストランジスタＡ１、Ａ２は、データの読出および書込
用のトランジスタである。アクセストランジスタＡ１、
Ａ２およびドライバトランジスタＤ１、Ｄ２はｎ型の電
界効果型トランジスタであり、負荷トランジスタＴ１、
Ｔ２はｐ型の電界効果型トランジスタである。そのた
め、ドライバトランジスタＤ１、Ｄ２および負荷トラン
ジスタＴ１、Ｔ２により、相補型電界効果型トランジス
タが構成されている。アクセストランジスタＡ１、Ａ２
のソース／ドレイン領域の一方はそれぞれビット線１１
７および補ビット線１１８に接続されている。また、ア
クセストランジスタＡ１、Ａ２のゲート電極は、ワード
線１１３に接続されている。また、負荷トランジスタＴ
１、Ｔ２のソース領域は、電源供給線１１４に接続され
ている。また、ドライバトランジスタＤ１、Ｄ２のソー
ス領域は、接地線（図示せず）に接続されている。
を負荷素子として用いたＳＲＡＭのメモリセルの等価回
路図である。図２９を参照して、従来の電界効果型トラ
ンジスタを負荷素子として用いたＳＲＡＭのメモリセル
は、アクセストランジスタＡ１、Ａ２、ドライバトラン
ジスタＤ１、Ｄ２および負荷トランジスタＴ１、Ｔ２の
６つのトランジスタから構成されている。ドライバトラ
ンジスタＤ１、Ｄ２と負荷トランジスタＴ１、Ｔ２とに
より、フリップフロップ回路が構成されている。アクセ
ストランジスタＡ１、Ａ２は、データの読出および書込
用のトランジスタである。アクセストランジスタＡ１、
Ａ２およびドライバトランジスタＤ１、Ｄ２はｎ型の電
界効果型トランジスタであり、負荷トランジスタＴ１、
Ｔ２はｐ型の電界効果型トランジスタである。そのた
め、ドライバトランジスタＤ１、Ｄ２および負荷トラン
ジスタＴ１、Ｔ２により、相補型電界効果型トランジス
タが構成されている。アクセストランジスタＡ１、Ａ２
のソース／ドレイン領域の一方はそれぞれビット線１１
７および補ビット線１１８に接続されている。また、ア
クセストランジスタＡ１、Ａ２のゲート電極は、ワード
線１１３に接続されている。また、負荷トランジスタＴ
１、Ｔ２のソース領域は、電源供給線１１４に接続され
ている。また、ドライバトランジスタＤ１、Ｄ２のソー
ス領域は、接地線（図示せず）に接続されている。
【０００４】図３０は、従来の電界効果型トランジスタ
を負荷トランジスタとして用いたＳＲＡＭのメモリセル
パターンを示す平面レイアウト図である。図３１は、図
３０における線分１００−１００における断面構造図で
ある。図３０および３１を参照して、以下に従来の電界
効果型トランジスタを負荷トランジスタとして用いたＳ
ＲＡＭを説明する。
を負荷トランジスタとして用いたＳＲＡＭのメモリセル
パターンを示す平面レイアウト図である。図３１は、図
３０における線分１００−１００における断面構造図で
ある。図３０および３１を参照して、以下に従来の電界
効果型トランジスタを負荷トランジスタとして用いたＳ
ＲＡＭを説明する。
【０００５】図３０を参照して、従来の電界効果型トラ
ンジスタを負荷トランジスタとして用いたＳＲＡＭのメ
モリセルは、アクセストランジスタＡ１、Ａ２と、ドラ
イバトランジスタＤ１、Ｄ２と、負荷トランジスタＴ
１、Ｔ２と、電源供給線１１４と、接地線１１５、１１
６と、ビット線１１７と、補ビット線１１８と、アクセ
ストランジスタＡ１、Ａ２のゲート電極としても作用す
るワード線１１３とを備える。アクセストランジスタＡ
１は、ゲート電極１１３と、ソース／ドレイン領域１１
１ｃ、１１１ｂとを含む。アクセストランジスタＡ２
は、ゲート電極１１３と、ソース／ドレイン領域１１２
ｃ、１１２ｂとを含む。ドライバトランジスタＤ１は、
ゲート電極１０７と、ソース領域１１１ａと、ドレイン
領域１１１ｂとを含む。ドライバトランジスタＤ２は、
ゲート電極１０８と、ソース領域１１２ａと、ドレイン
領域１１２ｂとを含む。負荷トランジスタＴ１は、ゲー
ト電極１０７と、ソース領域１０５ａと、ドレイン領域
１０５ｂとを含む。負荷トランジスタＴ２は、ゲート電
極１０８と、ソース領域１０６ａと、ドレイン領域１０
６ｂとを含む。アクセストランジスタＡ１、Ａ２および
ドライバトランジスタＤ１、Ｄ２のソース／ドレイン領
域１１１ａ〜１１１ｃおよび１１２ａ〜１１２ｃは、半
導体基板の主表面にｎ型の不純物を注入することにより
形成されている。負荷トランジスタＴ１、Ｔ２のソース
／ドレイン領域１０５ａ、１０５ｂ、１０６ａ、１０６
ｂは、半導体基板の主表面にｐ型の不純物を注入するこ
とにより形成されている。また、半導体基板の主表面に
はｎ型不純物の拡散領域１０３、１０４が形成されてい
る。
ンジスタを負荷トランジスタとして用いたＳＲＡＭのメ
モリセルは、アクセストランジスタＡ１、Ａ２と、ドラ
イバトランジスタＤ１、Ｄ２と、負荷トランジスタＴ
１、Ｔ２と、電源供給線１１４と、接地線１１５、１１
６と、ビット線１１７と、補ビット線１１８と、アクセ
ストランジスタＡ１、Ａ２のゲート電極としても作用す
るワード線１１３とを備える。アクセストランジスタＡ
１は、ゲート電極１１３と、ソース／ドレイン領域１１
１ｃ、１１１ｂとを含む。アクセストランジスタＡ２
は、ゲート電極１１３と、ソース／ドレイン領域１１２
ｃ、１１２ｂとを含む。ドライバトランジスタＤ１は、
ゲート電極１０７と、ソース領域１１１ａと、ドレイン
領域１１１ｂとを含む。ドライバトランジスタＤ２は、
ゲート電極１０８と、ソース領域１１２ａと、ドレイン
領域１１２ｂとを含む。負荷トランジスタＴ１は、ゲー
ト電極１０７と、ソース領域１０５ａと、ドレイン領域
１０５ｂとを含む。負荷トランジスタＴ２は、ゲート電
極１０８と、ソース領域１０６ａと、ドレイン領域１０
６ｂとを含む。アクセストランジスタＡ１、Ａ２および
ドライバトランジスタＤ１、Ｄ２のソース／ドレイン領
域１１１ａ〜１１１ｃおよび１１２ａ〜１１２ｃは、半
導体基板の主表面にｎ型の不純物を注入することにより
形成されている。負荷トランジスタＴ１、Ｔ２のソース
／ドレイン領域１０５ａ、１０５ｂ、１０６ａ、１０６
ｂは、半導体基板の主表面にｐ型の不純物を注入するこ
とにより形成されている。また、半導体基板の主表面に
はｎ型不純物の拡散領域１０３、１０４が形成されてい
る。
【０００６】そして、これらのトランジスタＡ１、Ａ
２、Ｄ１、Ｄ２、Ｔ１、Ｔ２のゲート電極１１３、１０
７、１０８は、半導体基板上に形成されたポリシリコン
膜により構成されている。これらのトランジスタの上に
位置する領域には、第１の層間絶縁膜１４２（図３１参
照）を介して、アルミニウムからなる内部接続配線１０
９、１１０と、接地線１１５、１１６と、電源供給用接
続配線１４０、１４１と、電源供給線１１４とが形成さ
れている。内部接続配線１０９は、コンタクトホール１
２５、１２７、１２９を介して、それぞれ負荷トランジ
スタＴ１のドレイン領域１０５ｂ、負荷トランジスタＴ
２およびドライバトランジスタＤ２のゲート電極１０
８、ドライバトランジスタＤ１のドレイン領域であり同
時にアクセストランジスタＡ１のソース／ドレイン領域
の一方である領域１１１ｂと電気的に接続されている。
同様に、内部接続配線１１０は、コンタクトホール１２
６、１２８、１３０を介して、負荷トランジスタＴ２の
ドレイン領域１０６ｂ、負荷トランジスタＴ１およびド
ライバトランジスタＤ１のゲート電極１０７、ドライバ
トランジスタＤ２のドレイン領域であり同時にアクセス
トランジスタＡ２のソース／ドレイン領域の一方である
領域１１２ｂと電気的に接続されている。接地線１１
５、１１６は、コンタクトホール１３１、１３２を介し
て、ドライバトランジスタＤ１、Ｄ２のソース領域１１
１ａ、１１２ａにそれぞれ接触している。電源供給線１
１４は、コンタクトホール１１９、１２０を介して、ｎ
型の不純物拡散領域１０１、１０２に接触している。そ
して、電源供給用接続配線１０４は、コンタクトホール
１２１、１２２を介してｎ型の不純物拡散領域１０３と
負荷トランジスタＴ１のソース領域１０５ａとに接触し
ている。電源供給用接続配線１４１は、コンタクトホー
ル１２３、１２４を介して、ｎ型の不純物拡散領域１０
４と負荷トランジスタＴ２のソース領域１０６ａとに接
触している。
２、Ｄ１、Ｄ２、Ｔ１、Ｔ２のゲート電極１１３、１０
７、１０８は、半導体基板上に形成されたポリシリコン
膜により構成されている。これらのトランジスタの上に
位置する領域には、第１の層間絶縁膜１４２（図３１参
照）を介して、アルミニウムからなる内部接続配線１０
９、１１０と、接地線１１５、１１６と、電源供給用接
続配線１４０、１４１と、電源供給線１１４とが形成さ
れている。内部接続配線１０９は、コンタクトホール１
２５、１２７、１２９を介して、それぞれ負荷トランジ
スタＴ１のドレイン領域１０５ｂ、負荷トランジスタＴ
２およびドライバトランジスタＤ２のゲート電極１０
８、ドライバトランジスタＤ１のドレイン領域であり同
時にアクセストランジスタＡ１のソース／ドレイン領域
の一方である領域１１１ｂと電気的に接続されている。
同様に、内部接続配線１１０は、コンタクトホール１２
６、１２８、１３０を介して、負荷トランジスタＴ２の
ドレイン領域１０６ｂ、負荷トランジスタＴ１およびド
ライバトランジスタＤ１のゲート電極１０７、ドライバ
トランジスタＤ２のドレイン領域であり同時にアクセス
トランジスタＡ２のソース／ドレイン領域の一方である
領域１１２ｂと電気的に接続されている。接地線１１
５、１１６は、コンタクトホール１３１、１３２を介し
て、ドライバトランジスタＤ１、Ｄ２のソース領域１１
１ａ、１１２ａにそれぞれ接触している。電源供給線１
１４は、コンタクトホール１１９、１２０を介して、ｎ
型の不純物拡散領域１０１、１０２に接触している。そ
して、電源供給用接続配線１０４は、コンタクトホール
１２１、１２２を介してｎ型の不純物拡散領域１０３と
負荷トランジスタＴ１のソース領域１０５ａとに接触し
ている。電源供給用接続配線１４１は、コンタクトホー
ル１２３、１２４を介して、ｎ型の不純物拡散領域１０
４と負荷トランジスタＴ２のソース領域１０６ａとに接
触している。
【０００７】そして、第１の層間絶縁膜１４２と、内部
接続配線１０９、１１０と、接地線１１５、１１６と、
電源供給用接続配線１４０、１４１と、電源供給線１１
４との上には、第２の層間絶縁膜１４３（図３１参照）
が形成されている。そして、第２の層間絶縁膜１４３上
には、ビット線１１７と補ビット線１１８とが形成され
ている。アクセストランジスタＡ１、Ａ２のソース／ド
レイン領域の他の一方１１１ｃ、１１２ｃは、コンタク
トホール１３３、１３４を介して、ビット線１１７およ
び補ビット線１１８にそれぞれ接続されている。
接続配線１０９、１１０と、接地線１１５、１１６と、
電源供給用接続配線１４０、１４１と、電源供給線１１
４との上には、第２の層間絶縁膜１４３（図３１参照）
が形成されている。そして、第２の層間絶縁膜１４３上
には、ビット線１１７と補ビット線１１８とが形成され
ている。アクセストランジスタＡ１、Ａ２のソース／ド
レイン領域の他の一方１１１ｃ、１１２ｃは、コンタク
トホール１３３、１３４を介して、ビット線１１７およ
び補ビット線１１８にそれぞれ接続されている。
【０００８】図３１を参照して、半導体基板１３７の主
表面にはｎ型ウェル１３８と、ｐ型ウェル１３９とが形
成されている。ｎ型ウェル１３８の主表面には、ｎ型の
不純物拡散領域１０１、１０３と、負荷トランジスタＴ
１（図３０参照）のソース領域であるｐ型の不純物拡散
領域１０５ａとが形成されている。ｐ型ウェル１３９の
主表面には、ドライバトランジスタＤ１（図３０参照）
のソース領域であるｎ型の不純物拡散領域１１１ａが形
成されている。負荷トランジスタＴ１のソース領域１０
５ａとドライバトランジスタＤ１のソース領域１１１ａ
との間の半導体基板１３７の主表面には、分離酸化膜１
３５が形成されている。半導体基板１３７の主表面上と
分離酸化膜１３５上とには、層間絶縁膜１４２が形成さ
れている。ｎ型の不純物拡散領域１０１、１０３、負荷
トランジスタＴ１のソース領域１０５ａおよびドライバ
トランジスタＤ１のソース領域１１１ａの上に位置する
領域の層間絶縁膜１４２の一部を除去することにより、
コンタクトホール１１９、１２１、１２２および１３１
が形成されている。コンタクトホール１１９内部と層間
絶縁膜１４２上とには、ｎ型の不純物拡散領域１０１と
接触するように電源供給線１１４が形成されている。コ
ンタクトホール１２１、１２２内部と層間絶縁膜１４２
上とには、ｎ型の不純物拡散領域１０３と負荷トランジ
スタＴ１のソース領域１０５ａとに接触するように、ア
ルミニウムからなる電源供給用接続配線１４０が形成さ
れている。コンタクトホール１３１内部と層間絶縁膜１
４２上とには、ドライバトランジスタＤ１のソース領域
１１１ａと接触するように、接地線１１５が形成されて
いる。
表面にはｎ型ウェル１３８と、ｐ型ウェル１３９とが形
成されている。ｎ型ウェル１３８の主表面には、ｎ型の
不純物拡散領域１０１、１０３と、負荷トランジスタＴ
１（図３０参照）のソース領域であるｐ型の不純物拡散
領域１０５ａとが形成されている。ｐ型ウェル１３９の
主表面には、ドライバトランジスタＤ１（図３０参照）
のソース領域であるｎ型の不純物拡散領域１１１ａが形
成されている。負荷トランジスタＴ１のソース領域１０
５ａとドライバトランジスタＤ１のソース領域１１１ａ
との間の半導体基板１３７の主表面には、分離酸化膜１
３５が形成されている。半導体基板１３７の主表面上と
分離酸化膜１３５上とには、層間絶縁膜１４２が形成さ
れている。ｎ型の不純物拡散領域１０１、１０３、負荷
トランジスタＴ１のソース領域１０５ａおよびドライバ
トランジスタＤ１のソース領域１１１ａの上に位置する
領域の層間絶縁膜１４２の一部を除去することにより、
コンタクトホール１１９、１２１、１２２および１３１
が形成されている。コンタクトホール１１９内部と層間
絶縁膜１４２上とには、ｎ型の不純物拡散領域１０１と
接触するように電源供給線１１４が形成されている。コ
ンタクトホール１２１、１２２内部と層間絶縁膜１４２
上とには、ｎ型の不純物拡散領域１０３と負荷トランジ
スタＴ１のソース領域１０５ａとに接触するように、ア
ルミニウムからなる電源供給用接続配線１４０が形成さ
れている。コンタクトホール１３１内部と層間絶縁膜１
４２上とには、ドライバトランジスタＤ１のソース領域
１１１ａと接触するように、接地線１１５が形成されて
いる。
【０００９】ここで、従来のＳＲＡＭでは、図３１を参
照して、寄生的に２つのバイポーラトランジスタが形成
されている。具体的には、負荷トランジスタＴ１のソー
ス領域１０５ａをエミッタ電極、ｎ型ウェル１３８をベ
ース電極、ｐ型ウェル１３９をコレクタ電極とするｐｎ
ｐ型のバイポーラトランジスタＱ１と、ｎ型ウェル１３
８をコレクタ電極、ｐ型ウェル１３９をベース電極、ド
ライバトランジスタＤ１のソース領域１１１ａをエミッ
タ電極とするｎｐｎ型のバイポーラトランジスタＱ２と
が形成されている。そして、これら寄生的に形成された
バイポーラトランジスタＱ１、Ｑ２は、図３２に示すよ
うに、寄生的にサイリスタを構成している。ここで、図
３２は、従来のＳＲＡＭにおいて寄生的に形成されてい
るサイリスタの等価回路図である。このように寄生的に
サイリスタが形成されているので、電源供給線１１４
（図３１参照）に供給される電源電圧のノイズにより、
寄生的に形成されたサイリスタが動作することがある。
そして、このように寄生的に形成されたサイリスタが動
作すると、電源供給線１１４から接地線１１５（図３１
参照）まで電流が流れ続ける状態となる。こうした現象
をラッチアップと呼ぶ。このようなラッチアップが発生
すると、半導体素子の動作を阻害するばかりでなく、大
電流による発熱のため半導体素子を破壊してしまうとい
った問題が発生していた。
照して、寄生的に２つのバイポーラトランジスタが形成
されている。具体的には、負荷トランジスタＴ１のソー
ス領域１０５ａをエミッタ電極、ｎ型ウェル１３８をベ
ース電極、ｐ型ウェル１３９をコレクタ電極とするｐｎ
ｐ型のバイポーラトランジスタＱ１と、ｎ型ウェル１３
８をコレクタ電極、ｐ型ウェル１３９をベース電極、ド
ライバトランジスタＤ１のソース領域１１１ａをエミッ
タ電極とするｎｐｎ型のバイポーラトランジスタＱ２と
が形成されている。そして、これら寄生的に形成された
バイポーラトランジスタＱ１、Ｑ２は、図３２に示すよ
うに、寄生的にサイリスタを構成している。ここで、図
３２は、従来のＳＲＡＭにおいて寄生的に形成されてい
るサイリスタの等価回路図である。このように寄生的に
サイリスタが形成されているので、電源供給線１１４
（図３１参照）に供給される電源電圧のノイズにより、
寄生的に形成されたサイリスタが動作することがある。
そして、このように寄生的に形成されたサイリスタが動
作すると、電源供給線１１４から接地線１１５（図３１
参照）まで電流が流れ続ける状態となる。こうした現象
をラッチアップと呼ぶ。このようなラッチアップが発生
すると、半導体素子の動作を阻害するばかりでなく、大
電流による発熱のため半導体素子を破壊してしまうとい
った問題が発生していた。
【００１０】従来、ラッチアップ対策としては、図３１
を参照して、電源供給線１１４から負荷トランジスタＴ
１のソース領域１０５ａへ電源を供給する経路の一部と
して、ｎ型ウェル１３８を使用している。具体的には、
電源供給線１１４に供給された電源電流は、ｎ型の不純
物拡散領域１０１からｎ型ウェル１３８を経由してｎ型
の不純物拡散領域１０３に伝えられる。そして、電源電
流はｎ型の不純物拡散領域１０３から電源供給用接続配
線１４０を介して負荷トランジスタＴ１のソース領域１
０５ａに伝えられる。このため、ｎ型ウェル１３８の基
板抵抗によって、寄生的に形成されたバイポーラトラン
ジスタＱ１（図３２参照）のエミッタ電極である負荷ト
ランジスタＴ１のソース領域１０５ａへ供給される電源
電圧を降下させることができる。その結果、エミッタ電
極である負荷トランジスタＴ１のソース領域１０５ａ
と、バイポーラトランジスタＱ１のベース電極であるｎ
型ウェル１３８とに電源電流を供給するので、このバイ
ポーラトランジスタＱ１のエミッタ電極とベース電極と
の間が順バイアスになることを防止することができる。
このように、従来はラッチアップの発生を防止してい
た。
を参照して、電源供給線１１４から負荷トランジスタＴ
１のソース領域１０５ａへ電源を供給する経路の一部と
して、ｎ型ウェル１３８を使用している。具体的には、
電源供給線１１４に供給された電源電流は、ｎ型の不純
物拡散領域１０１からｎ型ウェル１３８を経由してｎ型
の不純物拡散領域１０３に伝えられる。そして、電源電
流はｎ型の不純物拡散領域１０３から電源供給用接続配
線１４０を介して負荷トランジスタＴ１のソース領域１
０５ａに伝えられる。このため、ｎ型ウェル１３８の基
板抵抗によって、寄生的に形成されたバイポーラトラン
ジスタＱ１（図３２参照）のエミッタ電極である負荷ト
ランジスタＴ１のソース領域１０５ａへ供給される電源
電圧を降下させることができる。その結果、エミッタ電
極である負荷トランジスタＴ１のソース領域１０５ａ
と、バイポーラトランジスタＱ１のベース電極であるｎ
型ウェル１３８とに電源電流を供給するので、このバイ
ポーラトランジスタＱ１のエミッタ電極とベース電極と
の間が順バイアスになることを防止することができる。
このように、従来はラッチアップの発生を防止してい
た。
【００１１】
【発明が解決しようとする課題】近年、半導体装置にお
ける微細化、高集積化の要求は、益々強くなってきてい
る。そのため、ＳＲＡＭにおいても、図３１を参照し
て、従来は負荷トランジスタＴ１のソース領域１０５ａ
とドライバトランジスタＤ１のソース領域１１１ａとの
間隔は最少でも５μｍ程度であり、分離酸化膜１３５の
長さＬも５μｍ程度であったものを、メモリセルの微細
化を図る目的で、さらに小さくしたいという要求がでて
きている。しかし、このように負荷トランジスタＴ１の
ソース領域１０５ａとドライバトランジスタＤ１のソー
ス領域１１１ａとの間隔を５μｍよりさらに狭くする
と、寄生的に形成されるバイポーラトランジスタＱ１、
Ｑ２の性能が結果的に向上し、従来よりもより微弱な電
源電圧のノイズによってラッチアップが発生するように
なる。このため、従来用いられていたｎ型ウェル１３８
の基板抵抗を利用した対策でけでは、ラッチアップの発
生を防止しながら、半導体素子の微細化、高集積化を図
ることが困難になってきていた。
ける微細化、高集積化の要求は、益々強くなってきてい
る。そのため、ＳＲＡＭにおいても、図３１を参照し
て、従来は負荷トランジスタＴ１のソース領域１０５ａ
とドライバトランジスタＤ１のソース領域１１１ａとの
間隔は最少でも５μｍ程度であり、分離酸化膜１３５の
長さＬも５μｍ程度であったものを、メモリセルの微細
化を図る目的で、さらに小さくしたいという要求がでて
きている。しかし、このように負荷トランジスタＴ１の
ソース領域１０５ａとドライバトランジスタＤ１のソー
ス領域１１１ａとの間隔を５μｍよりさらに狭くする
と、寄生的に形成されるバイポーラトランジスタＱ１、
Ｑ２の性能が結果的に向上し、従来よりもより微弱な電
源電圧のノイズによってラッチアップが発生するように
なる。このため、従来用いられていたｎ型ウェル１３８
の基板抵抗を利用した対策でけでは、ラッチアップの発
生を防止しながら、半導体素子の微細化、高集積化を図
ることが困難になってきていた。
【００１２】本発明は、上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、ラ
ッチアップの発生を防止しつつ、構造の微細化が可能な
半導体装置を提供することである。
めになされたものであり、この発明の１つの目的は、ラ
ッチアップの発生を防止しつつ、構造の微細化が可能な
半導体装置を提供することである。
【００１３】この発明のもう１つの目的は、ラッチアッ
プの発生を防止しつつ、構造の微細化が可能な半導体装
置の製造方法を提供することである。
プの発生を防止しつつ、構造の微細化が可能な半導体装
置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】請求項１における半導体
装置は、半導体基板の主表面に、第１導電型の第１の半
導体領域および第２導電型の第２の半導体領域が隣接し
て形成されている。上記第１の半導体領域の主表面に
は、電源供給線あるいは接地線と電気的に接続されてい
る第１導電型の第１の不純物領域が形成されている。上
記第１の半導体領域の主表面には、第２導電型の第２の
不純物領域が形成されている。上記第２の半導体領域の
主表面には、電源供給線あるいは接地線に電気的に接続
されている第１導電型の第３の不純物領域が形成されて
いる。上記第１および第２の不純物領域と接触するよう
に、半導体を含む接続部が形成されている。そして、上
記半導体基板の主表面には、第１および第２のバイポー
ラトランジスタが寄生的に形成されている。上記第１の
バイポーラトランジスタは、上記第２の不純物領域から
なる第１のエミッタ電極と、上記第１の半導体領域から
なる第１のベース電極と、上記第２の半導体領域からな
る第１のコレクタ電極とを含む。上記第２のバイポーラ
トランジスタは、上記第１の半導体領域からなる第２の
コレクタ電極と、上記第２の半導体領域からなる第２の
ベース電極と、上記第３の不純物領域からなる第２のエ
ミッタ電極とを含む。上記第１および第２のバイポーラ
トランジスタにより、サイリスタが寄生的に形成されて
いる。
装置は、半導体基板の主表面に、第１導電型の第１の半
導体領域および第２導電型の第２の半導体領域が隣接し
て形成されている。上記第１の半導体領域の主表面に
は、電源供給線あるいは接地線と電気的に接続されてい
る第１導電型の第１の不純物領域が形成されている。上
記第１の半導体領域の主表面には、第２導電型の第２の
不純物領域が形成されている。上記第２の半導体領域の
主表面には、電源供給線あるいは接地線に電気的に接続
されている第１導電型の第３の不純物領域が形成されて
いる。上記第１および第２の不純物領域と接触するよう
に、半導体を含む接続部が形成されている。そして、上
記半導体基板の主表面には、第１および第２のバイポー
ラトランジスタが寄生的に形成されている。上記第１の
バイポーラトランジスタは、上記第２の不純物領域から
なる第１のエミッタ電極と、上記第１の半導体領域から
なる第１のベース電極と、上記第２の半導体領域からな
る第１のコレクタ電極とを含む。上記第２のバイポーラ
トランジスタは、上記第１の半導体領域からなる第２の
コレクタ電極と、上記第２の半導体領域からなる第２の
ベース電極と、上記第３の不純物領域からなる第２のエ
ミッタ電極とを含む。上記第１および第２のバイポーラ
トランジスタにより、サイリスタが寄生的に形成されて
いる。
【００１５】このように、請求項１に記載の発明では、
半導体を含む接続部が、上記第１および第２の不純物領
域と接触するように形成されているので、上記第１およ
び第２の不純物領域の少なくともいずれか一方と上記接
続部との接触領域において、整流素子を形成することが
できる。これにより、寄生的に形成された上記第１のバ
イポーラトランジスタの上記第１のエミッタ電極へ、上
記整流素子を介して電源電流を供給することができる。
また、上記第１のバイポーラトランジスタの上記第１の
ベース電極へ、上記第１の不純物領域から上記整流素子
を介することなく電源電流を供給することができる。こ
のため、上記第１のバイポーラトランジスタにおいて、
上記第１のエミッタ電極に印加される電源電圧を上記第
１のベース電極に印加される電源電圧より常に低くする
ことが可能となる。これにより、上記第１のバイポーラ
トランジスタの上記第１のエミッタ電極−第１のベース
電極間が順バイアスになることを防止できる。この結
果、寄生的に形成された上記サイリスタが動作すること
を防止できる。その結果、半導体素子を微細化するため
に、上記第２の不純物領域と上記第３の不純物領域との
間の距離を小さくした場合でも、ラッチアップの発生を
防止することができる。このため、ラッチアップの発生
を防止しながら、半導体装置の微細化を図ることが可能
となる。
半導体を含む接続部が、上記第１および第２の不純物領
域と接触するように形成されているので、上記第１およ
び第２の不純物領域の少なくともいずれか一方と上記接
続部との接触領域において、整流素子を形成することが
できる。これにより、寄生的に形成された上記第１のバ
イポーラトランジスタの上記第１のエミッタ電極へ、上
記整流素子を介して電源電流を供給することができる。
また、上記第１のバイポーラトランジスタの上記第１の
ベース電極へ、上記第１の不純物領域から上記整流素子
を介することなく電源電流を供給することができる。こ
のため、上記第１のバイポーラトランジスタにおいて、
上記第１のエミッタ電極に印加される電源電圧を上記第
１のベース電極に印加される電源電圧より常に低くする
ことが可能となる。これにより、上記第１のバイポーラ
トランジスタの上記第１のエミッタ電極−第１のベース
電極間が順バイアスになることを防止できる。この結
果、寄生的に形成された上記サイリスタが動作すること
を防止できる。その結果、半導体素子を微細化するため
に、上記第２の不純物領域と上記第３の不純物領域との
間の距離を小さくした場合でも、ラッチアップの発生を
防止することができる。このため、ラッチアップの発生
を防止しながら、半導体装置の微細化を図ることが可能
となる。
【００１６】請求項２における半導体装置では、請求項
１に記載の構成において、上記第２の不純物領域と、上
記第３の不純物領域との間の距離を、２．０μｍ以下と
する。このように、請求項２に記載の発明では、上記第
２の不純物領域と上記第３の不純物領域との間の距離
を、従来の基板抵抗を利用したラッチアップ対策を利用
した場合よりも大幅に短縮しているので、ラッチアップ
の発生を防止しながら、半導体装置の構造を従来より微
細化することが可能となる。
１に記載の構成において、上記第２の不純物領域と、上
記第３の不純物領域との間の距離を、２．０μｍ以下と
する。このように、請求項２に記載の発明では、上記第
２の不純物領域と上記第３の不純物領域との間の距離
を、従来の基板抵抗を利用したラッチアップ対策を利用
した場合よりも大幅に短縮しているので、ラッチアップ
の発生を防止しながら、半導体装置の構造を従来より微
細化することが可能となる。
【００１７】請求項３における半導体装置では、請求項
１または２に記載の構成において、上記第２の不純物領
域と上記第３の不純物領域との間の上記半導体基板の主
表面には、２．０μｍ以下の幅を有する分離酸化膜が形
成されている。このように、請求項３に記載の発明で
は、上記第２および第３の不純物領域の間に上記分離酸
化膜を形成するので、上記半導体装置の製造工程におい
て自己整合的に上記第２および第３の不純物領域を形成
することができる。また、上記分離酸化膜の幅を２．０
μｍ以下とするので、上記第２および第３の不純物領域
の間の距離を、従来の基板抵抗を利用したラッチアップ
対策を利用した場合よりも大幅に短縮することができ
る。この結果、ラッチアップの発生を防止しながら、半
導体装置の構造を従来より微細化することが可能とな
る。
１または２に記載の構成において、上記第２の不純物領
域と上記第３の不純物領域との間の上記半導体基板の主
表面には、２．０μｍ以下の幅を有する分離酸化膜が形
成されている。このように、請求項３に記載の発明で
は、上記第２および第３の不純物領域の間に上記分離酸
化膜を形成するので、上記半導体装置の製造工程におい
て自己整合的に上記第２および第３の不純物領域を形成
することができる。また、上記分離酸化膜の幅を２．０
μｍ以下とするので、上記第２および第３の不純物領域
の間の距離を、従来の基板抵抗を利用したラッチアップ
対策を利用した場合よりも大幅に短縮することができ
る。この結果、ラッチアップの発生を防止しながら、半
導体装置の構造を従来より微細化することが可能とな
る。
【００１８】請求項４における半導体装置は、請求項
１、２および３のいずれか１項に記載の構成において、
上記接続部が高融点金属シリサイドを有する。このよう
に、請求項４に記載の発明では、上記半導体装置の他の
配線についても上記高融点金属シリサイドを用いること
で、上記他の配線を上記接続部と同時に形成することが
可能となる。この結果、半導体装置の製造工程数が上記
接続部を形成することに起因して従来の半導体装置の製
造工程数より大幅に増加することを防止できる。
１、２および３のいずれか１項に記載の構成において、
上記接続部が高融点金属シリサイドを有する。このよう
に、請求項４に記載の発明では、上記半導体装置の他の
配線についても上記高融点金属シリサイドを用いること
で、上記他の配線を上記接続部と同時に形成することが
可能となる。この結果、半導体装置の製造工程数が上記
接続部を形成することに起因して従来の半導体装置の製
造工程数より大幅に増加することを防止できる。
【００１９】請求項５における半導体装置では、請求項
１に記載の構成において、上記半導体装置が、電界効果
型トランジスタを負荷素子として用いるスタティック型
半導体記憶装置である。このように、請求項５に記載の
発明では、電界効果型トランジスタを負荷素子として用
いるスタティック型半導体記憶装置において、上記接続
部を形成する。電界効果型トランジスタを負荷素子とし
て用いるスタティック型半導体記憶装置は、半導体基板
の主表面に６つの電界効果型トランジスタを配置しなけ
ればならない。この電界効果型トランジスタの数は、他
の半導体記憶装置のメモリセルにおける電界効果型トラ
ンジスタの数よりも特に多いため、上記スタティック型
半導体記憶装置のメモリセルのサイズは他の半導体記憶
装置よりも大きくなる。一方、上記スタティック型半導
体記憶装置において、上記接続部を形成することにより
上記整流素子を形成し、これによりラッチアップの発生
を防止しつつ上記第２および第３の不純物領域の間の距
離を小さくすることができる。そのため、上記電界効果
型トランジスタを他の半導体記憶装置よりもメモリセル
当たりに多く備える上記スタティック型半導体記憶装置
において、本発明はメモリセルの微細化により顕著な効
果を示す。
１に記載の構成において、上記半導体装置が、電界効果
型トランジスタを負荷素子として用いるスタティック型
半導体記憶装置である。このように、請求項５に記載の
発明では、電界効果型トランジスタを負荷素子として用
いるスタティック型半導体記憶装置において、上記接続
部を形成する。電界効果型トランジスタを負荷素子とし
て用いるスタティック型半導体記憶装置は、半導体基板
の主表面に６つの電界効果型トランジスタを配置しなけ
ればならない。この電界効果型トランジスタの数は、他
の半導体記憶装置のメモリセルにおける電界効果型トラ
ンジスタの数よりも特に多いため、上記スタティック型
半導体記憶装置のメモリセルのサイズは他の半導体記憶
装置よりも大きくなる。一方、上記スタティック型半導
体記憶装置において、上記接続部を形成することにより
上記整流素子を形成し、これによりラッチアップの発生
を防止しつつ上記第２および第３の不純物領域の間の距
離を小さくすることができる。そのため、上記電界効果
型トランジスタを他の半導体記憶装置よりもメモリセル
当たりに多く備える上記スタティック型半導体記憶装置
において、本発明はメモリセルの微細化により顕著な効
果を示す。
【００２０】請求項６における半導体装置では、請求項
１または５に記載の構成において、上記接続部を配線と
して利用する。このため、請求項６に記載の発明では、
上記接続部を独立して形成する場合よりも、半導体装置
の構造を簡略化することができる。この結果、上記半導
体装置をより有効に微細化することができると同時に、
その製造工程も簡略化することができる。
１または５に記載の構成において、上記接続部を配線と
して利用する。このため、請求項６に記載の発明では、
上記接続部を独立して形成する場合よりも、半導体装置
の構造を簡略化することができる。この結果、上記半導
体装置をより有効に微細化することができると同時に、
その製造工程も簡略化することができる。
【００２１】請求項７における半導体装置では、請求項
５または６に記載の構成において、上記接続部を電源供
給線として利用する。このため、請求項７に記載の発明
では、上記電源供給線とは別に上記接続部を形成する場
合よりも、半導体装置の構造を簡略化することができ
る。その結果、上記半導体装置をより有効に微細化する
ことができると同時に、その製造工程も簡略化すること
ができる。
５または６に記載の構成において、上記接続部を電源供
給線として利用する。このため、請求項７に記載の発明
では、上記電源供給線とは別に上記接続部を形成する場
合よりも、半導体装置の構造を簡略化することができ
る。その結果、上記半導体装置をより有効に微細化する
ことができると同時に、その製造工程も簡略化すること
ができる。
【００２２】請求項８における半導体装置では、請求項
６または７に記載の構成において、上記接続部と実質的
に同一の材質により半導体装置の内部接続配線を形成す
る。このため、請求項８に記載の発明では、上記接続部
と上記半導体装置の上記内部接続配線とを同じ工程にお
いて形成することができる。その結果、半導体装置のラ
ッチアップの発生を防止しつつ、半導体装置の微細化を
図ると同時に、製造工程を簡略化することができる。
６または７に記載の構成において、上記接続部と実質的
に同一の材質により半導体装置の内部接続配線を形成す
る。このため、請求項８に記載の発明では、上記接続部
と上記半導体装置の上記内部接続配線とを同じ工程にお
いて形成することができる。その結果、半導体装置のラ
ッチアップの発生を防止しつつ、半導体装置の微細化を
図ると同時に、製造工程を簡略化することができる。
【００２３】請求項９における半導体装置では、請求項
７または８に記載の構成において、上記接続部と実質的
に同一の材質により形成される配線が、１つのコンタク
トホールの内部において２つ以上の導電部と電気的に接
続される。このため、請求項９に記載の発明では、上記
２つの導電部に対し、別々のコンタクトホールを形成
し、上記配線と上記２つの導電部とをそれぞれの上記コ
ンタクトホールを介して接続する場合よりも、コンタク
トホールの数を削減することができる。その結果、半導
体装置をより微細化することができる。
７または８に記載の構成において、上記接続部と実質的
に同一の材質により形成される配線が、１つのコンタク
トホールの内部において２つ以上の導電部と電気的に接
続される。このため、請求項９に記載の発明では、上記
２つの導電部に対し、別々のコンタクトホールを形成
し、上記配線と上記２つの導電部とをそれぞれの上記コ
ンタクトホールを介して接続する場合よりも、コンタク
トホールの数を削減することができる。その結果、半導
体装置をより微細化することができる。
【００２４】請求項１０における半導体装置では、相補
型電界効果型トランジスタが形成されている。また、第
１および第２のバイポーラトランジスタが寄生的に形成
されている。上記第１および第２のバイポーラトランジ
スタによりサイリスタが寄生的に構成されている。上記
第１のバイポーラトランジスタのエミッタ電極と電源供
給部とに電気的に接続するように整流素子が形成されて
いる。上記電源供給部と電気的に接続するように、上記
第１のバイポーラトランジスタのベース電極が形成され
ている。このように、請求項１０に記載の発明では、上
記第１のバイポーラトランジスタの上記エミッタ電極へ
上記整流素子を介して電源電流を供給する。そして、上
記ベース電極へは上記整流素子を介さずに電源電流を供
給する。このため、上記エミッタ電極に印加される電源
電圧を上記ベース電極に印加される電源電圧より常に低
くすることが可能となる。これにより、半導体装置を微
細化するため上記相補型電界効果型トランジスタを構成
する複数の電界効果型トランジスタの間の距離を小さく
しても、上記第１のバイポーラトランジスタの上記エミ
ッタ電極−ベース電極間が順バイアスになることを防止
できる。この結果、寄生的に形成されている上記サイリ
スタが動作することを防止できる。その結果、ラッチア
ップの発生を防止しながら、半導体装置の微細化を図る
ことが可能となる。
型電界効果型トランジスタが形成されている。また、第
１および第２のバイポーラトランジスタが寄生的に形成
されている。上記第１および第２のバイポーラトランジ
スタによりサイリスタが寄生的に構成されている。上記
第１のバイポーラトランジスタのエミッタ電極と電源供
給部とに電気的に接続するように整流素子が形成されて
いる。上記電源供給部と電気的に接続するように、上記
第１のバイポーラトランジスタのベース電極が形成され
ている。このように、請求項１０に記載の発明では、上
記第１のバイポーラトランジスタの上記エミッタ電極へ
上記整流素子を介して電源電流を供給する。そして、上
記ベース電極へは上記整流素子を介さずに電源電流を供
給する。このため、上記エミッタ電極に印加される電源
電圧を上記ベース電極に印加される電源電圧より常に低
くすることが可能となる。これにより、半導体装置を微
細化するため上記相補型電界効果型トランジスタを構成
する複数の電界効果型トランジスタの間の距離を小さく
しても、上記第１のバイポーラトランジスタの上記エミ
ッタ電極−ベース電極間が順バイアスになることを防止
できる。この結果、寄生的に形成されている上記サイリ
スタが動作することを防止できる。その結果、ラッチア
ップの発生を防止しながら、半導体装置の微細化を図る
ことが可能となる。
【００２５】請求項１１に記載の半導体装置では、請求
項１０に記載の構成において、上記整流素子の逆方向抵
抗をＲ１とし、上記相補型電界効果型トランジスタを構
成するｐ型ＭＯＳトランジスタのＯＮ抵抗をＲ２とした
場合、Ｒ１がＲ２／１００＜Ｒ１＜１００×Ｒ２という
関係を満足する。このように、請求項１１に記載の発明
では、上記整流素子の逆方向抵抗Ｒ１を、Ｒ２／１００
＜Ｒ１＜１００×Ｒ２という関係を満足するようにして
いるので、ラッチアップの発生を防止しつつ、上記相補
型電界効果型トランジスタを安定して動作させることが
できる。ここで、Ｒ１がＲ２／１００より小さい場合
は、上記エミッタ電極に印加される電源電圧を十分に低
下させることができず、上記エミッタ電極−ベース電極
間が順バイアスになることを確実に防止することが困難
となる。また、Ｒ１が１００×Ｒ２より大きいと、上記
相補型電界効果型トランジスタへ十分な電源電流を供給
することが困難となるため、上記相補型電界効果型トラ
ンジスタを安定して動作させることが困難となる。
項１０に記載の構成において、上記整流素子の逆方向抵
抗をＲ１とし、上記相補型電界効果型トランジスタを構
成するｐ型ＭＯＳトランジスタのＯＮ抵抗をＲ２とした
場合、Ｒ１がＲ２／１００＜Ｒ１＜１００×Ｒ２という
関係を満足する。このように、請求項１１に記載の発明
では、上記整流素子の逆方向抵抗Ｒ１を、Ｒ２／１００
＜Ｒ１＜１００×Ｒ２という関係を満足するようにして
いるので、ラッチアップの発生を防止しつつ、上記相補
型電界効果型トランジスタを安定して動作させることが
できる。ここで、Ｒ１がＲ２／１００より小さい場合
は、上記エミッタ電極に印加される電源電圧を十分に低
下させることができず、上記エミッタ電極−ベース電極
間が順バイアスになることを確実に防止することが困難
となる。また、Ｒ１が１００×Ｒ２より大きいと、上記
相補型電界効果型トランジスタへ十分な電源電流を供給
することが困難となるため、上記相補型電界効果型トラ
ンジスタを安定して動作させることが困難となる。
【００２６】請求項１２による半導体装置では、請求項
１０に記載の構成において、上記半導体装置が、電界効
果型トランジスタを負荷素子として用いるスタティック
型半導体記憶装置である。このように、請求項１２に記
載の発明では、電界効果型トランジスタを負荷素子とし
て用いるスタティック型半導体記憶装置において、上記
整流素子を形成する。電界効果型トランジスタを負荷素
子として用いるスタティック型半導体記憶装置は、半導
体基板の主表面に６つの電界効果型トランジスタを配置
しなければならない。この電界効果型トランジスタの数
は、他の半導体記憶装置のメモリセルにおける電界効果
型トランジスタの数よりも特に多いため、上記スタティ
ック型半導体記憶装置のメモリセルのサイズは他の半導
体記憶装置よりも大きくなる。一方、上記スタティック
型半導体記憶装置において、上記整流素子を形成し、こ
れによりラッチアップの発生を防止できるので、メモリ
セルを構成する上記電界効果型トランジスタ間の距離を
従来より小さくすることができる。そのため、電界効果
型トランジスタを他の半導体記憶装置よりもメモリセル
当たりに多く備える、上記スタティック型半導体記憶装
置において、本発明はメモリセルの微細化により顕著な
効果を示す。
１０に記載の構成において、上記半導体装置が、電界効
果型トランジスタを負荷素子として用いるスタティック
型半導体記憶装置である。このように、請求項１２に記
載の発明では、電界効果型トランジスタを負荷素子とし
て用いるスタティック型半導体記憶装置において、上記
整流素子を形成する。電界効果型トランジスタを負荷素
子として用いるスタティック型半導体記憶装置は、半導
体基板の主表面に６つの電界効果型トランジスタを配置
しなければならない。この電界効果型トランジスタの数
は、他の半導体記憶装置のメモリセルにおける電界効果
型トランジスタの数よりも特に多いため、上記スタティ
ック型半導体記憶装置のメモリセルのサイズは他の半導
体記憶装置よりも大きくなる。一方、上記スタティック
型半導体記憶装置において、上記整流素子を形成し、こ
れによりラッチアップの発生を防止できるので、メモリ
セルを構成する上記電界効果型トランジスタ間の距離を
従来より小さくすることができる。そのため、電界効果
型トランジスタを他の半導体記憶装置よりもメモリセル
当たりに多く備える、上記スタティック型半導体記憶装
置において、本発明はメモリセルの微細化により顕著な
効果を示す。
【００２７】請求項１３における半導体装置では、請求
項１２に記載の構成において、上記スタティック型半導
体記憶装置が、それぞれ１つ以上の上記整流素子を含む
複数のメモリセルを備える。このため、請求項１３に記
載の発明では、上記複数のメモリセルにおける電界効果
型トランジスタが、それぞれ異なる電気的特性を有する
場合でも、上記メモリセルごとに、それぞれの上記メモ
リセルにおける上記電界効果型トランジスタの電気的特
性に合わせて上記整流素子の逆方向抵抗を調整すること
ができる。これによって、ラッチアップの発生をより確
実に防止することが可能となる。
項１２に記載の構成において、上記スタティック型半導
体記憶装置が、それぞれ１つ以上の上記整流素子を含む
複数のメモリセルを備える。このため、請求項１３に記
載の発明では、上記複数のメモリセルにおける電界効果
型トランジスタが、それぞれ異なる電気的特性を有する
場合でも、上記メモリセルごとに、それぞれの上記メモ
リセルにおける上記電界効果型トランジスタの電気的特
性に合わせて上記整流素子の逆方向抵抗を調整すること
ができる。これによって、ラッチアップの発生をより確
実に防止することが可能となる。
【００２８】請求項１４における半導体装置では、請求
項１２に記載の構成において、上記整流素子が、上記ス
タティック型半導体記憶装置の２つ以上のメモリセルに
対して１つ形成されている。このため、請求項１４に記
載の発明では、各メモリセルごとに上記整流素子を形成
する場合よりも、上記整流素子の数を削減することがで
き、その結果、半導体装置の構造を簡略化することがで
きる。この結果、半導体装置をより微細化することが可
能となる。
項１２に記載の構成において、上記整流素子が、上記ス
タティック型半導体記憶装置の２つ以上のメモリセルに
対して１つ形成されている。このため、請求項１４に記
載の発明では、各メモリセルごとに上記整流素子を形成
する場合よりも、上記整流素子の数を削減することがで
き、その結果、半導体装置の構造を簡略化することがで
きる。この結果、半導体装置をより微細化することが可
能となる。
【００２９】請求項１５による半導体装置の製造方法
は、以下の工程を備えている。半導体基板の主表面に第
１導電型の不純物を導入することにより、第１導電型の
第１の半導体領域を形成する。上記半導体基板の主表面
に、第２導電型の不純物を導入することにより、第２導
電型の第２の半導体領域を形成する。上記第１の半導体
領域の主表面に第１導電型の不純物を導入することによ
り、第１導電型の第１の不純物領域を形成する。上記第
１の半導体領域の主表面に第２導電型の不純物を導入す
ることにより、第２導電型の第２の不純物領域を形成す
る。上記第２の半導体領域の主表面に第１導電型の不純
物を導入することにより、第１導電型の第３の不純物領
域を形成する。上記第１、第２および第３の不純物領域
上に、層間絶縁膜を形成する。上記層間絶縁膜の、上記
第１および第２の不純物領域上に位置する領域に、それ
ぞれ第１および第２の開口部を形成する。上記第１およ
び第２の開口部の内部と上記層間絶縁膜上とに半導体膜
を形成する。上記半導体膜に第１導電型および第２導電
型の少なくともいずれか一方の不純物を導入する。上記
半導体膜の一部を除去することにより、上記第１および
第２の不純物領域と接触する接続部を形成する。上記第
１の不純物領域と電気的に接続されている電源供給線を
形成する。上記第３の不純物領域と電気的に接続されて
いる接地線を形成する。これにより、第１および第２の
バイポーラトランジスタが寄生的に形成されている。上
記第１のバイポーラトランジスタは、上記第２の不純物
領域からなる第１のエミッタ電極と、上記第１の半導体
領域からなる第１のベース電極と、上記第２の半導体領
域からなる第１のコレクタ電極とから構成されている。
上記第２のバイポーラトランジスタは、上記第１の半導
体領域からなる第２のコレクタ電極と、上記第２の半導
体領域からなる第２のベース電極と、上記第３の不純物
領域からなる第２のエミッタ電極とから構成されてい
る。上記第１および第２のバイポーラトランジスタによ
り、サイリスタが寄生的に形成されている。このよう
に、請求項１５に記載の発明では、第１導電型および第
２導電型の少なくともいずれか一方の不純物を有する半
導体膜からなる接続部が、上記第１および第２の不純物
領域と接触するように形成されているので、上記第１お
よび第２の不純物領域と上記接続部とのいずれか一方の
接触領域において、整流素子を形成することができる。
これにより、寄生的に形成された上記第１のバイポーラ
トランジスタの上記第１のエミッタ電極へ、上記整流素
子を介して電源電流を供給することができる。また、第
１のバイポーラトランジスタの上記第１のベース電極へ
上記第１の不純物領域から上記整流素子を介すことなく
電源電流を供給することができる。このため、上記第１
のバイポーラトランジスタにおいて、上記第１のエミッ
タ電極に印加される電源電圧を上記第１のベース電極に
印加される電源電圧より常に低くすることが可能とな
る。これにより、上記第１のバイポーラトランジスタの
上記第１のエミッタ電極−第１のベース電極間が順バイ
アスになることを防止できる。この結果、上記半導体装
置の微細化のために上記第２の不純物領域と上記第３の
不純物領域との間の距離を小さくした場合でも、寄生的
に形成されている上記サイリスタが動作することを防止
できる。その結果、ラッチアップの発生を防止しなが
ら、半導体装置の微細化を図ることが可能となる。
は、以下の工程を備えている。半導体基板の主表面に第
１導電型の不純物を導入することにより、第１導電型の
第１の半導体領域を形成する。上記半導体基板の主表面
に、第２導電型の不純物を導入することにより、第２導
電型の第２の半導体領域を形成する。上記第１の半導体
領域の主表面に第１導電型の不純物を導入することによ
り、第１導電型の第１の不純物領域を形成する。上記第
１の半導体領域の主表面に第２導電型の不純物を導入す
ることにより、第２導電型の第２の不純物領域を形成す
る。上記第２の半導体領域の主表面に第１導電型の不純
物を導入することにより、第１導電型の第３の不純物領
域を形成する。上記第１、第２および第３の不純物領域
上に、層間絶縁膜を形成する。上記層間絶縁膜の、上記
第１および第２の不純物領域上に位置する領域に、それ
ぞれ第１および第２の開口部を形成する。上記第１およ
び第２の開口部の内部と上記層間絶縁膜上とに半導体膜
を形成する。上記半導体膜に第１導電型および第２導電
型の少なくともいずれか一方の不純物を導入する。上記
半導体膜の一部を除去することにより、上記第１および
第２の不純物領域と接触する接続部を形成する。上記第
１の不純物領域と電気的に接続されている電源供給線を
形成する。上記第３の不純物領域と電気的に接続されて
いる接地線を形成する。これにより、第１および第２の
バイポーラトランジスタが寄生的に形成されている。上
記第１のバイポーラトランジスタは、上記第２の不純物
領域からなる第１のエミッタ電極と、上記第１の半導体
領域からなる第１のベース電極と、上記第２の半導体領
域からなる第１のコレクタ電極とから構成されている。
上記第２のバイポーラトランジスタは、上記第１の半導
体領域からなる第２のコレクタ電極と、上記第２の半導
体領域からなる第２のベース電極と、上記第３の不純物
領域からなる第２のエミッタ電極とから構成されてい
る。上記第１および第２のバイポーラトランジスタによ
り、サイリスタが寄生的に形成されている。このよう
に、請求項１５に記載の発明では、第１導電型および第
２導電型の少なくともいずれか一方の不純物を有する半
導体膜からなる接続部が、上記第１および第２の不純物
領域と接触するように形成されているので、上記第１お
よび第２の不純物領域と上記接続部とのいずれか一方の
接触領域において、整流素子を形成することができる。
これにより、寄生的に形成された上記第１のバイポーラ
トランジスタの上記第１のエミッタ電極へ、上記整流素
子を介して電源電流を供給することができる。また、第
１のバイポーラトランジスタの上記第１のベース電極へ
上記第１の不純物領域から上記整流素子を介すことなく
電源電流を供給することができる。このため、上記第１
のバイポーラトランジスタにおいて、上記第１のエミッ
タ電極に印加される電源電圧を上記第１のベース電極に
印加される電源電圧より常に低くすることが可能とな
る。これにより、上記第１のバイポーラトランジスタの
上記第１のエミッタ電極−第１のベース電極間が順バイ
アスになることを防止できる。この結果、上記半導体装
置の微細化のために上記第２の不純物領域と上記第３の
不純物領域との間の距離を小さくした場合でも、寄生的
に形成されている上記サイリスタが動作することを防止
できる。その結果、ラッチアップの発生を防止しなが
ら、半導体装置の微細化を図ることが可能となる。
【００３０】請求項１６における半導体装置の製造方法
では、請求項１５に記載の構成において、上記半導体膜
に第１導電型および第２導電型の少なくともいずれか一
方の不純物を導入する工程が、上記不純物イオンを上記
半導体膜にイオン注入する工程である。このため、請求
項１６に記載の発明では、上記イオン注入する工程にお
ける上記半導体膜へのイオン注入量を制御することによ
り、上記整流素子の逆方向抵抗を制御することができ
る。この結果、上記半導体装置の電気的特性に合わせる
ように、上記整流素子の逆方向抵抗を制御することによ
り、ラッチアップの発生を確実に防止することが可能と
なる。
では、請求項１５に記載の構成において、上記半導体膜
に第１導電型および第２導電型の少なくともいずれか一
方の不純物を導入する工程が、上記不純物イオンを上記
半導体膜にイオン注入する工程である。このため、請求
項１６に記載の発明では、上記イオン注入する工程にお
ける上記半導体膜へのイオン注入量を制御することによ
り、上記整流素子の逆方向抵抗を制御することができ
る。この結果、上記半導体装置の電気的特性に合わせる
ように、上記整流素子の逆方向抵抗を制御することによ
り、ラッチアップの発生を確実に防止することが可能と
なる。
【００３１】
【発明の実施の形態】以下に、本発明の実施の形態を図
面に基づいて説明する。
面に基づいて説明する。
【００３２】（実施の形態１）図１は本発明の実施の形
態１による電界効果型トランジスタを負荷素子として用
いるスタティック型半導体記憶装置（ＳＲＡＭ）を説明
するための平面レイアウト図である。図２は、図１にお
ける線分２００−２００における断面構造図である。図
１および２を参照して、以下に本発明の実施の形態１に
よるＳＲＡＭを説明する。
態１による電界効果型トランジスタを負荷素子として用
いるスタティック型半導体記憶装置（ＳＲＡＭ）を説明
するための平面レイアウト図である。図２は、図１にお
ける線分２００−２００における断面構造図である。図
１および２を参照して、以下に本発明の実施の形態１に
よるＳＲＡＭを説明する。
【００３３】図１を参照して、本発明の実施の形態１に
よるＳＲＡＭのメモリセルは、アクセストランジスタＡ
１、Ａ２と、ドライバトランジスタＤ１、Ｄ２と、負荷
トランジスタＴ１、Ｔ２と、電源供給線１４と、接地線
１５、１６と、ビット線１７と、補ビット線１８と、ア
クセストランジスタＡ１、Ａ２のゲート電極としても作
用するワード線１３とを備える。アクセストランジスタ
Ａ１は、ゲート電極１３と、ソース／ドレイン領域１１
ｃ、１１ｂとを含む。アクセストランジスタＡ２は、ゲ
ート電極１３と、ソース／ドレイン領域１２ｃ、１２ｂ
とを含む。ドライバトランジスタＤ１は、ゲート電極７
と、ソース領域１１ａと、ドレイン領域１１ｂとを含
む。ドライバトランジスタＤ２は、ゲート電極８と、ソ
ース領域１２ａと、ドレイン領域１２ｂとを含む。負荷
トランジスタＴ１は、ゲート電極７と、ソース領域５ａ
と、ドレイン領域５ｂとを含む。負荷トランジスタＴ２
は、ゲート電極８と、ソース領域６ａと、ドレイン領域
６ｂとを含んでいる。アクセストランジスタＡ１、Ａ２
およびドライバトランジスタＤ１、Ｄ２のソース／ドレ
イン領域１１ａ〜１１ｃおよび１２ａ〜１２ｃは、半導
体基板３７（図２参照）の主表面にｎ型の不純物を注入
することにより形成されている。負荷トランジスタＴ
１、Ｔ２のソース／ドレイン領域５ａ、５ｂ、６ａ、６
ｂは、半導体基板３７の主表面にｐ型の不純物を注入す
ることにより形成されている。そして、これらのトラン
ジスタＡ１、Ａ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２のゲート電
極１３、７および８は、半導体基板３７の主表面上にお
いて、ゲート絶縁膜（図示せず）を介して形成されたポ
リシリコン膜により構成されている。これらのトランジ
スタの上に位置する領域には、第１の層間絶縁膜４２
（図２参照）を介して、タングステンシリサイドからな
る電源供給用接続配線４０、４１が形成されている。電
源供給用接続配線４０は、コンタクトホール２１、２２
を介してｎ型の不純物拡散領域３と負荷トランジスタＴ
１のソース領域５ａとに接触している。電源供給用接続
配線４１は、コンタクトホール２３、２４を介して、ｎ
型の不純物拡散領域４と負荷トランジスタＴ２のソース
領域６ａとに接触している。また、この電源供給用接続
配線４０、４１には、後述する製造工程において、ｎ型
の不純物であるリンがドーズ量１．０×１０20個／ｃｍ
2 程度、注入エネルギ２０ｋｅＶ程度といった条件で注
入されている。
よるＳＲＡＭのメモリセルは、アクセストランジスタＡ
１、Ａ２と、ドライバトランジスタＤ１、Ｄ２と、負荷
トランジスタＴ１、Ｔ２と、電源供給線１４と、接地線
１５、１６と、ビット線１７と、補ビット線１８と、ア
クセストランジスタＡ１、Ａ２のゲート電極としても作
用するワード線１３とを備える。アクセストランジスタ
Ａ１は、ゲート電極１３と、ソース／ドレイン領域１１
ｃ、１１ｂとを含む。アクセストランジスタＡ２は、ゲ
ート電極１３と、ソース／ドレイン領域１２ｃ、１２ｂ
とを含む。ドライバトランジスタＤ１は、ゲート電極７
と、ソース領域１１ａと、ドレイン領域１１ｂとを含
む。ドライバトランジスタＤ２は、ゲート電極８と、ソ
ース領域１２ａと、ドレイン領域１２ｂとを含む。負荷
トランジスタＴ１は、ゲート電極７と、ソース領域５ａ
と、ドレイン領域５ｂとを含む。負荷トランジスタＴ２
は、ゲート電極８と、ソース領域６ａと、ドレイン領域
６ｂとを含んでいる。アクセストランジスタＡ１、Ａ２
およびドライバトランジスタＤ１、Ｄ２のソース／ドレ
イン領域１１ａ〜１１ｃおよび１２ａ〜１２ｃは、半導
体基板３７（図２参照）の主表面にｎ型の不純物を注入
することにより形成されている。負荷トランジスタＴ
１、Ｔ２のソース／ドレイン領域５ａ、５ｂ、６ａ、６
ｂは、半導体基板３７の主表面にｐ型の不純物を注入す
ることにより形成されている。そして、これらのトラン
ジスタＡ１、Ａ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２のゲート電
極１３、７および８は、半導体基板３７の主表面上にお
いて、ゲート絶縁膜（図示せず）を介して形成されたポ
リシリコン膜により構成されている。これらのトランジ
スタの上に位置する領域には、第１の層間絶縁膜４２
（図２参照）を介して、タングステンシリサイドからな
る電源供給用接続配線４０、４１が形成されている。電
源供給用接続配線４０は、コンタクトホール２１、２２
を介してｎ型の不純物拡散領域３と負荷トランジスタＴ
１のソース領域５ａとに接触している。電源供給用接続
配線４１は、コンタクトホール２３、２４を介して、ｎ
型の不純物拡散領域４と負荷トランジスタＴ２のソース
領域６ａとに接触している。また、この電源供給用接続
配線４０、４１には、後述する製造工程において、ｎ型
の不純物であるリンがドーズ量１．０×１０20個／ｃｍ
2 程度、注入エネルギ２０ｋｅＶ程度といった条件で注
入されている。
【００３４】そして、第１の層間絶縁膜４２と、電源供
給用接続配線４０、４１との上に、第２の層間絶縁膜４
３（図２参照）形成されている。この第２の層間絶縁膜
４３上には、内部接続配線９、１０と、接地線１５、１
６と、電源供給線１４とが形成されている。内部接続配
線９は、コンタクトホール２５、２７、２９を介して、
それぞれ負荷トランジスタＴ１のドレイン領域５ｂ、負
荷トランジスタＴ２およびドライバトランジスタＤ２の
ゲート電極８、ドライバトランジスタＤ１のドレイン領
域であり同時にアクセストランジスタＡ１のソース／ド
レイン領域の一方である領域１１ｂと電気的に接続され
ている。同様に、内部接続配線１０は、コンタクトホー
ル２６、２８、３０を介して、負荷トランジスタＴ２の
ドレイン領域６ｂ、負荷トランジスタＴ１およびドライ
バトランジスタＤ１のゲート電極７、ドライバトランジ
スタＤ２のドレイン領域でありかつアクセストランジス
タＡ２のソース／ドレイン領域の一方である領域１２ｂ
と電気的に接続されている。ドライバトランジスタＤ
１、Ｄ２のソース領域／１１ａ、１２ａは、コンタクト
ホール３１、３２を介して、接地線１５、１６にそれぞ
れ接続されている。電源供給線１４は、コンタクトホー
ル１９、２０を介して、半導体基板３７の主表面に形成
されたｎ型の不純物拡散領域１、２に接触している。ま
た、半導体基板３７の主表面にはｎ型の不純物拡散領域
３、４が形成されている。
給用接続配線４０、４１との上に、第２の層間絶縁膜４
３（図２参照）形成されている。この第２の層間絶縁膜
４３上には、内部接続配線９、１０と、接地線１５、１
６と、電源供給線１４とが形成されている。内部接続配
線９は、コンタクトホール２５、２７、２９を介して、
それぞれ負荷トランジスタＴ１のドレイン領域５ｂ、負
荷トランジスタＴ２およびドライバトランジスタＤ２の
ゲート電極８、ドライバトランジスタＤ１のドレイン領
域であり同時にアクセストランジスタＡ１のソース／ド
レイン領域の一方である領域１１ｂと電気的に接続され
ている。同様に、内部接続配線１０は、コンタクトホー
ル２６、２８、３０を介して、負荷トランジスタＴ２の
ドレイン領域６ｂ、負荷トランジスタＴ１およびドライ
バトランジスタＤ１のゲート電極７、ドライバトランジ
スタＤ２のドレイン領域でありかつアクセストランジス
タＡ２のソース／ドレイン領域の一方である領域１２ｂ
と電気的に接続されている。ドライバトランジスタＤ
１、Ｄ２のソース領域／１１ａ、１２ａは、コンタクト
ホール３１、３２を介して、接地線１５、１６にそれぞ
れ接続されている。電源供給線１４は、コンタクトホー
ル１９、２０を介して、半導体基板３７の主表面に形成
されたｎ型の不純物拡散領域１、２に接触している。ま
た、半導体基板３７の主表面にはｎ型の不純物拡散領域
３、４が形成されている。
【００３５】そして、第２の層間絶縁膜４３と内部接続
配線９、１０と、接地線１５、１６と、電源供給線１４
との上には、第３の層間絶縁膜４９（図２参照）が形成
されている。第３の層間絶縁膜４９上には、ビット線１
７および補ビット線１８が形成されている。アクセスト
ランジスタＡ１、Ａ２のソース／ドレイン領域の他の一
方１１ｃ、１２ｃは、コンタクトホール３３、３４を介
して、ビット線１７および補ビット線１８にそれぞれ接
続されている。図２を参照して、半導体基板３７の主表
面にはｎ型ウェル３８と、ｐ型ウェル３９とが形成され
ている。半導体基板３７の主表面上の所定領域には、分
離酸化膜３５が形成されている。この分離酸化膜３５の
幅Ｌは約２．０μｍである。ｎ型ウェル３８の主表面に
は、ｎ型の不純物拡散領域１、３と、負荷トランジスタ
Ｔ１（図１参照）のソース領域であるｐ型の不純物拡散
領域５ａとが形成されている。ｐ型ウェル３９の主表面
には、ドライバトランジスタＤ１（図１参照）のソース
領域であるｎ型の不純物拡散領域１１ａが形成されてい
る。半導体基板３７の主表面と分離酸化膜３５との上に
は、第１の層間絶縁膜４２が形成されている。ｎ型の不
純物拡散領域３と負荷トランジスタＴ１のソース領域５
ａとの上に位置する領域の層間絶縁膜４２の一部を除去
することにより、コンタクトホール２１、２２が形成さ
れている。コンタクトホール２１、２２の内部と層間絶
縁膜４２上とには、ｎ型の不純物拡散領域３および負荷
トランジスタＴ１のソース領域５ａに接触するように、
タングステンシリサイドからなる電源供給用接続配線４
０が形成されている。
配線９、１０と、接地線１５、１６と、電源供給線１４
との上には、第３の層間絶縁膜４９（図２参照）が形成
されている。第３の層間絶縁膜４９上には、ビット線１
７および補ビット線１８が形成されている。アクセスト
ランジスタＡ１、Ａ２のソース／ドレイン領域の他の一
方１１ｃ、１２ｃは、コンタクトホール３３、３４を介
して、ビット線１７および補ビット線１８にそれぞれ接
続されている。図２を参照して、半導体基板３７の主表
面にはｎ型ウェル３８と、ｐ型ウェル３９とが形成され
ている。半導体基板３７の主表面上の所定領域には、分
離酸化膜３５が形成されている。この分離酸化膜３５の
幅Ｌは約２．０μｍである。ｎ型ウェル３８の主表面に
は、ｎ型の不純物拡散領域１、３と、負荷トランジスタ
Ｔ１（図１参照）のソース領域であるｐ型の不純物拡散
領域５ａとが形成されている。ｐ型ウェル３９の主表面
には、ドライバトランジスタＤ１（図１参照）のソース
領域であるｎ型の不純物拡散領域１１ａが形成されてい
る。半導体基板３７の主表面と分離酸化膜３５との上に
は、第１の層間絶縁膜４２が形成されている。ｎ型の不
純物拡散領域３と負荷トランジスタＴ１のソース領域５
ａとの上に位置する領域の層間絶縁膜４２の一部を除去
することにより、コンタクトホール２１、２２が形成さ
れている。コンタクトホール２１、２２の内部と層間絶
縁膜４２上とには、ｎ型の不純物拡散領域３および負荷
トランジスタＴ１のソース領域５ａに接触するように、
タングステンシリサイドからなる電源供給用接続配線４
０が形成されている。
【００３６】電源供給用接続配線４０と層間絶縁膜４２
との上には、第２の層間絶縁膜４３が形成されている。
ｎ型の不純物拡散領域１とドライバトランジスタＤ１の
ソース領域１１ａとの上に位置する領域における第１お
よび第２の層間絶縁膜４２、４３の一部を除去すること
により、コンタクトホール１９、３１が形成されてい
る。コンタクトホール１９内部と第２の層間絶縁膜４３
上とには、ｎ型の不純物拡散領域１と接触するように、
アルミニウムからなる電源供給線１４が形成されてい
る。コンタクトホール３１内部と第２の層間絶縁膜４３
上とには、ドライバトランジスタＤ１のソース領域１１
ａと接触するように、アルミニウムからなる接地線１５
が形成されている。第２の層間絶縁膜４３と電源供給線
１４と接地線１５との上には、第３の層間絶縁膜４９が
形成されている。
との上には、第２の層間絶縁膜４３が形成されている。
ｎ型の不純物拡散領域１とドライバトランジスタＤ１の
ソース領域１１ａとの上に位置する領域における第１お
よび第２の層間絶縁膜４２、４３の一部を除去すること
により、コンタクトホール１９、３１が形成されてい
る。コンタクトホール１９内部と第２の層間絶縁膜４３
上とには、ｎ型の不純物拡散領域１と接触するように、
アルミニウムからなる電源供給線１４が形成されてい
る。コンタクトホール３１内部と第２の層間絶縁膜４３
上とには、ドライバトランジスタＤ１のソース領域１１
ａと接触するように、アルミニウムからなる接地線１５
が形成されている。第２の層間絶縁膜４３と電源供給線
１４と接地線１５との上には、第３の層間絶縁膜４９が
形成されている。
【００３７】ここで、電源供給線１４に供給された電源
電流は、ｎ型の不純物拡散領域１から、ｎ型ウェル３
８、ｎ型の不純物拡散領域３、電源供給用接続配線４０
を経由して負荷トランジスタＴ１のソース領域５ａに流
れるようになっている。そして、ｎ型の不純物であるリ
ンが注入されている電源供給用接続配線４０と、ｐ型の
不純物領域である負荷トランジスタＴ１のソース領域５
ａとの接触領域５１においては、整流素子として作用す
るｐｎ接合が形成されている。また、図１を参照して、
電源供給用接続配線４１と負荷トランジスタＴ２のソー
ス領域６ａとの接触領域においても、同様に整流素子と
して作用するｐｎ接合が形成されている。
電流は、ｎ型の不純物拡散領域１から、ｎ型ウェル３
８、ｎ型の不純物拡散領域３、電源供給用接続配線４０
を経由して負荷トランジスタＴ１のソース領域５ａに流
れるようになっている。そして、ｎ型の不純物であるリ
ンが注入されている電源供給用接続配線４０と、ｐ型の
不純物領域である負荷トランジスタＴ１のソース領域５
ａとの接触領域５１においては、整流素子として作用す
るｐｎ接合が形成されている。また、図１を参照して、
電源供給用接続配線４１と負荷トランジスタＴ２のソー
ス領域６ａとの接触領域においても、同様に整流素子と
して作用するｐｎ接合が形成されている。
【００３８】図３は、図１に示した本発明の実施の形態
１によるＳＲＡＭのメモリセルの等価回路図である。電
源供給用接続配線４０（図２参照）と負荷トランジスタ
Ｔ１（図２参照）のソース領域５ａ（図２参照）との接
触領域５１（図２参照）において形成された整流素子を
ＤＶ１、電源供給用接続配線４１（図１参照）と、負荷
トランジスタＴ２（図１参照）のソース領域６ａ（図１
参照）との接触領域において形成された整流素子をＤＶ
２とすれば、図３を参照して、これら整流素子ＤＶ１、
ＤＶ２は、電源供給線１４と負荷トランジスタＴ１、Ｔ
２との間に位置している。
１によるＳＲＡＭのメモリセルの等価回路図である。電
源供給用接続配線４０（図２参照）と負荷トランジスタ
Ｔ１（図２参照）のソース領域５ａ（図２参照）との接
触領域５１（図２参照）において形成された整流素子を
ＤＶ１、電源供給用接続配線４１（図１参照）と、負荷
トランジスタＴ２（図１参照）のソース領域６ａ（図１
参照）との接触領域において形成された整流素子をＤＶ
２とすれば、図３を参照して、これら整流素子ＤＶ１、
ＤＶ２は、電源供給線１４と負荷トランジスタＴ１、Ｔ
２との間に位置している。
【００３９】ここで、本発明の実施の形態１によるＳＲ
ＡＭのメモリセルでは、図２を参照して、寄生的に２つ
のバイポーラトランジスタが形成されている。具体的に
は、負荷トランジスタＴ１のソース領域５ａを第１のエ
ミッタ電極、ｎ型ウェル３８を第１のベース電極、ｐ型
ウェル３９を第１のコレクタ電極とするｐｎｐ型バイポ
ーラトランジスタＱ１（図４参照）と、ｎ型ウェル３８
を第２のコレクタ電極、ｐ型ウェル３９を第２のベース
電極、ドライバトランジスタＤ１のソース領域１１ａを
第２のエミッタ電極とするｎｐｎ型のバイポーラトラン
ジスタＱ２（図４参照）が形成されている。そして、こ
れら寄生的に形成されたバイポーラトランジスタＱ１、
Ｑ２は、図４に示すように、寄生的にサイリスタを構成
している。ここで、図４は、本発明の実施の形態１によ
るＳＲＡＭのメモリセルに寄生的に形成されているサイ
リスタの等価回路図である。そして、電源供給用接続配
線４０（図２参照）と負荷トランジスタＴ１のソース領
域５ａ（図２参照）との接触領域５１（図２参照）にお
いて形成されている整流素子ＤＶ１は、電源供給線１４
とｐｎｐ型バイポーラトランジスタＱ１の第１のエミッ
タ電極との間に位置している。
ＡＭのメモリセルでは、図２を参照して、寄生的に２つ
のバイポーラトランジスタが形成されている。具体的に
は、負荷トランジスタＴ１のソース領域５ａを第１のエ
ミッタ電極、ｎ型ウェル３８を第１のベース電極、ｐ型
ウェル３９を第１のコレクタ電極とするｐｎｐ型バイポ
ーラトランジスタＱ１（図４参照）と、ｎ型ウェル３８
を第２のコレクタ電極、ｐ型ウェル３９を第２のベース
電極、ドライバトランジスタＤ１のソース領域１１ａを
第２のエミッタ電極とするｎｐｎ型のバイポーラトラン
ジスタＱ２（図４参照）が形成されている。そして、こ
れら寄生的に形成されたバイポーラトランジスタＱ１、
Ｑ２は、図４に示すように、寄生的にサイリスタを構成
している。ここで、図４は、本発明の実施の形態１によ
るＳＲＡＭのメモリセルに寄生的に形成されているサイ
リスタの等価回路図である。そして、電源供給用接続配
線４０（図２参照）と負荷トランジスタＴ１のソース領
域５ａ（図２参照）との接触領域５１（図２参照）にお
いて形成されている整流素子ＤＶ１は、電源供給線１４
とｐｎｐ型バイポーラトランジスタＱ１の第１のエミッ
タ電極との間に位置している。
【００４０】ここで、本発明の実施の形態１によるＳＲ
ＡＭのメモリセルでは、ｎ型の不純物が注入されたタン
グステンシリサイドによって、電源供給用接続配線４０
（図２参照）が形成されているので、この電源供給用接
続配線４０と負荷トランジスタＴ１のソース領域５ａと
の接触領域５１において、整流素子ＤＶ１を形成するこ
とができる。これにより、図４を参照して、寄生的に形
成されたバイポーラトランジスタＱ１の第１のエミッタ
電極へ上記整流素子ＤＶ１を介して電源電流を供給する
ことができる。また、上記バイポーラトランジスタＱ１
の第１のベース電極へは、上記整流素子ＤＶ１を介すこ
となく電源電流を供給することができる。このため、バ
イポーラトランジスタＱ１の上記第１のエミッタ電極に
印加される電源電圧を、上記バイポーラトランジスタＱ
１の第１のベース電極に印加される電源電圧より常に低
くすることが可能となる。これにより、寄生的に形成さ
れたバイポーラトランジスタＱ１の上記第１のエミッタ
電極−第１のベース電極間が順バイアスになることを防
止できる。この結果、ＳＲＡＭのメモリセルを微細化す
るために負荷トランジスタＴ１のソース領域５ａとドラ
イバトランジスタＤ１のソース領域１１ａとの間の距離
を２．０μｍ程度とした場合でも、寄生的に形成された
サイリスタが動作することを防止できる。その結果、ラ
ッチアップの発生を防止しながら、ＳＲＡＭのメモリセ
ルの微細化を図ることが可能となる。なお、ここで電源
供給用接続配線４０、４１をチタンシリサイドといった
他の高融点金属シリサイドや、ポリシリコンにより形成
しても、同様の効果が得られる。また、ここではｎ型の
不純物をタングステンシリサイドに注入しているが、不
純物を注入しないポリシリコンまたはタングステンシリ
サイドなどの高融点金属シリサイドにより電源供給用接
続配線４０を形成しても、接触領域５１において整流素
子を形成することができ、かつ、電源供給用接続配線４
０の電気抵抗を大きくすることができる。これにより、
バイポーラトランジスタＱ１の上記第１のエミッタ電極
に印加される電源電圧を、上記バイポーラトランジスタ
Ｑ１の第１のベース電極に印加される電源電圧より常に
低くすることが可能となる。
ＡＭのメモリセルでは、ｎ型の不純物が注入されたタン
グステンシリサイドによって、電源供給用接続配線４０
（図２参照）が形成されているので、この電源供給用接
続配線４０と負荷トランジスタＴ１のソース領域５ａと
の接触領域５１において、整流素子ＤＶ１を形成するこ
とができる。これにより、図４を参照して、寄生的に形
成されたバイポーラトランジスタＱ１の第１のエミッタ
電極へ上記整流素子ＤＶ１を介して電源電流を供給する
ことができる。また、上記バイポーラトランジスタＱ１
の第１のベース電極へは、上記整流素子ＤＶ１を介すこ
となく電源電流を供給することができる。このため、バ
イポーラトランジスタＱ１の上記第１のエミッタ電極に
印加される電源電圧を、上記バイポーラトランジスタＱ
１の第１のベース電極に印加される電源電圧より常に低
くすることが可能となる。これにより、寄生的に形成さ
れたバイポーラトランジスタＱ１の上記第１のエミッタ
電極−第１のベース電極間が順バイアスになることを防
止できる。この結果、ＳＲＡＭのメモリセルを微細化す
るために負荷トランジスタＴ１のソース領域５ａとドラ
イバトランジスタＤ１のソース領域１１ａとの間の距離
を２．０μｍ程度とした場合でも、寄生的に形成された
サイリスタが動作することを防止できる。その結果、ラ
ッチアップの発生を防止しながら、ＳＲＡＭのメモリセ
ルの微細化を図ることが可能となる。なお、ここで電源
供給用接続配線４０、４１をチタンシリサイドといった
他の高融点金属シリサイドや、ポリシリコンにより形成
しても、同様の効果が得られる。また、ここではｎ型の
不純物をタングステンシリサイドに注入しているが、不
純物を注入しないポリシリコンまたはタングステンシリ
サイドなどの高融点金属シリサイドにより電源供給用接
続配線４０を形成しても、接触領域５１において整流素
子を形成することができ、かつ、電源供給用接続配線４
０の電気抵抗を大きくすることができる。これにより、
バイポーラトランジスタＱ１の上記第１のエミッタ電極
に印加される電源電圧を、上記バイポーラトランジスタ
Ｑ１の第１のベース電極に印加される電源電圧より常に
低くすることが可能となる。
【００４１】また、負荷トランジスタＴ１のソース領域
５ａとドライバトランジスタＤ１のソース領域１１ａと
の間の距離を、従来の基板抵抗を利用したラッチアップ
対策を利用した場合よりも大幅に短縮し、２．０μｍと
しているので、半導体装置の構造を従来より微細化する
ことが可能となる。
５ａとドライバトランジスタＤ１のソース領域１１ａと
の間の距離を、従来の基板抵抗を利用したラッチアップ
対策を利用した場合よりも大幅に短縮し、２．０μｍと
しているので、半導体装置の構造を従来より微細化する
ことが可能となる。
【００４２】また、負荷トランジスタＴ１のソース領域
５ａとドライバトランジスタＤ１のソース領域１１ａと
の間の半導体基板３７の主表面に分離酸化膜３５を形成
しているので、後述する製造工程において、負荷トラン
ジスタＴ１およびドライバトランジスタＤ１のソース領
域５ａ、１１ａを自己整合的に形成することができる。
５ａとドライバトランジスタＤ１のソース領域１１ａと
の間の半導体基板３７の主表面に分離酸化膜３５を形成
しているので、後述する製造工程において、負荷トラン
ジスタＴ１およびドライバトランジスタＤ１のソース領
域５ａ、１１ａを自己整合的に形成することができる。
【００４３】また、本発明の実施の形態１によるＳＲＡ
Ｍは、電界効果型トランジスタを負荷トランジスタＴ
１、Ｔ２として用いているため、半導体基板３７の表面
に６つの電界効果型トランジスタＡ１、Ａ２、Ｄ１、Ｄ
２、Ｔ１、Ｔ２を配置しなければならない。この電界効
果型トランジスタの数は、他の半導体記憶装置のメモリ
セルにおける電界効果型トランジスタの数よりも多く、
このＳＲＡＭのメモリセルのサイズは、他の半導体記憶
装置よりも大きくなっていた。しかし、上記整流素子Ｄ
Ｖ１、ＤＶ２によってラッチアップの発生を防止するの
で、本発明の実施の形態１によるＳＲＡＭでは、電界効
果型トランジスタＴ１およびＤ１の間の距離を従来のＳ
ＲＡＭのように長くする必要がない。このため、電界効
果型トランジスタを他の半導体記憶装置よりもメモリセ
ルあたり多く備える、電界効果型トランジスタを負荷素
子として用いるＳＲＡＭにおいて、メモリセルの微細化
に、より顕著な効果を示す。
Ｍは、電界効果型トランジスタを負荷トランジスタＴ
１、Ｔ２として用いているため、半導体基板３７の表面
に６つの電界効果型トランジスタＡ１、Ａ２、Ｄ１、Ｄ
２、Ｔ１、Ｔ２を配置しなければならない。この電界効
果型トランジスタの数は、他の半導体記憶装置のメモリ
セルにおける電界効果型トランジスタの数よりも多く、
このＳＲＡＭのメモリセルのサイズは、他の半導体記憶
装置よりも大きくなっていた。しかし、上記整流素子Ｄ
Ｖ１、ＤＶ２によってラッチアップの発生を防止するの
で、本発明の実施の形態１によるＳＲＡＭでは、電界効
果型トランジスタＴ１およびＤ１の間の距離を従来のＳ
ＲＡＭのように長くする必要がない。このため、電界効
果型トランジスタを他の半導体記憶装置よりもメモリセ
ルあたり多く備える、電界効果型トランジスタを負荷素
子として用いるＳＲＡＭにおいて、メモリセルの微細化
に、より顕著な効果を示す。
【００４４】また、図１に示すように、ＳＲＡＭのメモ
リセルごとに、電源供給用接続配線４０、４１を形成す
ることによって、上記メモリセルごとにそれぞれ整流素
子ＤＶ１、ＤＶ２（図３参照）を形成しているので、各
メモリセルの電源供給用接続配線４０、４１ごとに、ｎ
型の不純物の濃度を変えることが可能となる。これによ
り、各メモリセルごとに形成されている整流素子ＤＶ
１、ＤＶ２の逆方向抵抗をメモリセル毎に変更すること
が可能となる。これによって、それぞれのメモリセルに
おける半導体素子の電気的特性に合せて、上記整流素子
ＤＶ１、ＤＶ２の逆方向抵抗を変更することが可能とな
り、ラッチアップの発生をより確実に防止することが可
能となる。
リセルごとに、電源供給用接続配線４０、４１を形成す
ることによって、上記メモリセルごとにそれぞれ整流素
子ＤＶ１、ＤＶ２（図３参照）を形成しているので、各
メモリセルの電源供給用接続配線４０、４１ごとに、ｎ
型の不純物の濃度を変えることが可能となる。これによ
り、各メモリセルごとに形成されている整流素子ＤＶ
１、ＤＶ２の逆方向抵抗をメモリセル毎に変更すること
が可能となる。これによって、それぞれのメモリセルに
おける半導体素子の電気的特性に合せて、上記整流素子
ＤＶ１、ＤＶ２の逆方向抵抗を変更することが可能とな
り、ラッチアップの発生をより確実に防止することが可
能となる。
【００４５】ここで、電源供給用接続配線４０、４１へ
ｎ型の不純物であるリンを注入する代わりに、ｐ型の不
純物であるボロンなどを注入してもよい。ボロンの注入
の条件としては、ドーズ量１．０×１０15個／ｃｍ2 程
度、注入エネルギを２０ｋｅＶ程度とする。このように
することで、図２を参照して、ｐ型の不純物を電源供給
用接続配線４０に注入した場合は、この電源供給用接続
配線４０とｎ型の不純物拡散領域３との接触領域におい
て整流素子ＤＶ１として作用するｐｎ接合が形成され
る。そして、このように整流素子ＤＶ１が形成された場
合も、電源供給線１４と寄生トランジスタＱ１（図４参
照）の第１のエミッタ電極となる負荷トランジスタＴ１
のソース領域５ａとの間の電源電流の通電経路上に上記
整流素子ＤＶ１を形成することができ、電源供給用接続
配線４０にｎ型の不純物を注入した場合と同様の効果が
得られる。
ｎ型の不純物であるリンを注入する代わりに、ｐ型の不
純物であるボロンなどを注入してもよい。ボロンの注入
の条件としては、ドーズ量１．０×１０15個／ｃｍ2 程
度、注入エネルギを２０ｋｅＶ程度とする。このように
することで、図２を参照して、ｐ型の不純物を電源供給
用接続配線４０に注入した場合は、この電源供給用接続
配線４０とｎ型の不純物拡散領域３との接触領域におい
て整流素子ＤＶ１として作用するｐｎ接合が形成され
る。そして、このように整流素子ＤＶ１が形成された場
合も、電源供給線１４と寄生トランジスタＱ１（図４参
照）の第１のエミッタ電極となる負荷トランジスタＴ１
のソース領域５ａとの間の電源電流の通電経路上に上記
整流素子ＤＶ１を形成することができ、電源供給用接続
配線４０にｎ型の不純物を注入した場合と同様の効果が
得られる。
【００４６】図５〜１４は、本発明の実施の形態１によ
るＳＲＡＭのメモリセルの製造工程を説明するための平
面レイアウト図および断面構造図である。図５〜１４を
参照して、以下に本発明の実施の形態１によるＳＲＡＭ
の製造工程を説明する。
るＳＲＡＭのメモリセルの製造工程を説明するための平
面レイアウト図および断面構造図である。図５〜１４を
参照して、以下に本発明の実施の形態１によるＳＲＡＭ
の製造工程を説明する。
【００４７】まず、半導体基板３７（図６参照）の主表
面にｎ型ウェル３８およびｐ型ウェル３９をそれぞれ不
純物を注入することにより形成する。そして、半導体基
板３７の主表面にシリコン酸化膜（図示せず）を形成す
る。このシリコン酸化膜上にシリコン窒化膜（図示せ
ず）を形成する。このシリコン窒化膜上にレジストパタ
ーンを形成した後、このレジストパターンをマスクとし
て、シリコン酸化膜およびシリコン窒化膜の一部を異方
性エッチングにより除去する。そして、レジストパター
ンを除去した後、シリコン基板３７の主表面を酸化する
ことにより、分離酸化膜３５（図５参照）を形成する。
その後シリコン酸化膜およびシリコン窒化膜を除去する
ことにより、図５および６に示したような構造を得る。
ここで、図５は本発明の実施の形態１によるＳＲＡＭの
製造工程の第１工程を説明するための平面レイアウト図
である。そして、図６は、図５における線分２００−２
００における断面構造図である。
面にｎ型ウェル３８およびｐ型ウェル３９をそれぞれ不
純物を注入することにより形成する。そして、半導体基
板３７の主表面にシリコン酸化膜（図示せず）を形成す
る。このシリコン酸化膜上にシリコン窒化膜（図示せ
ず）を形成する。このシリコン窒化膜上にレジストパタ
ーンを形成した後、このレジストパターンをマスクとし
て、シリコン酸化膜およびシリコン窒化膜の一部を異方
性エッチングにより除去する。そして、レジストパター
ンを除去した後、シリコン基板３７の主表面を酸化する
ことにより、分離酸化膜３５（図５参照）を形成する。
その後シリコン酸化膜およびシリコン窒化膜を除去する
ことにより、図５および６に示したような構造を得る。
ここで、図５は本発明の実施の形態１によるＳＲＡＭの
製造工程の第１工程を説明するための平面レイアウト図
である。そして、図６は、図５における線分２００−２
００における断面構造図である。
【００４８】次に、半導体基板３７（図６参照）および
分離酸化膜３５上にゲート絶縁膜となるシリコン酸化膜
（図示せず）を形成する。このシリコン酸化膜上にドー
プトポリシリコン膜（図示せず）を形成する。このドー
プトポリシリコン膜上にレジストパターンを形成した
後、このレジストパターンをマスクとして、上記シリコ
ン酸化膜およびドープトポリシリコン膜の一部を異方性
エッチングにより除去する。これにより、図７に示すよ
うに、アクセストランジスタＡ１、Ａ２のゲート電極と
して作用するワード線１３、負荷トランジスタＴ１およ
びドライバトランジスタＤ１のゲート電極７と、負荷ト
ランジスタＴ２およびドライバトランジスタＤ２のゲー
ト電極８と、これらのトランジスタＡ１、Ａ２、Ｔ１、
Ｔ２、Ｄ１、Ｄ２のゲート絶縁膜（図示せず）とを形成
する。その後、レジストパターンを除去する。そして、
半導体基板３７の主表面にｎ型不純物を注入することに
より、ｎ型の不純物拡散領域１１ａ〜１１ｃ、１２ａ〜
１２ｃ、１〜４を自己整合的に形成する。また、ｐ型不
純物であるボロンを、半導体基板３７の主表面に注入す
ることにより、ｐ型の不純物拡散領域５ａ、５ｂ、６
ａ、６ｂを自己整合的に形成する。このようにして、ア
クセストランジスタＡ１、Ａ２と、ドライバトランジス
タＤ１、Ｄ２と、負荷トランジスタＴ１、Ｔ２とが形成
される。ここで、図８は、図７における線分２００−２
００における断面構造図である。
分離酸化膜３５上にゲート絶縁膜となるシリコン酸化膜
（図示せず）を形成する。このシリコン酸化膜上にドー
プトポリシリコン膜（図示せず）を形成する。このドー
プトポリシリコン膜上にレジストパターンを形成した
後、このレジストパターンをマスクとして、上記シリコ
ン酸化膜およびドープトポリシリコン膜の一部を異方性
エッチングにより除去する。これにより、図７に示すよ
うに、アクセストランジスタＡ１、Ａ２のゲート電極と
して作用するワード線１３、負荷トランジスタＴ１およ
びドライバトランジスタＤ１のゲート電極７と、負荷ト
ランジスタＴ２およびドライバトランジスタＤ２のゲー
ト電極８と、これらのトランジスタＡ１、Ａ２、Ｔ１、
Ｔ２、Ｄ１、Ｄ２のゲート絶縁膜（図示せず）とを形成
する。その後、レジストパターンを除去する。そして、
半導体基板３７の主表面にｎ型不純物を注入することに
より、ｎ型の不純物拡散領域１１ａ〜１１ｃ、１２ａ〜
１２ｃ、１〜４を自己整合的に形成する。また、ｐ型不
純物であるボロンを、半導体基板３７の主表面に注入す
ることにより、ｐ型の不純物拡散領域５ａ、５ｂ、６
ａ、６ｂを自己整合的に形成する。このようにして、ア
クセストランジスタＡ１、Ａ２と、ドライバトランジス
タＤ１、Ｄ２と、負荷トランジスタＴ１、Ｔ２とが形成
される。ここで、図８は、図７における線分２００−２
００における断面構造図である。
【００４９】次に、半導体基板３７の全面を覆うよう
に、シリコン酸化膜からなる第１の層間絶縁膜４２（図
１０参照）を形成する。この層間絶縁膜４２上にレジス
トパターン（図示せず）を形成する。このレジストパタ
ーンをマスクとして、層間絶縁膜４２の一部を異方性エ
ッチングにより除去する。その後、レジストパターンを
除去する。これにより、図９に示すように、コンタクト
ホール２１〜２４が形成される。そして、コンタクトホ
ール２１〜２４の内部と、層間絶縁膜４２上とに、タン
グステンシリサイド膜４８（図１０参照）を形成する。
ここで、図１０は、図９における線分２００−２００に
おける断面構造図である。そして、タングステンシリサ
イド膜４８に、ｎ型の不純物であるリンを注入する。こ
のリンの注入の条件は、ドーズ量を１．０×１０20個／
ｃｍ2 程度、注入エネルギを２０ｋｅＶ程度という条件
を用いる。これにより、電源供給用接続配線４０、４１
（図１参照）と負荷トランジスタＴ１、Ｔ２のソース領
域５ａ、６ａとの接触領域において、整流素子ＤＶ１、
ＤＶ２（図３参照）として作用するｐｎ接合を形成する
ことができる。また、電源供給用接続配線４０、４１に
対して、ｎ型不純物をイオン注入しているので、この注
入条件を変更することにより、電源供給用接続配線４
０、４１に対するｎ型の不純物の注入量を制御すること
ができる。この結果、このＳＲＡＭのメモリセルの電気
的特性に適合するように、上記整流素子ＤＶ１、ＤＶ２
の逆方向抵抗値を制御することが可能となり、より確実
にラッチアップの発生を防止することができる。
に、シリコン酸化膜からなる第１の層間絶縁膜４２（図
１０参照）を形成する。この層間絶縁膜４２上にレジス
トパターン（図示せず）を形成する。このレジストパタ
ーンをマスクとして、層間絶縁膜４２の一部を異方性エ
ッチングにより除去する。その後、レジストパターンを
除去する。これにより、図９に示すように、コンタクト
ホール２１〜２４が形成される。そして、コンタクトホ
ール２１〜２４の内部と、層間絶縁膜４２上とに、タン
グステンシリサイド膜４８（図１０参照）を形成する。
ここで、図１０は、図９における線分２００−２００に
おける断面構造図である。そして、タングステンシリサ
イド膜４８に、ｎ型の不純物であるリンを注入する。こ
のリンの注入の条件は、ドーズ量を１．０×１０20個／
ｃｍ2 程度、注入エネルギを２０ｋｅＶ程度という条件
を用いる。これにより、電源供給用接続配線４０、４１
（図１参照）と負荷トランジスタＴ１、Ｔ２のソース領
域５ａ、６ａとの接触領域において、整流素子ＤＶ１、
ＤＶ２（図３参照）として作用するｐｎ接合を形成する
ことができる。また、電源供給用接続配線４０、４１に
対して、ｎ型不純物をイオン注入しているので、この注
入条件を変更することにより、電源供給用接続配線４
０、４１に対するｎ型の不純物の注入量を制御すること
ができる。この結果、このＳＲＡＭのメモリセルの電気
的特性に適合するように、上記整流素子ＤＶ１、ＤＶ２
の逆方向抵抗値を制御することが可能となり、より確実
にラッチアップの発生を防止することができる。
【００５０】次に、タングステンシリサイド膜４８上に
レジストパターン（図示せず）を形成する。このレジス
トパターンをマスクとして、タングステンシリサイド膜
４８の一部を異方性エッチングにより除去する。その
後、レジストパターンを除去する。これにより、図１１
に示すように、電源供給用接続配線４０、４１を形成す
る。図１２は、図１１における線分２００−２００にお
ける断面構造図である。
レジストパターン（図示せず）を形成する。このレジス
トパターンをマスクとして、タングステンシリサイド膜
４８の一部を異方性エッチングにより除去する。その
後、レジストパターンを除去する。これにより、図１１
に示すように、電源供給用接続配線４０、４１を形成す
る。図１２は、図１１における線分２００−２００にお
ける断面構造図である。
【００５１】次に、第１の層間絶縁膜４２（図１２参
照）と電源供給用接続配線４０、４１（図１１参照）と
の上に、第２の層間絶縁膜４３（図１４参照）を形成す
る。第２の層間絶縁膜４３上にレジストパターン（図示
せず）を形成する。このレジストパターンをマスクとし
て、第１および第２の層間絶縁膜４２（図１４参照）、
４３の一部を異方性エッチングにより除去する。その
後、レジストパターンを除去する。これにより、図１３
に示すように、コンタクトホール１９、２０、２５、２
６、２７、２８、２９、３０、３１、３２を形成する。
そして、第２の層間絶縁膜４３上とコンタクトホール１
９、２０、２５、２６、２７、２８、２９、３０、３
１、３２の内部とに第１のアルミニウム膜４４（図１４
参照）を形成する。ここで、図１４は、図１３における
線分２００−２００における断面構造図である。
照）と電源供給用接続配線４０、４１（図１１参照）と
の上に、第２の層間絶縁膜４３（図１４参照）を形成す
る。第２の層間絶縁膜４３上にレジストパターン（図示
せず）を形成する。このレジストパターンをマスクとし
て、第１および第２の層間絶縁膜４２（図１４参照）、
４３の一部を異方性エッチングにより除去する。その
後、レジストパターンを除去する。これにより、図１３
に示すように、コンタクトホール１９、２０、２５、２
６、２７、２８、２９、３０、３１、３２を形成する。
そして、第２の層間絶縁膜４３上とコンタクトホール１
９、２０、２５、２６、２７、２８、２９、３０、３
１、３２の内部とに第１のアルミニウム膜４４（図１４
参照）を形成する。ここで、図１４は、図１３における
線分２００−２００における断面構造図である。
【００５２】その後、第１のアルミニウム膜４４上にレ
ジストパターン（図示せず）を形成する。このレジスト
パターンをマスクとして、第１のアルミニウム膜４４の
一部を異方性エッチングにより除去する。これにより、
図１に示すような、電源供給線１４、メモリセルの内部
接続配線９、１０、および接地線１５、１６を形成す
る。そして、全面を覆うように第３の層間絶縁膜４９
（図２参照）を形成した後、この第３の層間絶縁膜４９
上にレジストパターン（図示せず）を形成する。このレ
ジストパターンをマスクとして、第１〜３の層間絶縁膜
４２、４３、４９の一部を異方性エッチングにより除去
する。その後、レジストパターンを除去する。これによ
り、コンタクトホール３３、３４（図１参照）を形成す
る。そして、コンタクトホール３３、３４の内部と第３
の層間絶縁膜４９上とに第２のアルミニウム膜（図示せ
ず）を形成する。この第２のアルミニウム膜上にレジス
トパターンを形成する。このレジストパターンをマスク
として、第２のアルミニウム膜の一部を除去することに
より、図１に示すようなビット線１７および補ビット線
１８を形成する。その後、レジストパターンを除去す
る。このようにして、図１に示すようなＳＲＡＭのメモ
リセルを得る。
ジストパターン（図示せず）を形成する。このレジスト
パターンをマスクとして、第１のアルミニウム膜４４の
一部を異方性エッチングにより除去する。これにより、
図１に示すような、電源供給線１４、メモリセルの内部
接続配線９、１０、および接地線１５、１６を形成す
る。そして、全面を覆うように第３の層間絶縁膜４９
（図２参照）を形成した後、この第３の層間絶縁膜４９
上にレジストパターン（図示せず）を形成する。このレ
ジストパターンをマスクとして、第１〜３の層間絶縁膜
４２、４３、４９の一部を異方性エッチングにより除去
する。その後、レジストパターンを除去する。これによ
り、コンタクトホール３３、３４（図１参照）を形成す
る。そして、コンタクトホール３３、３４の内部と第３
の層間絶縁膜４９上とに第２のアルミニウム膜（図示せ
ず）を形成する。この第２のアルミニウム膜上にレジス
トパターンを形成する。このレジストパターンをマスク
として、第２のアルミニウム膜の一部を除去することに
より、図１に示すようなビット線１７および補ビット線
１８を形成する。その後、レジストパターンを除去す
る。このようにして、図１に示すようなＳＲＡＭのメモ
リセルを得る。
【００５３】また、本発明の実施の形態１によるＳＲＡ
Ｍのメモリセルにおいては、それぞれのメモリセルに対
して、対応する整流素子ＤＶ１、ＤＶ２を形成している
が、図１５に示すように、複数のメモリ素子に対して、
１つの整流素子ＤＶ１、ＤＶ２を形成してもよい。こう
することで、各メモリセルごとに整流素子ＤＶ１、ＤＶ
２を形成する場合よりも、整流素子の数を削減すること
ができる。これにより、ＳＲＡＭのメモリセルの構造を
より簡略化でき、ＳＲＡＭのメモリセルをより微細化す
ることができる。
Ｍのメモリセルにおいては、それぞれのメモリセルに対
して、対応する整流素子ＤＶ１、ＤＶ２を形成している
が、図１５に示すように、複数のメモリ素子に対して、
１つの整流素子ＤＶ１、ＤＶ２を形成してもよい。こう
することで、各メモリセルごとに整流素子ＤＶ１、ＤＶ
２を形成する場合よりも、整流素子の数を削減すること
ができる。これにより、ＳＲＡＭのメモリセルの構造を
より簡略化でき、ＳＲＡＭのメモリセルをより微細化す
ることができる。
【００５４】図１６は、図１に示した本発明の実施の形
態１によるＳＲＡＭのメモリセルに形成された整流素子
ＤＶ１、ＤＶ２の電気的特性の測定結果を示すグラフで
ある。図１６を参照して、図１６に示したグラフの横軸
は電圧を示している。また、このグラフの第１の縦軸は
電流値を示し、第２の縦軸は電気抵抗を示している。曲
線Ａは、本発明の実施の形態１による整流素子ＤＶ１、
ＤＶ２において、印加する電圧を変化させたときの電流
値を示している。曲線Ｂは同じく電圧を変化させたとき
の抵抗値の変化を示している。そして、本発明の実施の
形態１によるＳＲＡＭの整流素子ＤＶ１、ＤＶ２におい
て通電される電流の値の範囲は０〜２０μＡであり、こ
のときの整流素子ＤＶ１、ＤＶ２の逆方向抵抗は４０〜
５０ｋΩとなっている。一方、本発明の実施の形態１に
よるＳＲＡＭの負荷トランジスタＴ１、Ｔ２のＯＮ抵抗
は約５００ｋΩである。そして、この逆方向抵抗が４０
〜５０ｋΩである整流素子を有する本発明の実施の形態
１によるＳＲＡＭのメモリセルは、安定して動作した。
態１によるＳＲＡＭのメモリセルに形成された整流素子
ＤＶ１、ＤＶ２の電気的特性の測定結果を示すグラフで
ある。図１６を参照して、図１６に示したグラフの横軸
は電圧を示している。また、このグラフの第１の縦軸は
電流値を示し、第２の縦軸は電気抵抗を示している。曲
線Ａは、本発明の実施の形態１による整流素子ＤＶ１、
ＤＶ２において、印加する電圧を変化させたときの電流
値を示している。曲線Ｂは同じく電圧を変化させたとき
の抵抗値の変化を示している。そして、本発明の実施の
形態１によるＳＲＡＭの整流素子ＤＶ１、ＤＶ２におい
て通電される電流の値の範囲は０〜２０μＡであり、こ
のときの整流素子ＤＶ１、ＤＶ２の逆方向抵抗は４０〜
５０ｋΩとなっている。一方、本発明の実施の形態１に
よるＳＲＡＭの負荷トランジスタＴ１、Ｔ２のＯＮ抵抗
は約５００ｋΩである。そして、この逆方向抵抗が４０
〜５０ｋΩである整流素子を有する本発明の実施の形態
１によるＳＲＡＭのメモリセルは、安定して動作した。
【００５５】また、この実施の形態１によるＳＲＡＭに
ついて、コンデンサチャージ法によりラッチアップが発
生する電圧（ラッチアップ耐量）を測定した。同時に、
比較のため、従来の基板抵抗を用いたラッチアップ対策
を施したＳＲＡＭのメモリセルについても同様のコンデ
ンサチャージ法によるテストを行なった。テストに用い
た従来のＳＲＡＭのメモリセルにおいても、負荷トラン
ジスタＴ１のソース領域５ａ（図２参照）とドライバト
ランジスタＤ１のソース領域１１ａ（図２参照）との間
の距離Ｌ（図２参照）は、２．０μｍとした。その結果
を、表１に示す。表１を参照して、従来のＳＲＡＭにお
いては、規定の電源電圧が３．２Ｖに対して±１５０Ｖ
を電源電圧として印加したときにラッチアップが発生し
たのに対して、本発明の実施の形態１によるＳＲＡＭに
おいては、電源電圧として１２００Ｖという大電圧を印
加してもラッチアップは発生しなかった。
ついて、コンデンサチャージ法によりラッチアップが発
生する電圧（ラッチアップ耐量）を測定した。同時に、
比較のため、従来の基板抵抗を用いたラッチアップ対策
を施したＳＲＡＭのメモリセルについても同様のコンデ
ンサチャージ法によるテストを行なった。テストに用い
た従来のＳＲＡＭのメモリセルにおいても、負荷トラン
ジスタＴ１のソース領域５ａ（図２参照）とドライバト
ランジスタＤ１のソース領域１１ａ（図２参照）との間
の距離Ｌ（図２参照）は、２．０μｍとした。その結果
を、表１に示す。表１を参照して、従来のＳＲＡＭにお
いては、規定の電源電圧が３．２Ｖに対して±１５０Ｖ
を電源電圧として印加したときにラッチアップが発生し
たのに対して、本発明の実施の形態１によるＳＲＡＭに
おいては、電源電圧として１２００Ｖという大電圧を印
加してもラッチアップは発生しなかった。
【００５６】
【表１】
【００５７】また、ここで、上記整流素子ＤＶ１、ＤＶ
２の逆方向抵抗を５ｋΩとしたサンプルおよび５０ＭΩ
としたサンプルについても、ＳＲＡＭのメモリセルが安
定して動作し、また、コンデンサチャージ法によるテス
トにおいても、実施の形態１によるＳＲＡＭのサンプル
とほぼ同様の結果が得られる。
２の逆方向抵抗を５ｋΩとしたサンプルおよび５０ＭΩ
としたサンプルについても、ＳＲＡＭのメモリセルが安
定して動作し、また、コンデンサチャージ法によるテス
トにおいても、実施の形態１によるＳＲＡＭのサンプル
とほぼ同様の結果が得られる。
【００５８】（実施の形態２）図１７は、本発明の実施
の形態２によるＳＲＡＭのメモリセルを説明するための
平面レイアウト図である。図１７を参照して、以下に本
発明の実施の形態２によるＳＲＡＭのメモリセルを説明
する。
の形態２によるＳＲＡＭのメモリセルを説明するための
平面レイアウト図である。図１７を参照して、以下に本
発明の実施の形態２によるＳＲＡＭのメモリセルを説明
する。
【００５９】図１７に示した本発明の実施の形態２によ
るＳＲＡＭのメモリセルは、基本的には図１に示した本
発明の実施の形態１によるＳＲＡＭのメモリセルと同様
の構造を備えている。しかし、本発明の実施の形態２に
よるＳＲＡＭのメモリセルにおいては、メモリセルの内
部接続配線４５、４６が、電源供給用接続配線４０、４
１と同じく、タングステンシリサイド膜により構成され
ている。また、本発明の実施の形態１によるＳＲＡＭの
メモリセルにおいては、図１を参照して、負荷トランジ
スタＴ１、Ｔ２およびドライバトランジスタＤ１、Ｄ２
のゲート電極７、８およびドライバトランジスタＤ１、
Ｄ２のドレイン領域１１ｂ、１２ｂは、それぞれ独立し
たコンタクトホール２７、２８、２９、３０を介して、
内部接続配線９、１０と接続していたのに対し、本発明
の実施の形態２によるＳＲＡＭのメモリセルにおいて
は、図１７を参照して、内部接続配線４５、４６に対し
てそれぞれ１つのコンタクトホール２９、３０によって
ゲート電極７、８およびドライバトランジスタＤ１、Ｄ
２のドレイン領域１１ｂ、１２ｂが接続されている。そ
して、線分２００−２００における断面構造図は、図２
に示した本発明の実施の形態１によるＳＲＡＭの断面構
造図と同様である。
るＳＲＡＭのメモリセルは、基本的には図１に示した本
発明の実施の形態１によるＳＲＡＭのメモリセルと同様
の構造を備えている。しかし、本発明の実施の形態２に
よるＳＲＡＭのメモリセルにおいては、メモリセルの内
部接続配線４５、４６が、電源供給用接続配線４０、４
１と同じく、タングステンシリサイド膜により構成され
ている。また、本発明の実施の形態１によるＳＲＡＭの
メモリセルにおいては、図１を参照して、負荷トランジ
スタＴ１、Ｔ２およびドライバトランジスタＤ１、Ｄ２
のゲート電極７、８およびドライバトランジスタＤ１、
Ｄ２のドレイン領域１１ｂ、１２ｂは、それぞれ独立し
たコンタクトホール２７、２８、２９、３０を介して、
内部接続配線９、１０と接続していたのに対し、本発明
の実施の形態２によるＳＲＡＭのメモリセルにおいて
は、図１７を参照して、内部接続配線４５、４６に対し
てそれぞれ１つのコンタクトホール２９、３０によって
ゲート電極７、８およびドライバトランジスタＤ１、Ｄ
２のドレイン領域１１ｂ、１２ｂが接続されている。そ
して、線分２００−２００における断面構造図は、図２
に示した本発明の実施の形態１によるＳＲＡＭの断面構
造図と同様である。
【００６０】図１８は、図１７における線分３００−３
００における断面構造図である。図１８を参照して、半
導体基板３７の主表面には、ｎ型ウェル３８およびｐ型
ウェル３９が形成されている。半導体基板３７の主表面
には、所定領域に分離酸化膜３５が形成されている。ｎ
型ウェル３８の主表面には負荷トランジスタＴ１（図１
７参照）のドレイン領域５ｂが形成されている。ｐ型ウ
ェル３９の主表面には、ドライバトランジスタＤ１（図
１７参照）のドレイン領域でありかつアクセストランジ
スタＡ１（図１７参照）のソース／ドレイン領域の一方
であるｎ型の不純物拡散領域１１ｂが形成されている。
分離酸化膜３５上の所定領域には、酸化膜５０を介して
負荷トランジスタＴ１およびドライバトランジスタＤ１
のゲート電極７と、負荷トランジスタＴ２およびドライ
バトランジスタＤ２のゲート電極８とが形成されてい
る。
００における断面構造図である。図１８を参照して、半
導体基板３７の主表面には、ｎ型ウェル３８およびｐ型
ウェル３９が形成されている。半導体基板３７の主表面
には、所定領域に分離酸化膜３５が形成されている。ｎ
型ウェル３８の主表面には負荷トランジスタＴ１（図１
７参照）のドレイン領域５ｂが形成されている。ｐ型ウ
ェル３９の主表面には、ドライバトランジスタＤ１（図
１７参照）のドレイン領域でありかつアクセストランジ
スタＡ１（図１７参照）のソース／ドレイン領域の一方
であるｎ型の不純物拡散領域１１ｂが形成されている。
分離酸化膜３５上の所定領域には、酸化膜５０を介して
負荷トランジスタＴ１およびドライバトランジスタＤ１
のゲート電極７と、負荷トランジスタＴ２およびドライ
バトランジスタＤ２のゲート電極８とが形成されてい
る。
【００６１】半導体基板３７の主表面上と、分離酸化膜
３５上と、ゲート電極７、８上とには、第１の層間絶縁
膜４２が形成されている。第１の層間絶縁膜４２の一部
を除去することにより、コンタクトホール２５、２９が
形成されている。コンタクトホール２５、２９の内部
と、第１の層間絶縁膜４２上とには、タングステンシリ
サイド膜からなる内部接続配線４５が形成されている。
コンタクトホール２５の底部において、内部接続配線４
５と負荷トランジスタＴ１のドレイン領域５ｂとが接触
している。コンタクトホール２９の底部において、内部
接続配線４５と、ゲート電極８およびｎ型の不純物拡散
領域１１ｂが接触している。
３５上と、ゲート電極７、８上とには、第１の層間絶縁
膜４２が形成されている。第１の層間絶縁膜４２の一部
を除去することにより、コンタクトホール２５、２９が
形成されている。コンタクトホール２５、２９の内部
と、第１の層間絶縁膜４２上とには、タングステンシリ
サイド膜からなる内部接続配線４５が形成されている。
コンタクトホール２５の底部において、内部接続配線４
５と負荷トランジスタＴ１のドレイン領域５ｂとが接触
している。コンタクトホール２９の底部において、内部
接続配線４５と、ゲート電極８およびｎ型の不純物拡散
領域１１ｂが接触している。
【００６２】内部接続配線４５上と第１の層間絶縁膜４
２上とには、第２の層間絶縁膜４３が形成されている。
第２の層間絶縁膜４３上には、第３の層間絶縁膜４９が
形成されている。このように、コンタクトホール２９の
底部において、内部接続配線４５とゲート電極８および
ｎ型の不純物拡散領域１１ｂとが接触しているので、図
１に示した本発明の実施の形態１のようにゲート電極８
およびｎ型の不純物拡散領域１１ｂに対してそれぞれ独
立したコンタクトホール２７、２９（図１参照）を形成
する必要がない。このため、図１に示した実施の形態１
によるＳＲＡＭのメモリセルよりもコンタクトホールの
数を減らすことができる。その結果、図１８を参照し
て、負荷トランジスタＴ１のソース領域５ｂとドライバ
トランジスタＤ１のソース領域１１ａとの間の距離Ｌを
より狭くすることができる。この結果、半導体装置の微
細化および高集積化をより図ることができる。また、電
源供給用接続配線４０、４１をタングステンシリサイド
によって構成することにより、ＳＲＡＭの内部の接続配
線４５，４６も、後述する製造工程において示すよう
に、電源供給用接続配線４０、４１と同じ工程で形成す
ることができる。このため、整流素子ＤＶ１、ＤＶ２
（図３参照）を電源供給用接続配線４０、４１と負荷ト
ランジスタＴ１、Ｔ２のソース領域５ａ、６ａとの接触
領域に形成するために、従来のＳＲＡＭの製造工程より
工程数が大幅に増加することを防止できる。
２上とには、第２の層間絶縁膜４３が形成されている。
第２の層間絶縁膜４３上には、第３の層間絶縁膜４９が
形成されている。このように、コンタクトホール２９の
底部において、内部接続配線４５とゲート電極８および
ｎ型の不純物拡散領域１１ｂとが接触しているので、図
１に示した本発明の実施の形態１のようにゲート電極８
およびｎ型の不純物拡散領域１１ｂに対してそれぞれ独
立したコンタクトホール２７、２９（図１参照）を形成
する必要がない。このため、図１に示した実施の形態１
によるＳＲＡＭのメモリセルよりもコンタクトホールの
数を減らすことができる。その結果、図１８を参照し
て、負荷トランジスタＴ１のソース領域５ｂとドライバ
トランジスタＤ１のソース領域１１ａとの間の距離Ｌを
より狭くすることができる。この結果、半導体装置の微
細化および高集積化をより図ることができる。また、電
源供給用接続配線４０、４１をタングステンシリサイド
によって構成することにより、ＳＲＡＭの内部の接続配
線４５，４６も、後述する製造工程において示すよう
に、電源供給用接続配線４０、４１と同じ工程で形成す
ることができる。このため、整流素子ＤＶ１、ＤＶ２
（図３参照）を電源供給用接続配線４０、４１と負荷ト
ランジスタＴ１、Ｔ２のソース領域５ａ、６ａとの接触
領域に形成するために、従来のＳＲＡＭの製造工程より
工程数が大幅に増加することを防止できる。
【００６３】図１９〜２６は、本発明の実施の形態２に
よるＳＲＡＭのメモリセルの製造工程を説明するための
平面レイアウト図および断面構造図である。図１９〜２
６を参照して、以下に本発明の実施の形態２によるＳＲ
ＡＭのメモリセルの製造工程を説明する。
よるＳＲＡＭのメモリセルの製造工程を説明するための
平面レイアウト図および断面構造図である。図１９〜２
６を参照して、以下に本発明の実施の形態２によるＳＲ
ＡＭのメモリセルの製造工程を説明する。
【００６４】まず、図５および６に示した本発明の実施
の形態１によるＳＲＡＭの製造工程と同じ工程を実施し
た後、図１９に示すように、負荷トランジスタＴ１、Ｔ
２およびドライバトランジスタＤ１、Ｄ２のゲート絶縁
膜５０（図１８参照）およびゲート電極７、８と、アク
セストランジスタＡ１、Ａ２のゲート絶縁膜（図示せ
ず）とゲート電極１３とを形成する。この図１９におけ
る製造工程は、図７に示した本発明の実施の形態１によ
るＳＲＡＭの製造工程と基本的に同一である。ただし、
ゲート電極７の一部は、後述する製造工程においてコン
タクトホール２６（図１７参照）を形成するために、負
荷トランジスタＴ２のドレイン領域６ｂと隣接するよう
に延びるように形成されている。また、ゲート電極８の
一部も、同様の理由により、ドライバトランジスタＤ１
のドレイン領域１１ｂと隣接するように延びるように形
成されている。そして、図１９における線分２００−２
００における断面構造図は、図８に示した本発明の実施
の形態１によるＳＲＡＭのメモリセルの断面構造図と同
じ構造を示している。
の形態１によるＳＲＡＭの製造工程と同じ工程を実施し
た後、図１９に示すように、負荷トランジスタＴ１、Ｔ
２およびドライバトランジスタＤ１、Ｄ２のゲート絶縁
膜５０（図１８参照）およびゲート電極７、８と、アク
セストランジスタＡ１、Ａ２のゲート絶縁膜（図示せ
ず）とゲート電極１３とを形成する。この図１９におけ
る製造工程は、図７に示した本発明の実施の形態１によ
るＳＲＡＭの製造工程と基本的に同一である。ただし、
ゲート電極７の一部は、後述する製造工程においてコン
タクトホール２６（図１７参照）を形成するために、負
荷トランジスタＴ２のドレイン領域６ｂと隣接するよう
に延びるように形成されている。また、ゲート電極８の
一部も、同様の理由により、ドライバトランジスタＤ１
のドレイン領域１１ｂと隣接するように延びるように形
成されている。そして、図１９における線分２００−２
００における断面構造図は、図８に示した本発明の実施
の形態１によるＳＲＡＭのメモリセルの断面構造図と同
じ構造を示している。
【００６５】図２０は、図１９における線分３００−３
００における断面構造図である。図２０を参照して、半
導体基板３７の主表面には、ｎ型ウェル３８とｐ型ウェ
ル３９とが形成されている。半導体基板３７の主表面の
所定領域には、分離酸化膜３５が形成されている。ｎ型
ウェル３８の主表面には、負荷トランジスタＴ１のドレ
イン領域５ｂが形成されている。ｐ型ウェル３９の主表
面には、ドライバトランジスタＤ１のドレイン領域１１
ｂが形成されている。そして、分離酸化膜３５上の所定
領域には、負荷トランジスタＴ１およびドライバトラン
ジスタＤ１のゲート電極７が、ゲート絶縁膜５０を介し
て形成されている。また、分離酸化膜３５上の所定領域
には、負荷トランジスタＴ２およびドライバトランジス
タＤ２のゲート電極８が、ゲート絶縁膜５０を介して形
成されている。
００における断面構造図である。図２０を参照して、半
導体基板３７の主表面には、ｎ型ウェル３８とｐ型ウェ
ル３９とが形成されている。半導体基板３７の主表面の
所定領域には、分離酸化膜３５が形成されている。ｎ型
ウェル３８の主表面には、負荷トランジスタＴ１のドレ
イン領域５ｂが形成されている。ｐ型ウェル３９の主表
面には、ドライバトランジスタＤ１のドレイン領域１１
ｂが形成されている。そして、分離酸化膜３５上の所定
領域には、負荷トランジスタＴ１およびドライバトラン
ジスタＤ１のゲート電極７が、ゲート絶縁膜５０を介し
て形成されている。また、分離酸化膜３５上の所定領域
には、負荷トランジスタＴ２およびドライバトランジス
タＤ２のゲート電極８が、ゲート絶縁膜５０を介して形
成されている。
【００６６】次に、全体を覆うように第１の層間絶縁膜
４２（図１８参照）を形成する。そして、図９に示した
本発明の実施の形態１によるＳＲＡＭの製造工程とほぼ
同一の工程により、コンタクトホール２１、２２、２
３、２４、２５、２６、２９、３０を形成する。そし
て、第１の層間絶縁膜４２上とコンタクトホール２１、
２２、２３、２４、２５、２６、２９、３０の内部とに
タングステンシリサイド膜４８（図２２参照）を形成す
る。ここで、図２２は、図２１における線分３００−３
００における断面構造図である。また、図２１における
線分２００−２００における断面は、図１０に示した本
発明の実施の形態１によるＳＲＡＭの断面構造図とほぼ
同様である。図２２に示すように、コンタクトホール２
５の底部において、負荷トランジスタＴ１のドレイン領
域５ｂとタングステンシリサイド膜４８とが接触してい
る。また、コンタクトホール２９の底部において、ゲー
ト電極８およびドライバトランジスタＤ１のドレイン領
域１１ｂと、タングステンシリサイド４８とが接触して
いる。
４２（図１８参照）を形成する。そして、図９に示した
本発明の実施の形態１によるＳＲＡＭの製造工程とほぼ
同一の工程により、コンタクトホール２１、２２、２
３、２４、２５、２６、２９、３０を形成する。そし
て、第１の層間絶縁膜４２上とコンタクトホール２１、
２２、２３、２４、２５、２６、２９、３０の内部とに
タングステンシリサイド膜４８（図２２参照）を形成す
る。ここで、図２２は、図２１における線分３００−３
００における断面構造図である。また、図２１における
線分２００−２００における断面は、図１０に示した本
発明の実施の形態１によるＳＲＡＭの断面構造図とほぼ
同様である。図２２に示すように、コンタクトホール２
５の底部において、負荷トランジスタＴ１のドレイン領
域５ｂとタングステンシリサイド膜４８とが接触してい
る。また、コンタクトホール２９の底部において、ゲー
ト電極８およびドライバトランジスタＤ１のドレイン領
域１１ｂと、タングステンシリサイド４８とが接触して
いる。
【００６７】次に、タングステンシリサイド膜４８上に
レジストパターン（図示せず）を形成する。このレジス
トパターンをマスクとして、タングステンシリサイド膜
４８の一部を異方性エッチングにより除去する。このよ
うにして、図２３に示すように、電源供給用接続配線４
０、４１および内部接続配線４５、４６を形成する。ま
た図２４は図２３における線分３００−３００における
断面構造図である。そして、図２３における線分２００
−２００における断面構造図は、図１２に示した本発明
の実施の形態１によるＳＲＡＭのメモリセルの断面構造
図とほぼ同様である。
レジストパターン（図示せず）を形成する。このレジス
トパターンをマスクとして、タングステンシリサイド膜
４８の一部を異方性エッチングにより除去する。このよ
うにして、図２３に示すように、電源供給用接続配線４
０、４１および内部接続配線４５、４６を形成する。ま
た図２４は図２３における線分３００−３００における
断面構造図である。そして、図２３における線分２００
−２００における断面構造図は、図１２に示した本発明
の実施の形態１によるＳＲＡＭのメモリセルの断面構造
図とほぼ同様である。
【００６８】次に、図２５における製造工程は、図１３
に示した本発明の実施の形態１によるＳＲＡＭの製造工
程とほぼ同様である。ただし、この図２５における製造
工程で形成されるコンタクトホールは、コンタクトホー
ル１９、２０、３１、３２のみである。図２６は、図２
５に示した線分３００−３００における断面構造図であ
る。図２６を参照して、第１の層間絶縁膜４２上と内部
接続配線４５上とに第２の層間絶縁膜４３が形成されて
いる。第２の層間絶縁膜４３上には、第１のアルミニウ
ム膜４４が形成されている。
に示した本発明の実施の形態１によるＳＲＡＭの製造工
程とほぼ同様である。ただし、この図２５における製造
工程で形成されるコンタクトホールは、コンタクトホー
ル１９、２０、３１、３２のみである。図２６は、図２
５に示した線分３００−３００における断面構造図であ
る。図２６を参照して、第１の層間絶縁膜４２上と内部
接続配線４５上とに第２の層間絶縁膜４３が形成されて
いる。第２の層間絶縁膜４３上には、第１のアルミニウ
ム膜４４が形成されている。
【００６９】また、図２５に示した線分２００−２００
における断面構造図は、図１４に示した本発明の実施の
形態１によるＳＲＡＭの断面構造図とほぼ同様である。
における断面構造図は、図１４に示した本発明の実施の
形態１によるＳＲＡＭの断面構造図とほぼ同様である。
【００７０】そして、アルミニウム膜４４上にレジスト
パターンを形成する工程以降は、本発明の実施の形態１
によるＳＲＡＭの製造工程と同様である。このようにし
て、図１７に示した本発明の実施の形態２によるＳＲＡ
Ｍのメモリセルを形成する。
パターンを形成する工程以降は、本発明の実施の形態１
によるＳＲＡＭの製造工程と同様である。このようにし
て、図１７に示した本発明の実施の形態２によるＳＲＡ
Ｍのメモリセルを形成する。
【００７１】図２７は、本発明の実施の形態２によるＳ
ＲＡＭの変形例の平面レイアウト図である。図２７を参
照して、本発明の実施の形態２によるＳＲＡＭのメモリ
セルの変形例は、基本的には図１７に示した本発明の実
施の形態２によるＳＲＡＭのメモリセルと同様の構造を
備えている。しかし、この変形例では、電源供給線４７
が電源供給用接続配線としても作用している。具体的に
は、図２８を参照して、タングステンシリサイド膜から
なる電源供給線４７は、コンタクトホール２１および２
２において、ｎ型の不純物拡散領域３と負荷トランジス
タＴ１のソース領域５ａとに接触している。また、同様
に、電源供給線４７は、図２７を参照して、コンタクト
ホール２３、２４において、ｎ型の不純物拡散領域４と
負荷トランジスタＴ２のソース領域６ａとに接触してい
る。このように、本発明の実施の形態２の変形例では、
電源供給用接続配線と電源供給線とが一体となっている
ので、図１７に示した実施の形態２のように電源供給線
１４と電源供給用接続配線４０、４１とを独立して形成
した場合よりも、ＳＲＡＭのメモリセルの構造を簡略化
することができる。これにより、ＳＲＡＭのメモリセル
をより微細化することが可能となる。
ＲＡＭの変形例の平面レイアウト図である。図２７を参
照して、本発明の実施の形態２によるＳＲＡＭのメモリ
セルの変形例は、基本的には図１７に示した本発明の実
施の形態２によるＳＲＡＭのメモリセルと同様の構造を
備えている。しかし、この変形例では、電源供給線４７
が電源供給用接続配線としても作用している。具体的に
は、図２８を参照して、タングステンシリサイド膜から
なる電源供給線４７は、コンタクトホール２１および２
２において、ｎ型の不純物拡散領域３と負荷トランジス
タＴ１のソース領域５ａとに接触している。また、同様
に、電源供給線４７は、図２７を参照して、コンタクト
ホール２３、２４において、ｎ型の不純物拡散領域４と
負荷トランジスタＴ２のソース領域６ａとに接触してい
る。このように、本発明の実施の形態２の変形例では、
電源供給用接続配線と電源供給線とが一体となっている
ので、図１７に示した実施の形態２のように電源供給線
１４と電源供給用接続配線４０、４１とを独立して形成
した場合よりも、ＳＲＡＭのメモリセルの構造を簡略化
することができる。これにより、ＳＲＡＭのメモリセル
をより微細化することが可能となる。
【００７２】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００７３】
【発明の効果】以上のように、請求項１〜１６に記載の
発明によれば、寄生的に第１および第２のバイポーラト
ランジスタが形成されている半導体装置において、上記
第１のバイポーラトランジスタの第１のエミッタ電極と
電源供給部とに電気的に接続するように整流素子を形成
することができる。これにより、上記第１のバイポーラ
トランジスタの上記第１のエミッタ電極と第１のベース
電極との間が順バイアスになることを防止できる。この
結果、寄生的に形成された上記第１および第２のバイポ
ーラトランジスタにより構成されるサイリスタが動作す
ることを防止することができ、上記半導体装置を構成す
る複数の電界効果型トランジスタの間の間隔を小さくし
ても、ラッチアップが発生することを防止できる。これ
により、ラッチアップの発生を防止しつつ、構造の微細
化が可能な半導体装置およびその製造方法を提供するこ
とができる。
発明によれば、寄生的に第１および第２のバイポーラト
ランジスタが形成されている半導体装置において、上記
第１のバイポーラトランジスタの第１のエミッタ電極と
電源供給部とに電気的に接続するように整流素子を形成
することができる。これにより、上記第１のバイポーラ
トランジスタの上記第１のエミッタ電極と第１のベース
電極との間が順バイアスになることを防止できる。この
結果、寄生的に形成された上記第１および第２のバイポ
ーラトランジスタにより構成されるサイリスタが動作す
ることを防止することができ、上記半導体装置を構成す
る複数の電界効果型トランジスタの間の間隔を小さくし
ても、ラッチアップが発生することを防止できる。これ
により、ラッチアップの発生を防止しつつ、構造の微細
化が可能な半導体装置およびその製造方法を提供するこ
とができる。
【図１】 本発明の実施の形態１によるＳＲＡＭの平面
レイアウト図である。
レイアウト図である。
【図２】 図１に示した本発明の実施の形態１によるＳ
ＲＡＭの線分２００−２００における断面構造図であ
る。
ＲＡＭの線分２００−２００における断面構造図であ
る。
【図３】 図１に示した本発明の実施の形態１によるＳ
ＲＡＭのメモリセルの等価回路図である。
ＲＡＭのメモリセルの等価回路図である。
【図４】 図２に示した本発明の実施の形態１によるＳ
ＲＡＭのメモリセルにおいて寄生的に形成されているサ
イリスタの等価回路図である。
ＲＡＭのメモリセルにおいて寄生的に形成されているサ
イリスタの等価回路図である。
【図５】 図１に示した本発明の実施の形態１によるＳ
ＲＡＭの製造工程の第１工程を説明するための平面レイ
アウト図である。
ＲＡＭの製造工程の第１工程を説明するための平面レイ
アウト図である。
【図６】 図５に示した線分２００−２００における断
面構造図である。
面構造図である。
【図７】 図１に示した本発明の実施の形態１によるＳ
ＲＡＭの製造工程の第２工程を説明するための平面レイ
アウト図である。
ＲＡＭの製造工程の第２工程を説明するための平面レイ
アウト図である。
【図８】 図７に示した線分２００−２００における断
面構造図である。
面構造図である。
【図９】 図１に示した本発明の実施の形態１によるＳ
ＲＡＭの製造工程の第３工程を説明するための平面レイ
アウト図である。
ＲＡＭの製造工程の第３工程を説明するための平面レイ
アウト図である。
【図１０】 図９に示した線分２００−２００における
断面構造図である。
断面構造図である。
【図１１】 図１に示した本発明の実施の形態１による
ＳＲＡＭの製造工程の第４工程を説明するための平面レ
イアウト図である。
ＳＲＡＭの製造工程の第４工程を説明するための平面レ
イアウト図である。
【図１２】 図１１に示した線分２００−２００におけ
る断面構造図である。
る断面構造図である。
【図１３】 図１に示した本発明の実施の形態１による
ＳＲＡＭの製造工程の第５工程を説明するための平面レ
イアウト図である。
ＳＲＡＭの製造工程の第５工程を説明するための平面レ
イアウト図である。
【図１４】 図１３に示した線分２００−２００におけ
る断面構造図である。
る断面構造図である。
【図１５】 図１に示した本発明の実施の形態１による
ＳＲＡＭの変形例の回路図である。
ＳＲＡＭの変形例の回路図である。
【図１６】 図１に示した本発明の実施の形態１による
ＳＲＡＭのメモリセルにおける整流素子の電気的特性を
示すグラフである。
ＳＲＡＭのメモリセルにおける整流素子の電気的特性を
示すグラフである。
【図１７】 本発明の実施の形態２によるＳＲＡＭのメ
モリセルの平面レイアウト図である。
モリセルの平面レイアウト図である。
【図１８】 図１７に示した線分３００−３００におけ
る断面構造図である。
る断面構造図である。
【図１９】 図１７に示した本発明の実施の形態２によ
るＳＲＡＭの製造工程の第１工程を説明するための平面
レイアウト図である。
るＳＲＡＭの製造工程の第１工程を説明するための平面
レイアウト図である。
【図２０】 図１９に示した線分３００−３００におけ
る断面構造図である。
る断面構造図である。
【図２１】 図１７に示した本発明の実施の形態２によ
るＳＲＡＭの製造工程の第２工程を説明するための平面
レイアウト図である。
るＳＲＡＭの製造工程の第２工程を説明するための平面
レイアウト図である。
【図２２】 図２１に示した線分３００−３００におけ
る断面構造図である。
る断面構造図である。
【図２３】 図１７に示した本発明の実施の形態２によ
るＳＲＡＭの製造工程の第３工程を説明するための平面
レイアウト図である。
るＳＲＡＭの製造工程の第３工程を説明するための平面
レイアウト図である。
【図２４】 図２３に示した線分３００−３００におけ
る断面構造図である。
る断面構造図である。
【図２５】 図１７に示した本発明の実施の形態２によ
るＳＲＡＭの製造工程の第４工程を説明するための平面
レイアウト図である。
るＳＲＡＭの製造工程の第４工程を説明するための平面
レイアウト図である。
【図２６】 図２５に示した線分３００−３００におけ
る断面構造図である。
る断面構造図である。
【図２７】 図１７に示した本発明の実施の形態２によ
るＳＲＡＭの変形例を示す平面レイアウト図である。
るＳＲＡＭの変形例を示す平面レイアウト図である。
【図２８】 図２７に示した線分４００−４００におけ
る断面構造図である。
る断面構造図である。
【図２９】 従来のＳＲＡＭのメモリセルの等価回路図
である。
である。
【図３０】 従来のＳＲＡＭのメモリセルを示す平面レ
イアウト図である。
イアウト図である。
【図３１】 図３０に示した線分１００−１００におけ
る断面構造図である。
る断面構造図である。
【図３２】 図３１に示した従来のＳＲＡＭのメモリセ
ルにおいて寄生的に形成されているサイリスタの等価回
路図である。
ルにおいて寄生的に形成されているサイリスタの等価回
路図である。
１〜４ ｎ型の不純物拡散領域、５ａ，６ａ 負荷トラ
ンジスタのソース領域、５ｂ，６ｂ 負荷トランジスタ
のドレイン領域、７，８ ゲート電極、９，１０ アル
ミニウム配線、１１ａ，１２ａ ドライバトランジスタ
のソース領域、１１ｂ、１２ｂ ドライバトランジスタ
のドレイン領域、１１ｃ，１２ｃ アクセストランジス
タのソース／ドレイン領域、１３ ワード線、１４ 電
源供給線、１５，１６ 接地線、１７ ビット線、１８
補ビット線、１９〜３４ コンタクトホール、３５
分離酸化膜、３７ 半導体基板、３８ ｎ型ウェル、３
９ｐ型ウェル、４０，４１ 電源供給用接続配線、４
２，４３，４９ 層間絶縁膜、４４ アルミニウム膜、
４５，４６ タングステンシリサイドによる内部接続配
線、４７ タングステンシリサイドによる電源供給線、
４８ タングステンシリサイド膜、５０ ゲート絶縁
膜、５１ 電源供給用接続配線とｐ型の不純物拡散領域
との接触領域。
ンジスタのソース領域、５ｂ，６ｂ 負荷トランジスタ
のドレイン領域、７，８ ゲート電極、９，１０ アル
ミニウム配線、１１ａ，１２ａ ドライバトランジスタ
のソース領域、１１ｂ、１２ｂ ドライバトランジスタ
のドレイン領域、１１ｃ，１２ｃ アクセストランジス
タのソース／ドレイン領域、１３ ワード線、１４ 電
源供給線、１５，１６ 接地線、１７ ビット線、１８
補ビット線、１９〜３４ コンタクトホール、３５
分離酸化膜、３７ 半導体基板、３８ ｎ型ウェル、３
９ｐ型ウェル、４０，４１ 電源供給用接続配線、４
２，４３，４９ 層間絶縁膜、４４ アルミニウム膜、
４５，４６ タングステンシリサイドによる内部接続配
線、４７ タングステンシリサイドによる電源供給線、
４８ タングステンシリサイド膜、５０ ゲート絶縁
膜、５１ 電源供給用接続配線とｐ型の不純物拡散領域
との接触領域。
Claims (16)
- 【請求項１】 半導体基板の主表面に隣接して形成され
た、第１導電型の第１の半導体領域および第２導電型の
第２の半導体領域と、 前記第１の半導体領域の主表面に形成された、電源供給
線あるいは接地線と電気的に接続されている第１導電型
の第１の不純物領域と、 前記第１の半導体領域の主表面に形成された第２導電型
の第２の不純物領域と、 前記第２の半導体領域の主表面に形成された、電源供給
線あるいは接地線に電気的に接続されている第１導電型
の第３の不純物領域と、 前記第１および第２の不純物領域と接触するように形成
された、半導体を含む接続部とを備える、半導体装置。 - 【請求項２】 前記第２の不純物領域と、前記第３の不
純物領域との間の距離を、２．０μｍ以下とする、請求
項１に記載の半導体装置。 - 【請求項３】 前記第２の不純物領域と、前記第３の不
純物領域との間の前記半導体基板の主表面には、２．０
μｍ以下の幅を有する分離酸化膜が形成されている、請
求項１または２に記載の半導体装置。 - 【請求項４】 前記接続部は、高融点金属シリサイドを
有する、請求項１、２および３のいずれか１項に記載の
半導体装置。 - 【請求項５】 前記半導体装置は、電界効果型トランジ
スタを負荷素子として用いるスタティック型半導体記憶
装置である、請求項１に記載の半導体装置。 - 【請求項６】 前記接続部を配線として利用する、請求
項１または５に記載の半導体装置。 - 【請求項７】 前記接続部を電源供給線として利用す
る、請求項５または６に記載の半導体装置。 - 【請求項８】 前記接続部と実質的に同一の材料により
内部接続配線を形成する、請求項６または７に記載の半
導体装置。 - 【請求項９】 前記接続部と実質的に同一の材料により
形成されている配線が、１つのコンタクトホールの内部
において２つ以上の導電部と電気的に接続されている、
請求項７または８に記載の半導体装置。 - 【請求項１０】 相補型電界効果型トランジスタと、 寄生的に形成されるサイリスタを構成する、寄生的に形
成された第１および第２のバイポーラトランジスタと、 前記第１のバイポーラトランジスタのエミッタ電極と電
源供給部とに電気的に接続するように形成された整流素
子と、 前記電源供給部と電気的に接続されている、前記第１の
バイポーラトランジスタのベース電極とを備える、半導
体装置。 - 【請求項１１】 前記整流素子の逆方向抵抗をＲ１と
し、前記相補型電界効果型トランジスタを構成するｐ型
電界効果型トランジスタのＯＮ抵抗をＲ２とした場合、
Ｒ１とＲ２とが Ｒ２／１００＜Ｒ１＜１００×Ｒ２ という関係を満たす、請求項１０に記載の半導体装置。 - 【請求項１２】 前記半導体装置は、電界効果型トラン
ジスタを負荷素子として用いるスタティック型半導体記
憶装置である、請求項１０に記載の半導体装置。 - 【請求項１３】 前記スタティック型半導体記憶装置
は、それぞれ１つ以上の前記整流素子を含む複数のメモ
リセルを備える、請求項１２に記載の半導体装置。 - 【請求項１４】 前記整流素子が、前記スタティック型
半導体記憶装置の２つ以上のメモリセルに対して１つ形
成されている、請求項１２に記載の半導体装置。 - 【請求項１５】 半導体基板の主表面に第１導電型の不
純物を導入することにより、第１導電型の第１の半導体
領域を形成する工程と、 前記半導体基板の主表面に、第２導電型の不純物を導入
することにより、第２導電型の第２の半導体領域を形成
する工程と、 前記第１の半導体領域の主表面に第１導電型の不純物を
導入することにより、第１導電型の第１の不純物領域を
形成する工程と、 前記第１の半導体領域の主表面に第２導電型の不純物を
導入することにより、第２導電型の第２の不純物領域を
形成する工程と、 前記第２の半導体領域の主表面に第１導電型の不純物を
導入することにより、第１導電型の第３の不純物領域を
形成する工程と、 前記第１、第２および第３の不純物領域上に、層間絶縁
膜を形成する工程と、 前記層間絶縁膜の前記第１および第２の不純物領域上に
位置する領域に、それぞれ第１および第２の開口部を形
成する工程と、 前記第１および第２の開口部の内部と前記層間絶縁膜上
とに半導体膜を形成する工程と、 前記半導体膜に第１導電型および第２導電型の少なくと
もいずれか一方の不純物を導入する工程と、 前記半導体膜の一部を除去することにより、前記第１お
よび第２の不純物領域と接触する接続部を形成する工程
と、 前記第１の不純物領域と電気的に接続される電源供給線
を形成する工程と、 前記第３の不純物領域と電気的に接続される接地線を形
成する工程とを備える、半導体装置の製造方法。 - 【請求項１６】 前記半導体膜に第１導電型および第２
導電型の少なくともいずれか一方の不純物を導入する工
程は、不純物イオンを前記半導体膜にイオン注入する工
程である、請求項１５に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311946A JPH11145311A (ja) | 1997-11-13 | 1997-11-13 | 半導体装置およびその製造方法 |
| US09/073,430 US6150685A (en) | 1997-11-13 | 1998-05-06 | Semiconductor device with filed-effect transistors of a complementary type and method of manufacturing the same |
| KR1019980027854A KR100298986B1 (ko) | 1997-11-13 | 1998-07-10 | 상보형 전계효과형 트랜지스터를 구비한 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311946A JPH11145311A (ja) | 1997-11-13 | 1997-11-13 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009119026A Division JP2009218610A (ja) | 2009-05-15 | 2009-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145311A true JPH11145311A (ja) | 1999-05-28 |
Family
ID=18023349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9311946A Pending JPH11145311A (ja) | 1997-11-13 | 1997-11-13 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
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