JP2910838B2

JP2910838B2 - 半導体装置及びその製造方法

Info

Publication number: JP2910838B2
Application number: JP8122077A
Authority: JP
Inventors: 慎一郎池増
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-05
Filing date: 1996-05-16
Publication date: 1999-06-23
Anticipated expiration: 2014-06-23
Also published as: JPH08306798A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳトランジスタ
を有する半導体装置及びその製造方法に関する。詳しく
は、例えばＤＲＡＭのブースト部に使用するのに適した
高耐圧ＭＯＳトランジスタを有する半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭでは、メモリセルのキャパシタ
に充分高い電圧を印加して確実にデータを書込むため
に、ワード線に印加する電圧を電源電圧以上に昇圧する
ことが一般的に行われている。図２１は、昇圧電圧をワ
ード線に印加するためのブート・ストラップ・ワード線
駆動回路の一例を示す。同図中、第１及び第２のＮ型Ｍ
ＯＳトランジスタ５５１，５５２は直列に接続されてお
り、第３のＮ型ＭＯＳトランジスタ５５３のドレインｄ
₃がトランジスタ５５１のゲートｇ₁にノードＡで接続
されている。

【０００３】トランジスタ５５１のドレインｄ₁には昇
圧回路（図示せず）からの昇圧電圧Ｖ₀が端子５５５を
介して印加され、トランジスタ５５３のゲートｇ₃には
電源（図示せず）からの電源電圧Ｖ_CCが端子５５６を介
して印加される。トランジスタ５５３のソースｓ₃に
は、デコーダ（図示せず）の出力信号が端子５５７を介
して印加される。ソースｓ₃と端子５５７とはノードＢ
で接続されている。トランジスタ５５２のゲートｇ
₂は、端子５５８を介してリセット信号線ＲＬに接続さ
れている。トランジスタ５５１のソースｓ₁とトランジ
スタ５５２のｄ₂とはノードＤで接続されており、ノー
ドＤは端子５５９を介してワード線ＷＬに接続されてい
る。トランジスタ５５２のソースｓ₂は接地されてい
る。

【０００４】デコーダの出力信号により、ソースｓ
₃（ノードＢ）の電位がＶ_CCとなり、トランジスタ５５
３がオンとなると、トランジスタ５５３のドレインｄ₃
（ノードＡ）の電位はＶ_CC−Ｖ_th（Ｖ_thはトランジスタ
５５３の閾値電圧）となる。従って、トランジスタ５５
１はオンとなり、トランジスタ５５３はオフとなり、ド
レインｄ₃はフローティング状態となる。なお、ノード
Ａの電位はトランジスタ５５１のゲート容量カップリン
グにより昇圧電圧Ｖ₀以上に昇圧された電圧Ｖ_rとなる
ので、ノードＤでの昇圧電圧Ｖ₀は電圧低下することな
くワード線ＷＬに印加される。例えば、Ｖ_CC＝５Ｖ、Ｖ
₀＝７．５Ｖ、Ｖ_r＝１４Ｖである。

【０００５】トランジスタ５５３ののドレインｄ₃には
電源電圧Ｖ_CCがブーストされたＶ_rなる電圧が印加され
るので、このドレインｄ₃を構成する拡散層には充分な
耐圧が要求される。ドレインｄ₃を構成する拡散層に充
分な耐圧がないと、ノードＡの電位は次第に低下し、ワ
ード線ＷＬに印加する電圧をＶ₀に維持できなくなる。

【０００６】ノードＡの電位の低下を防ぐ方法として、
トランジスタ５５３のゲート酸化膜を厚くすることも考
えられるが、これでは半導体装置の微細化に伴ってゲー
ト酸化膜を薄膜化する近年の傾向と逆行してしまう。そ
こで、後述する如く、本発明では、前記電圧Ｖ_rが印加
されるトランジスタに、高耐圧トランジスタを適用する
ことを提案する。しかし、ワード線駆動回路は半導体記
憶装置では数多く存在し、従来知られている高耐圧トラ
ンジスタを用いると、その占有面積が大きい為、チップ
面積の増大を招いてしまう。

【０００７】従来例としては、例えば図２２に示すＬＤ
Ｄ構造の高耐圧ＭＯＳトランジスタがある。トランジス
タ５５３のドレインｄ₃は、比較的低濃度で幅広のＮ型
層５５３ｄにより形成され、Ｎ型層５５３ｄとＰ型半導
体基板６００との接合面に生じる空乏層を広くすること
により高耐圧化を可能としている。又、ドレイン電極６
０１は通常アルミニウム（Ａｌ）からなるので、コンタ
クト抵抗が高くならないようにドレイン電極６０１が接
続する部分ではドレインｄ₃が比較的高濃度のＮ⁺型層
５５３ｅとされている。なお、図２２中、６０２はフィ
ールド酸化膜、６０３はゲート酸化膜、６０４はＢＰＳ
Ｇ層間絶縁膜である。

【０００８】上記従来例を製造する方法としては、大略
第１及び第２の方法がある。第１の方法によると、予め
形成されたＮ⁺層５５３ｅに対してドレイン電極６０
１用のコンタクトホールを形成する。他方、第２の方法
によると、ドレイン電極６０１用のコンタクトホールを
介してイオン注入を行ってセルフアライン的にＮ⁺型層
５５３ｅを形成する。

【０００９】

【発明が解決しようとする課題】図２３は、第１の方法
を説明するための図である。同図中、Ｌ₁はゲートｇ₃
とＮ⁺型層５５３ｅとの間の距離、Ｌ₂はＢＰＧＳ層間
絶縁膜６０４とＮ⁺型層５５３ｅとがオーバーラップす
る距離、Ｌ₃はソース電極６０１用のコンタクトホール
の幅に対応する距離である。ドレインｄ₃の耐圧はＬ₁
で決定される。しかし、Ｎ型層５５３ｄが直接Ａｌのド
レイン電極６０１とコンタクトするとコンタクト抵抗が
大きくなりすぎてしまうので、ドレイン電極６０１との
コンタクトのためにＮ⁺型層５５３ｅを設ける必要があ
り、コンタクトをとるためのＬ₃を小さくするにも限界
がある。又、Ｌ₂のマージンをもってコンタクトホール
を形成しないとドレイン電極６０１が直接Ｎ型層５５３
ｄとコンタクトする可能性があるため、Ｌ₂を小さくす
るにも限界がある。従って、従来はＬ₁で決定されるド
レインｄ₃の耐圧を確保するためにＬ₁＋Ｌ₂＋Ｌ₃な
る距離分素子が横方向へ広がってしまう。つまり、高耐
圧ＭＯＳトランジスタの専有面積の縮小には限界があ
る。

【００１０】図２４は第２の方法を説明するための図で
ある。同図（ａ）はＮ型層５５３ｓが形成されており、
コンタクトホールがＢＰＳＧ層間絶縁膜６０４及びゲー
ト酸化膜６０３に形成されている状態を示す。同図
（ｂ）はレジスト層６０５を形成後にイオン注入を行っ
てＮ⁺型層５５３ｅ及びソースｓ₃を構成するＮ⁺型層
５５３ｓを形成する工程を示す。このイオン注入の際、
レジスト層６０５の位置合せマージンのために同図
（ｂ）中「×」印で示す部分にも不純物イオンが注入さ
れてしまう。このため、ドレイン電極６０１を構成する
Ａｌ層を形成する工程の前にＨＦ系エッチャントによる
前処理を行うと、イオン注入された部分のエッチングレ
ートが他の部分に比べて速いために同図（ｃ）に示す如
き段差６１０が生じてしまう。この様な段差６１０があ
ると、その後に形成さる配線層等に断線を起こし易く、
好ましくない。又、第１の方法に比べるとＮ⁺型層５５
３ｅがセルフアライン的に形成されるので、Ｌ₂を小さ
くできるというメリットはあるものの、やはりＬ₁＋Ｌ
₂＋Ｌ₃を確保するために高耐圧ＭＯＳトランジスタの
専有面積の縮小には限界がある。又、第２の方法による
と、工程数が第１の方法に比べて多くなってしまう。

【００１１】本発明は、半導体記憶装置に高耐圧トラン
ジスタを適用し、更に、半導体記憶装置のチップ面積及
び工程数を増大させることのないように占有面積を縮小
し、かつ、ドレイン／ソース電極とドレイン／ソースを
構成する拡散層との間のコンタクト抵抗を上げることな
くドレイン／ソースの高耐圧化を可能とする高耐圧ＭＯ
Ｓトランジスタを有する半導体装置及びその製造方法を
実現すようとする。

【００１２】

【課題を解決するための手段】上記の課題は、請求項１
記載の、半導体基板と、素子分離領域と、該半導体基板
とは逆導電型の第１の拡散領域及び第２の拡散領域と、
該第１の拡散領域上に直接形成された第１電極と、該第
２の拡散領域上に形成された第２の電極と、ゲート電極
とからなる高耐圧ＭＯＳトランジスタ及びメモリセルを
有する半導体装置であって、該第１の拡散領域の不純物
濃度は該第２の拡散領域の不純物濃度より低く、少なく
とも該第１の電極は該第１の拡散領域の不純物濃度より
高い不純物濃度の多結晶シリコンを含む導電体からな
り、該第１の電極は該第２の電極に印加される電圧より
高い電圧を印加され、該高耐圧ＭＯＳトランジスタの第
１の電極に接続されたゲート電極を有する他のＭＯＳト
ランジスタを備え、該他のＭＯＳトランジスタのソース
電極及びドレイン電極のうち一方に昇圧された電圧が印
加される構成とされている半導体装置によって達成され
る。

【００１３】上記の課題は、請求項６記載の、半導体基
板上に少なくとも高耐圧ＭＯＳトランジスタ及びメモリ
セルを構成するＭＯＳトランジスタを有する半導体装置
の製造方法であって、半導体基板上に選択的にフィール
ド酸化膜を形成する工程と、該フィールド酸化膜により
限定された該半導体基板上の領域にゲート酸化膜及びゲ
ート電極を順次形成する工程と、第１のイオン注入によ
り該ゲート電極の両側に該半導体基板とは逆導電型の不
純物領域を形成する工程と、該メモリセルを構成するＭ
ＯＳトランジスタの不純物領域と該高耐圧ＭＯＳトラン
ジスタの一方の不純物領域をマスク層にて覆う工程と、
該フィールド酸化膜、該高耐圧ＭＯＳトランジスタの該
ゲート電極及び該マスク層をマスクとして第２のイオン
注入を行い該高耐圧ＭＯＳトランジスタの他方の不純物
領域の不純物濃度を該一方の不純物領域の不純物濃度よ
り高くする工程と、少なくとも該一方の不純物領域上に
直接該一方の不純物領域の不純物濃度より高い不純物濃
度の多結晶シリコンを含む導電体からなる電極を形成す
る工程とを含む半導体装置の製造方法によっても達成さ
れる。

【００１４】本発明によれば、高耐圧ＭＯＳトランジス
タの比較的低濃度のドレイン／ソース領域がドレイン／
ソース電極と直接接続しているのでＭＯＳトランジスタ
の微細化が可能であり、上記ドレイン／ソース電極には
多結晶シリコンを含む導電体を用いるのでドレイン／ソ
ース領域とドレイン／ソース電極との間のコンタクト抵
抗の上昇を防ぐことができると共に高耐圧が実現でき
る。

【００１５】

【発明の実施の形態】図１は、本発明で用いる高耐圧Ｍ
ＯＳトランジスタの原理説明図である。同図中、１は第
１導電型半導体基板、１３はゲート酸化膜、１４とゲー
ト電極、１５は比較的低不純物濃度の第２導電型ドレイ
ン／ソース領域、１６は比較的高不純物濃度の第２導電
型ソース／ドレイン領域、２８はソース／ドレイン電極
用コンタクトホール、２９はドレイン／ソース電極用コ
ンタクトホール、３５はソース／ドレイン電極、３８は
ドレイン／ソース電極、２７は層間絶縁膜である。ソー
ス／ドレイン電極３５及びドレイン／ソース電極３８
は、第２導電型で不純物濃度が第２導電型ドレイン／ソ
ース領域１５の不純物濃度より高い多結晶シリコンを含
む導電体層４９からなる。第１及び第２導電型は互いに
逆導電型である。

【００１６】ＭＯＳトランジスタのドレイン／ソース
は、比較的低濃度の第２導電型ドレイン／ソース領域１
５のみから構成され、ドレイン／ソース電極３８は比較
的高濃度の第２導電型領域を介すことなく直接第２導電
型ドレイン／ソース領域１５に接続する。従って、従来
の方法で必要とされるＬ₂が不要となり、その分ＭＯＳ
トランジスタの微細化が可能となる。

【００１７】ドレイン／ソース電極３８は直接比較的低
濃度の第２導電型ドレイン／ソース領域１５に接続して
いるが、ドレイン／ソース電極３８はＡｌではなく第２
導電型で多結晶シリコンを含む導電体層４９からなるた
め、コンタクト抵抗が大きくなることはない。又、比較
的低濃度の第２導電型ドレイン／ソース領域１５は薄い
のでＡｌ電極を真上に形成するとＡｌのスパイクが問題
となるが、ドレイン／ソース電極３８はＡｌを用いない
のでスパイクの問題は生じない。

【００１８】更に、ＡｌとＳｉのコンタクトと比較する
と、多結晶シリコンとＳｉのコンタクトの方が低不純物
濃度でコンタクトが可能である。トランジスタの耐圧は
不純物濃度が小さい程大きいので、従来例と比べると本
発明の方がトランジスタの高耐圧化が容易である。

【００１９】ドレイン／ソース電極３８を構成する第２
導電型で多結晶シリコンを含む導電体層４９を形成する
と、導電体層４９内の不純物が固相拡散により比較的低
濃度の第２の導電型ドレイン／ソース領域１５内へその
深さより浅く拡散する。これにより、コンタクト抵抗の
低減が可能となる。更に、比較的低濃度の第２の導電型
ドレイン／ソース領域１５と上記固相拡散によって濃度
が高くなった部分との境界がゆるやかであるため、従来
に比べてより高耐圧な構造が実現される。

【００２０】図２は本発明で用いる高耐圧ＭＯＳトラン
ジスタの特性を従来例と比較して示す図である。同図
中、縦軸は不純物濃度をログスケールで示し、横軸は図
１，２２，２４におけるｘ方向を示す。破線Ｉ，IIは夫
々第１及び第２の方法で製造された従来例の特性を示
し、一点鎖線III は本発明になる高耐圧ＭＯＳトランジ
スタの特性を示す。

【００２１】従って、本発明によれば、多耐圧ＭＯＳト
ランジスタの専有面積を縮小し、かつ、ドレイン／ソー
ス電極とドレイン／ソースを構成する拡散領域との間の
コンタクト抵抗を上げることなくドレイン／ソースの高
耐圧化が可能となる。

【００２２】

【実施例】本発明になる半導体装置の第１実施例を図３
と共に説明する。同図（ａ）は半導体装置の断面図であ
り、同図（ｂ）はその回路図である。シリコン等のＰ型
半導体基板１は、後述するＮ型ＭＯＳトランジスタ等の
素子が複数形成されている。ワード線ＷＬに電圧を印加
するためのブートストラップワード線駆動回路２は、後
述する３つのＭＯＳトランジスタ３〜５を備えている。
第１のＭＯＳトランジスタ３と第２のＭＯＳトランジス
タ４は直列に接続され、第３のＭＯＳトランジスタ５の
ドレイン層１５は第１のＭＯＳトランジスタ３のゲート
電極７に接続されている。

【００２３】第１のＭＯＳトランジスタ３は、半導体基
板１の上にゲート酸化膜６を介して形成されたゲート電
極７と、ゲート電極７の両側の半導体基板１に形成され
たＮ ⁺とＮ^-とからなるＬＤＤ構造のソース層８とドレ
イン層９とにより構成されている。

【００２４】第２のＭＯＳトランジスタ４は、ゲート酸
化膜１０を介して半導体基板１上に設けられたゲート電
極１１と、その両側に形成されたＬＤＤ構造のソース層
１２及びドレイン層１１３により形成されている。ドレ
イン層１１３は第１のＭＯＳトランジスタ３のソース層
９に一体的に設けられているので、第１及び第２のＭＯ
Ｓトランジスタ３，４は直列に接続された状態となって
いる。

【００２５】第３のＭＯＳトランジスタ５はゲート酸化
膜１３上に形成されたゲート電極１４を有し、その一側
の基板１にはＮ^-型の導電層１５が設けられ、他側には
ＬＤＤ構造の導電層１６が形成された構成となってい
る。Ｎ^-型導電層１５は、図示しない配線電極により第
１のＭＯＳトランジスタ３のゲート電極７に接続されて
いる。

【００２６】スタックトキャパシタ型ＤＲＡＭセル１７
を構成する第４のＭＯＳトランジスタ１８は、上記した
３つのＭＯＳトランジスタ３〜５と同様に、絶縁膜２０
を介して半導体基板１上に形成されたゲート電極２１
と、その両側に設けられたＮ型又はＮ^-型導電層２２，
２３により構成されている。一方の導電層２２はビット
線ＢＬに接続され、ゲート電極２１はワード線ＷＬに接
続されている。他方の導電層２３の上には、後述するコ
ンタクトホール３４を通してＤＲＡＭセル１７のキャパ
シタ１９が設けられている。このキャパシタ１９は、燐
（Ｐ）等のＮ型不純物イオンをドープした多結晶シリコ
ンよりなる蓄積電極２４と、ＳｉＯ₂よりなる誘電体膜
２５と、Ｎ型不純物イオンを含む多結晶シリコンよりな
る対向電極２６とを順に積層して形成されたもので、対
向電極２６にはＶ_CC／２の電圧が印加される。

【００２７】第１〜４のＭＯＳトランジスタ３〜５，１
８の上に形成されたＰＳＧ等よりなる層間絶縁膜２７に
は、導電層８，９，１５，１６等を露出させるコンタク
トホール２８〜３３が形成されている。層間絶縁膜２７
の上には、各ソース層９，１２及びドレイン層８，１３
と同極性の不純物を拡散した多結晶シリコンよりなる電
極３５〜４０がコンタクトホール２８〜３３を埋めるよ
うに形成されている。又、これらと同様に第４のＭＯＳ
トランジスタ１８の一方の導電層２２には電極４１が形
成されている。

【００２８】なお、４２は第１〜３のＭＯＳトランジス
タ３〜５の周辺及びＤＲＡＭ１７の周辺に選択酸化法に
より形成されたフィールド酸化膜である。本実施例にお
いて、ＤＲＡＭセル１７にデータを書き込む場合には、
先ず、第３のＭＯＳトランジスタ５のゲート電極１４に
電源電圧Ｖ_CCを印加する。第３のＭＯＳトランジスタ５
のＮ⁺型導電層１６にデコーダ（図示せず）の出力信号
が入力されると、この導電層１６の電位がＶ_CCになる。
これにより、Ｎ^-型導電層１５の電位はＶ_CC−Ｖ_th（Ｖ
_thはゲート閾値電圧）となり、第１のＭＯＳトランジス
タ３がオンするとともに第３のＭＯＳトランジスタ５は
オフとなり、Ｎ^-型導電層１５は第１のＭＯＳトランジ
スタ３の容量カップリングにより昇圧電位Ｖ ₀よりさら
に高く昇圧される。従って、昇圧電圧Ｖ₀は電圧ドロッ
プなく、第１のＭＯＳトランジスタ３のドレイン層９と
ワード線ＷＬとに印加される。

【００２９】これにより、ワード線ＷＬを介して第４の
ＭＯＳトランジスタ１８のゲート電極２１に昇圧電圧Ｖ
₀が印加される。ビット線ＢＬからビット選択信号によ
って選択された第４のＭＯＳトランジスタ１８はオン
し、これに接続されたキャパシタ１９に電荷が蓄積され
てＤＲＡＭセル１７にデータが書込まれた状態になる。
第１のＭＯＳトランジスタ３のドレイン層８に電源電圧
Ｖ_CCよりも高い昇圧電圧Ｖ₀を印加すると、第１のＭＯ
Ｓトランジスタ３のゲート電極７は容量カップリングに
よって昇圧されてＶ₀の２倍程度の電位になる。このた
め、第３のＭＯＳトランジスタ５のＮ^-型導電層１５に
も二重に昇圧された電圧が印加される。しかし、第３の
ＭＯＳトランジスタ５の導電型１５は低濃度化されてＮ
^-型となっているため、半導体基板１に対して高耐圧性
を有する。

【００３０】しかも、このＮ^-型導電層１５は、高濃度
の導電層を有しない低濃度だけの層により構成されてい
るので素子の面積が大きくならない。しかも、Ｎ^-型導
電層１５と同極性の不純物を含む多結晶シリコンよりな
る電極３８をＮ^-型導電層１５の上に形成しているため
に、アニールによって電極３８中の不純物をＮ^-型導電
層１５に浅く拡散させてコンタクト抵抗を低くできる。

【００３１】図４は、多結晶シリコンのドーズ量と電極
３８とＮ^-型導電層１５との間のコンタクト抵抗との関
係を示す図である。同図中、縦軸はログスケールで抵抗
を示し、横軸はログスケールでドーズ量を示す。図４
は、多結晶シリコン電極３８の膜厚が２０００Å、Ｎ^-
型導電層１５の不純物ドーズ量が１×１０¹³／cm²の条
件下で得られたものであり、同図から多結晶シリコンの
ドーズ量が１×１０¹⁵／cm²以上であるとコンタクト抵
抗が非常に小さいことがわかる。

【００３２】図５及び図６は、夫々高耐圧ＭＯＳトラン
ジスタの第１実施例の要部を拡大して示す図である。本
実施例では、Ｎ⁺型導電層１６が図５に示す如くＬＤＤ
構造を有し、Ｎ⁺型部１６₁とＮ^-型部１６₂とからな
る。Ｎ⁺型部１６₁の不純物濃度はＮ^-型部１６₂より
大であり、Ｎ^-型部１６₂の不純物濃度はＮ^-型導電層
１５と略同じである。又、図６に示す如く、Ｎ^-部１６
₂はゲート電極１４と一部オーバーラップする。

【００３３】なお、Ｎ^-型導電層１５のＰイオンのドー
ズ量が、１×１０³／cm²、多結晶シリコン電極３８の
膜厚が２０００Å、多結晶シリコンのＰイオンのドーズ
量が１×１０¹⁵／cm²、図５に示すゲート電極１４とコ
ンタクトホール２９との間の距離Ｄが１μｍの条件下で
は、ＭＯＳトランジスタのドレインにおいて２０Ｖの耐
圧を確保することができた。

【００３４】次に、第１及び第３のＭＯＳトランジスタ
３，５の形成方法を例に上げて、低濃度のドレイン層１
５と高濃度のソース層１６とを有する半導体装置の製造
方法の実施例を説明する。先ず、本発明になる半導体装
置の製造方法の第１実施例を説明する。図７（ａ）に示
す如く、半導体基板１の第１，第３のトランジスタ形成
領域Ｔ₁，Ｔ₂の周囲にＬＯＣＯＳ法によりフィールド
酸化膜４２を形成した後、ゲート酸化膜６，１３を熱酸
化法により形成する。その後、不純物を含む多結晶シリ
コン膜を形成してこれをフォトリソグラフィー法により
パターニングし、各トランジスタ形成領域Ｔ₁，Ｔ₂の
中央に、ゲート酸化膜６，１３を介して多結晶シリコン
よりなるゲート電極７，１４を形成する。

【００３５】そして、ゲート電極７，１４の両側にセル
フアライン的にＰ等のＮ型不純物イオンを注入、拡散し
て低濃度の導電層４３を形成する。この場合の不純物ド
ーズ量は１０¹³〜１０¹⁴／cm²であり、Ｎ^-型導電層４
３が形成される。その後、図７（ｂ）に示す如く、ＣＶ
Ｄ法によりＳｉＯ₂膜４４を全体に１０００Å程度形成
する。又、第３のトランジスタ形成領域Ｔ₂の一方の導
電層４３及びその周囲をレジスト４５によって覆い、反
応性イオンエッチング（ＲＩＥ）法によってＳｉＯ₂膜
４４を選択的に除去すると、レジスト４５によって覆わ
れた部分のＳｉＯ₂膜４４が残存すると共に、ゲート電
極７，１４の脇に残存ＳｉＯ₂膜４４のサイドウォール
４６が図７（ｃ）に示す如く形成される。

【００３６】次に、ＳｉＯ₂膜４４及びサイドウォール
４６をマスクとして砒素（Ａｓ）イオンを半導体基板１
に注入、拡散すると、ＳｉＯ₂膜４４に覆われていない
領域に１０²⁰／cm³程度の高濃度層が形成されて導電層
４３がＬＤＤ構造となる。この場合、ＳｉＯ₂膜４４に
覆われた導電層４３は図７（ｄ）に示す如く低濃度の状
態に保持される。

【００３７】その後、図８（ａ）に示す如く全体にＳｉ
Ｏ₂膜４７を形成し、フォトリソグラフィー法によって
ＳｉＯ₂膜４７及びＳｉＯ₂膜４４をパターニングする
ことにより図８（ｂ）に示す如きコンタクトホール２８
〜３１を導電層４３の上に形成する。

【００３８】次に、２０００Å程度の厚さの多結晶シリ
コン膜４９を全体に形成した後に、Ｐイオンを１×１０
¹⁵／cm²のドーズ量で注入する。又、フォトリソグラフ
ィー法により多結晶シリコン膜４９を選択的にエッチン
グし、図８（ｃ）に示す如くコンタクトホール２８〜３
１内に多結晶シリコン膜４９を残存させる。

【００３９】この状態において、第１のトランジスタ形
成領域Ｔ₁に形成された導電層４３はＬＤＤ構造とな
り、一方が図３に示すドレイン層８をなし、他方がソー
ス層９をなす。又、第３のトランジスタ形成領域Ｔ₂に
形成された導電層４３のうち、ＳｉＯ₂膜４４により覆
われて低濃度の状態となっているものがＮ^-型導電層１
５をなし、他方がＬＤＤ構造の導電層１６をなす。更
に、コンタクトホール２８〜３１内に残存させた多結晶
シリコン膜４９は電極３５〜３８として使用される。

【００４０】その後の熱酸化やアニール等の加熱工程に
おいて電極３５〜３８は加熱され、これらの中に含まれ
た不純物がソース層９、ドレイン層８及び導電層１５，
１６に浅く拡散するため、これらの層と電極３５〜３８
とのコンタクト抵抗が低くなる。

【００４１】従って、昇圧電圧Ｖ₀よりも高い電圧が加
わる第３のＭＯＳトランジスタ５の一方の導電層１５が
Ｎ^-型であっても、電極３８とのコンタクト抵抗が低く
なり、良好な接触が図れる。ところで、第３のＭＯＳト
ランジスタ５のＮ^-型導電層１５をＳｉＯ₂膜４４によ
り覆う場合に、図７（ｃ）に示す如く、レジスト４５を
マスクにしてＳｉＯ ₂膜４４をパターニングすると、半
導体基板１上に残存したＳｉＯ₂膜４４の周縁が垂直形
状になって段差が生じる。このため、ＳｉＯ₂膜４４が
厚い場合には、その後の工程で配線の断線や加工時のエ
ッチング残が生じるといった不都合が起こり得る。

【００４２】そこで、この問題を改善した本発明になる
半導体装置の製造方法の第２実施例を図９と共に説明す
る。図９（ａ）は、図７（ｃ）の工程からレジスト４５
を除去した状態を示す。次に、図９（ｂ）に示す如く、
全体に第２のＳｉＯ₂膜４４ｂを１０００Åの厚さに積
層した後にＲＩＥ法により第２のＳｉＯ₂膜４４ｂをエ
ッチングすると、ソース層１５の上に残存したＳｉＯ₂
膜４４の側縁部が図９（ｃ）に示す如くなだらかにな
り、ステップカバレッジが良くなる。この場合、ゲート
電極７，１４の両側のサイドウォール４６が２重に形成
されることになるが、その厚さは第１及び第２のＳｉＯ
₂膜４４，４４ｂの膜厚を調整することによって容易に
制御できる。

【００４３】その後、サイドウォール４６及びＳｉＯ₂
膜４４，４４ｂをマスクとして不純物イオンを注入、拡
散し、図７（ｄ）の場合と同様にして図９（ｄ）に示す
如くＬＤＤ構造の導電層４３と低濃度の導電層４３を併
存させる。半導体装置の製造方法の第２実施例によれ
ば、本発明になる高耐圧ＭＯＳトランジスタの第２実施
例が製造される。図１０は高耐圧ＭＯＳトランジスタの
第２実施例の要部を示す。本実施例では、Ｎ⁺型導電層
１６のＮ^-型部１６₂がサイドウォール４６の下に形成
されている。

【００４４】次に、高耐圧ＭＯＳトランジスタの第３実
施例を図１１と共に説明する。同図中、図３と同一部分
には同一符号を付し，その説明は省略する。本実施例で
は、コンタクトホール２８とゲート電極１４との間の距
離ｄ₁が、コンタクトホール２９とゲート電極１４との
間の距離ｄ₂より小さく設定されている図１２は、距離
ｄ₂とＮ^-型導電層１５側の耐圧との関係を示す。同図
より、ｄ₂が約０．８μｍ以上となると耐圧が２０Ｖで
あることがわかる。

【００４５】図１３は、高耐圧ＭＯＳトランジスタの第
４及び第５実施例を説明するための図である。同図中、
図３と同一部分には同一符号を付し、その説明は省略す
る。図１３（ａ）は第４及び第５実施例の断面を示し、
同図（ｂ），（ｃ）は夫々第４及び第５実施例の平面を
示す。図１３（ｂ）に示す如く、第４実施例ではコンタ
クトホール２９は複数のホールからなる。他方、図１３
（ｃ）に示す如く、第５実施例ではコンタクトホール２
９は第４実施例の場合より大きい単一のホールからな
る。第５実施例では、第４実施例に比べて大きいコンタ
クト面積が得られる。

【００４６】なお、電極３８等を多結晶シリコンで形成
する際、半導体装置の導電層と共通の工程で形成すれば
製造工程の簡略化が可能となる。そこで、本発明になる
半導体装置の第２実施例では、電極３８を形成する多結
晶シリコン層がＤＲＡＭ内の導電層としても使用され
る。図１４は半導体装置の第２実施例の要部を示し、図
３と同一部分には同一符号を付し、その説明は省略す
る。例えば、ＤＲＡＭの蓄積電極２４と電極３８を同一
の多結晶シリコン層で形成しても良く、ＤＲＡＭのビッ
ト線ＢＬと電極３８を同一の多結晶シリコン層で形成し
て良い。

【００４７】上記実施例の説明では、メモリセル部に電
源電圧Ｖ_CCが直接印加される例について述べたが、内部
で降圧または昇圧されるなどしてメモリセル部にＶ_CC以
外の電圧が印加される場合でも、前記メモリセル部の他
に前記電圧を昇圧した高い電圧がかかる高耐圧トランジ
スタ部を有するならば、上記実施例と同じ構成によっ
て、同じ効果を奏することは言うまでもない。

【００４８】次に、高耐圧ＭＯＳトランジスタの製造方
法の第１実施例を図１５と共に説明する。同図中、図７
及び８と同一部分には同一符号を付し、その説明は省略
する。本実施例では、図１５（ａ）に示す如く、図７
（ａ）と共に説明した様にＬＯＣＯＳ法によりフィール
ド酸化膜４２を形成し、ゲート酸化膜１３を熱酸化法に
より形成し、多結晶シリコン膜を形成してパターニング
することによりゲート電極１４を形成し、イオン注入に
より低濃度の導電層４３を形成する。

【００４９】その後、図１５（ｂ）に示す如く、図７
（ｃ）と共に説明したようにレジスト４５を高電圧が印
加される側の導電層４３上に形成する。フィールド酸化
膜４２、ゲート電極１４及びレジスト４５をマスクとし
て使用してイオン注入を行うことによりＬＤＤ構造の導
電層４３（ソース層１６）が形成される。

【００５０】層間絶縁膜の形成、コンタクトホールの形
成及び電極の形成は図７及び８の場合と同様に行えば良
く、その説明は省略する。次に、高耐圧ＭＯＳトランジ
スタの製造方法の第２実施例を図１６と共に説明する。
同図中、図７及び８と同一部分には同一符号を付し、そ
の説明は省略する。

【００５１】本実施例では、図１５（ａ）に示す如き構
成を得た後にＳｉＯ₂酸化膜４４を全体に形成してＲＩ
Ｅ法によりＳｉＯ₂酸化膜４４をエッチングすることに
より、図１６に示す如くゲート電極１４の側面にサイド
ウォール４６を形成する。更に、レジスト４５を高電圧
が印加される側の導電層４３上に形成する。フィールド
酸化膜４２、サイドウォール４６、ゲート電極１４及び
レジスト４５をマスクとして使用してイオン注入を行う
とこによりＬＤＤ構造の導電層４３（ソース層１６）が
形成される。

【００５２】次に、高耐圧ＭＯＳトランジスタの製造方
法の第３実施例を図１７と共に説明する。同図中、図７
及び８と同一部分には同一符号を付し、その発明は省略
する。本実施例では、図１５（ｂ）に示すレジスト４５
の代わりにＳｉＯ₂酸化膜４４をマスクの一部として使
用してＬＤＤ構造の導電層４３（ソース層１６）を形成
する。

【００５３】次に、高耐圧ＭＯＳトランジスタの製造方
法の第４実施例を図１８と共に説明する。同図中、図７
及び８と同一部分には同一符号を付し、その説明は省略
する。本実施例では、図１７に示すＳｉＯ₂酸化膜４４
をＲＩＥ法でエッチングする際にゲート電極１４の側面
にサイドウォール４６を形成する。したがって、ＬＤＤ
構造の導電層４３（ソース層１６）を形成する際には、
サイドウォール４６もマスクの一部として使用される。

【００５４】次に、本発明になる半導体装置の製造方法
の第３実施例を図１９と共に説明する。同図中、図３，
７及び８と同一部分には同一符号を付し、その説明は省
略する。本実施例では、図１９（ａ）に示す如く高耐圧
ＭＯＳトランジスタ５のゲート電極１４とＤＲＡＭセル
１７のＭＯＳトランジスタ１８のゲート電極２１を形成
した後は、全面にＳｉＯ₂酸化膜４４を形成する。フォ
トリソグラフィ技術によりメモリセルを構成するＭＯＳ
トランジスタ１８上及び高耐圧ＭＯＳトランジスタ５の
導電層４３（ドレイン層１５）上のＳｉＯ₂酸化膜４４
のみを残して、図１９（ｂ）に示す如くＳｉＯ₂酸化膜
４４をマスクとしてイオン注入を行いＬＤＤ構造の導電
層４３（ソース層１６）を形成する。なお、ＳｉＯ₂酸
化膜４４をＲＩＥ法によりエッチングした際にゲート電
極１４の側面に残るサイドウォール４６も図１８の場合
と同様にマスクの一部として使用される。

【００５５】次に、本発明になる半導体装置の製造方法
の第４実施例を図２０と共に説明する。同図中、図３及
び９と同一部分には同一符号を付し、その説明は省略す
る。本実施例では、図２０（ａ）に示す如く、ＳｉＯ₂
酸化膜４４をＲＩＥ法によりエッチングした後に、更に
ＳｉＯ₂膜４４ｂを積層し、ＲＩＥ法によりこのＳｉＯ
₂層４４ｂをエッチングする。これにより、図２０
（ｂ）に示す如く導電層４３（ソース層１６）上及びゲ
ート電極１４上に残存したＳｉＯ₂酸化膜４４の側縁部
がなだらかになり、ゲート電極２１の両側もなだらかに
なる。このため、その後の工程で配線の断線が生じた
り、効果加工時のエッチング残が生じるといった不都合
を防止し得る。

【００５６】なお、酸化膜のエッチングは、基板表面を
直接エッチングにさらすことになるため、汚染や表面ダ
メージ等により接合リークを増大させる。従って、微小
なリーク電流が特性低下をまねくＤＲＡＭのメモリセル
部分では、酸化膜のエッチングは行わない方が望まし
い。上記半導体装置の製造方法の第３及び第４実施例で
は、ＳｉＯ₂酸化膜４４のエッチングの際にレジストで
メモリセル部を覆う工程が必要である。しかし、これと
同時に高耐圧ＭＯＳトランジスタ５の導電層４３（ドレ
イン層１５）上もレジストで覆うので、工程増加とはな
らない。なお、メモリセル部の導電層２２，２３は導電
層４３（ドレイン層１５）と同じ比較的低い不純物濃度
を有するが、高濃度のイオン注入は結晶欠陥を誘発して
接合リークの原因となるので、これはむしろ望ましい条
件である。

【００５７】上記各実施例においては、低濃度の導電層
上に形成される電極が多結晶シリコンからなるが、多結
晶シリコンの代わりにアモルファスシリコンや高融点金
属シリサイドを用いてもよい。高融点金属シリサイドに
含まれる高融点金属としては、タングステン（Ｗ）、モ
リブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）
等がある。又、多結晶シリコン膜の上にタングステンシ
リサイド等の高融点金属シリサイドを積層したポリサイ
ド膜を導電層上に電極として用いても良い。更に、多結
晶シリコン又はポリサイドからなる電極の上にＡｌ配線
層を形成しても良く、図１中「ＡＬ」はＡｌ配線層を示
す。なお、ポリサイド膜を形成するには、例えば膜厚
０．１μｍの多結晶シリコン膜の上に膜厚０．１μｍの
高融点金属膜を積層した後に、高融点金属膜の上から例
えばＰイオンを１０¹⁵／cm²程度のドーズ量で注入すれ
ば良い。

【００５８】

【発明の効果】本発明によれば、高耐圧ＭＯＳトランジ
スタの比較的低濃度のドレイン／ソース領域がドレイン
／ソース電極と直接接続しているのでＭＯＳトランジス
タの微細化が可能であり、上記ドレイン／ソース電極に
は多結晶シリコンを含む導電体を用いるのでドレイン／
ソース領域とドレイン／ソース電極との間のコンタクト
抵抗の上昇を防ぐことができると共に高耐圧が実現でき
るので、実用的には極めて有用である。

【図面の簡単な説明】

【図１】本発明で用いる高耐圧ＭＯＳトランジスタの原
理を説明する断面図である。

【図２】本発明で用いる高耐圧ＭＯＳトランジスタの特
性を従来例と比較して示す図である。

【図３】本発明になる半導体装置の第１実施例を示す断
面図及びその回路図である。

【図４】多結晶シリコンの不純物ドーズ量と電極とＮ^-
型導電層との間のコンタクト抵抗との関係を示す図であ
る。

【図５】高耐圧ＭＯＳトランジスタの第１実施例の要部
を拡大して示す断面図である。

【図６】高耐圧ＭＯＳトランジスタの第１実施例の要部
を拡大して示す断面図である。

【図７】本発明になる半導体装置の製造方法の第１実施
例を説明する断面図である。

【図８】本発明になる半導体装置の製造方法の第１実施
例を説明する断面図である。

【図９】本発明になる半導体装置の製造方法の第２実施
例を説明する断面図である。

【図１０】高耐圧ＭＯＳトランジスタの第２実施例の要
部を示す断面図である。

【図１１】高耐圧ＭＯＳトランジスタの第３実施例の要
部を示す断面図である。

【図１２】距離ｄ₂とＮ^-型導電層側の耐圧との関係を
示す図である。

【図１３】高耐圧ＭＯＳトランジスタの第４及び第５実
施例を説明するための要部断面図及び平面図である。

【図１４】本発明になる半導体装置の第２実施例の要部
を示す断面図である。

【図１５】高耐圧ＭＯＳトランジスタの製造方法の第１
実施例を説明する断面図である。

【図１６】高耐圧ＭＯＳトランジスタの製造方法の第２
実施例を説明する断面図である。

【図１７】高耐圧ＭＯＳトランジスタの製造方法の第３
実施例を説明する断面図である。

【図１８】高耐圧ＭＯＳトランジスタの製造方法の第４
実施例を説明する断面図である。

【図１９】本発明になる半導体装置の製造方法の第３実
施例を説明する断面図である。

【図２０】本発明になる半導体装置の製造方法の第４実
施例を説明する断面図である。

【図２１】ブート・ストラップ・ワード線駆動回路の一
例を示す回路図である。

【図２２】従来のＬＤＤ構造の高耐圧ＭＯＳトランジス
タの一例を示す断面図である。

【図２３】従来の高耐圧ＭＯＳトランジスタの製造方法
の一例を説明する断面図である。

【図２４】従来の高耐圧ＭＯＳトランジスタの製造方法
の他の例を説明する断面図である。

【符号の説明】

１半導体基板２ブースト回路３第１のＭＯＳトランジスタ４第２のＭＯＳトランジスタ５第３のＭＯＳトランジスタ６，１３ゲート酸化膜７，１４ゲート電極８ソース層９ドレイン層１５Ｎ^-型の導電層１６ＬＤＤ構造の導電層３５〜３８電極４４ＳｉＯ₂ 膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8234 H01L 27/088 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、素子分離領域と、該半導
体基板とは逆導電型の第１の拡散領域及び第２の拡散領
域と、該第１の拡散領域上に直接形成された第１電極
と、該第２の拡散領域上に形成された第２の電極と、ゲ
ート電極とからなる高耐圧ＭＯＳトランジスタ及びメモ
リセルを有する半導体装置であって、該第１の拡散領域の不純物濃度は該第２の拡散領域の不
純物濃度より低く、少なくとも該第１の電極は該第１の拡散領域の不純物濃
度より高い不純物濃度の多結晶シリコンを含む導電体か
らなり、該第１の電極は該第２の電極に印加される電圧より高い
電圧を印加され、該高耐圧ＭＯＳトランジスタの第１の電極に接続された
ゲート電極を有する他のＭＯＳトランジスタを備え、該他のＭＯＳトランジスタのソース電極及びドレイン電
極のうち一方に昇圧された電圧が印加される構成とされ
ている、半導体装置。
【請求項２】前記半導体基板上には複数の素子が形成
されており、前記多結晶シリコンを含む導電体は少なく
とも１つの素子の導電層と同一層である請求項１の半導
体装置。
【請求項３】前記高耐圧ＭＯＳトランジスタの第１の
電極と前記他のＭＯＳトランジスタのゲート電極とを接
続するノードに印加される電圧は前記電圧より高い請求
項１の半導体装置。
【請求項４】前記他のＭＯＳトランジスタのソース電
極及びドレイン電極のうち他方は前記メモリセルのワー
ド線に接続されている、請求項１又は３の半導体装置。
【請求項５】前記メモリセルは１つのＭＯＳトランジ
スタと１つのキャパシタからなる請求項４の半導体装
置。
【請求項６】半導体基板上に少なくとも高耐圧ＭＯＳ
トランジスタ及びメモリセルを構成するＭＯＳトランジ
スタを有する半導体装置の製造方法であって、半導体基板上に選択的に素子分離領域を形成する工程
と、該素子分離領域により限定された該半導体基板上の領域
にゲート酸化膜及びゲート電極を順次形成する工程と、第１のイオン注入により該ゲート電極の両側に該半導体
基板とは逆導電型の不純物領域を形成する工程と、該メモリセルを構成するＭＯＳトランジスタの不純物領
域と該高耐圧ＭＯＳトランジスタの一方の不純物領域を
マスク層にて覆う工程と、該素子分離領域、該高耐圧ＭＯＳトランジスタの該ゲー
ト電極及び該マスク層をマスクとして第２のイオン注入
を行い該高耐圧ＭＯＳトランジスタの他方の不純物領域
の不純物濃度を該一方の不純物領域の不純物濃度より高
くする工程と、少なくとも該一方の不純物領域上に直接
該一方の不純物領域の不純物濃度より高い不純物濃度の
多結晶シリコンを含む導電体からなる電極を形成する工
程とを含む、半導体装置の製造方法。
【請求項７】前記マスク層にて覆う工程は、前記マス
ク層を前記半導体基板の全面に形成して選択的エッチン
グを行い、前記高耐圧ＭＯＳトランジスタの前記ゲート
電極の側面の少なくとも前記他方の不純物領域上に前記
マスク層のサイドウォールを残す請求項６の半導体装置
の製造方法。
【請求項８】前記マスク層にて覆う工程は、該マスク
層の上に第２のマスク層を更に積層して選択エッチング
を行い、該マスク層の側縁部、前記サイドウォールの部
分及び前記メモリセルを構成するＭＯＳトランジスタの
ゲート電極の両側の部分をなだらかにする、請求項７の
半導体装置の製造方法。