JPH11168190A - メモリセル - Google Patents
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- JPH11168190A JPH11168190A JP10277289A JP27728998A JPH11168190A JP H11168190 A JPH11168190 A JP H11168190A JP 10277289 A JP10277289 A JP 10277289A JP 27728998 A JP27728998 A JP 27728998A JP H11168190 A JPH11168190 A JP H11168190A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 十分低い寄生的リークを有する小さなトレン
チキャパシタ。 【解決手段】 ゲート、第１、第２拡散領域を含んでい
るトランジスタを備え、サブストレート１０１内のトレ
ンチキャパシタは、トレンチの上側の部分に誘電体カラ
ー部１６８と、該トレンチのキャパシタの低い方の部分
を取り囲むサブストレート内埋め込み拡散領域と、トラ
ンジスタおよびキャパシタを電気的に接続する、カラー
部の上にノード拡散領域とを含んでおり、カラー部に隣
接するサブストレート中に第３拡散領域２６９を備え、
リークを低減するために、カラー部、埋め込まれた拡散
領域およびノード拡散によって形成される寄生トランジ
スタのゲートしきい値電圧を高めするために十分なドー
プ剤濃度を有している。
チキャパシタ。 【解決手段】 ゲート、第１、第２拡散領域を含んでい
るトランジスタを備え、サブストレート１０１内のトレ
ンチキャパシタは、トレンチの上側の部分に誘電体カラ
ー部１６８と、該トレンチのキャパシタの低い方の部分
を取り囲むサブストレート内埋め込み拡散領域と、トラ
ンジスタおよびキャパシタを電気的に接続する、カラー
部の上にノード拡散領域とを含んでおり、カラー部に隣
接するサブストレート中に第３拡散領域２６９を備え、
リークを低減するために、カラー部、埋め込まれた拡散
領域およびノード拡散によって形成される寄生トランジ
スタのゲートしきい値電圧を高めするために十分なドー
プ剤濃度を有している。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、デバイスお
よびデバイス製造および一層特定すれば、トレンチ・キ
ャパシタ・メモリ・セルに関する。
よびデバイス製造および一層特定すれば、トレンチ・キ
ャパシタ・メモリ・セルに関する。
【０００２】
【従来の技術】集積回路（ＩＣ）は、電荷蓄積目的のた
めのキャパシタを使用している。例えば、ダイナミック
ＲＡＭ（ＤＲＡＭ）のようなランダム・アクセス・メモ
リ（ＲＡＭ）を含んでいるメモリデバイスが電荷をキャ
パシタに蓄積する。キャパシタにおける電荷のレベル
（「０」または「１」）が電荷のビットを表している。
めのキャパシタを使用している。例えば、ダイナミック
ＲＡＭ（ＤＲＡＭ）のようなランダム・アクセス・メモ
リ（ＲＡＭ）を含んでいるメモリデバイスが電荷をキャ
パシタに蓄積する。キャパシタにおける電荷のレベル
（「０」または「１」）が電荷のビットを表している。
【０００３】ＤＲＡＭＩＣは行および列によって相互に
接続されているメモリセルのアレイを含んでいる。普
通、行および列コネクションはそれぞれ、ワード線およ
びビット線と称されている。メモリセルからのデータの
読み出しおよびメモリセルへのデータの書き込みは、適
当なワード線およびビット線を活性化することによって
実視される。
接続されているメモリセルのアレイを含んでいる。普
通、行および列コネクションはそれぞれ、ワード線およ
びビット線と称されている。メモリセルからのデータの
読み出しおよびメモリセルへのデータの書き込みは、適
当なワード線およびビット線を活性化することによって
実視される。
【０００４】通例、ＤＲＡＭメモリセルは、キャパシタ
に接続されている金属酸化物半導体電界効果トランジス
タ（ＭＯＳＦＥＴ）を有している。トランジスタは１つ
のゲートと第１の拡散領域および第２の拡散領域とを含
んでいる。第１の拡散領域および第２の拡散領域は、ト
ランジスタの動作に依存してそれぞれ、ドレインかまた
はソースと称されている。便宜上、ドレインおよびソー
スという用語は相互に交換可能である。トランジスタの
ゲートはワード線に接続されており、かつソースはビッ
ト線に接続されている。トランジスタのドレインはキャ
パシタまたは蓄積ノードに接続されている。ゲートへの
適当な電圧の供給によって、トランジスタが切り換えら
れ、キャパシタへの導電路が形成される。この導電路
は、トランジスタがスイッチオフされるとき、閉成され
る。
に接続されている金属酸化物半導体電界効果トランジス
タ（ＭＯＳＦＥＴ）を有している。トランジスタは１つ
のゲートと第１の拡散領域および第２の拡散領域とを含
んでいる。第１の拡散領域および第２の拡散領域は、ト
ランジスタの動作に依存してそれぞれ、ドレインかまた
はソースと称されている。便宜上、ドレインおよびソー
スという用語は相互に交換可能である。トランジスタの
ゲートはワード線に接続されており、かつソースはビッ
ト線に接続されている。トランジスタのドレインはキャ
パシタまたは蓄積ノードに接続されている。ゲートへの
適当な電圧の供給によって、トランジスタが切り換えら
れ、キャパシタへの導電路が形成される。この導電路
は、トランジスタがスイッチオフされるとき、閉成され
る。
【０００５】ＤＲＡＭには一般にトレンチキャパシタが
使用されている。トレンチキャパシタは、シリコンサブ
ストレート内に形成された３次元のストラクチャであ
る。従来のトレンチキャパシタは、サブストレート内に
エッチングされたトレンチを有している。トレンチには
通例、ｎ＋ドーピングされたポリが充填されており、そ
れはキャパシタの一方の電極として用いられる（ストレ
ージノードと称されている）。「埋込型電極」と称され
ている、キャパシタの第２の電極は、例えば、ドープ剤
源から、トレンチの比較的低い部分を取り囲んでいるサ
ブストレートの領域内に外方拡散するｎ＋ドープ剤によ
って形成されている。キャパシタを形成する２つの電極
を隔離するために誘電体層が設けられている。トレンチ
の比較的高い部分に沿って生じる寄生的なリークを防止
するかまたは許容できるレベルまで低減するために、十
分な厚さのカラー形状の酸化物がその中に形成されてい
る。通例、カラー形状の酸化物は寄生的リークを１ｆＡ
／セル以下に低減する。
使用されている。トレンチキャパシタは、シリコンサブ
ストレート内に形成された３次元のストラクチャであ
る。従来のトレンチキャパシタは、サブストレート内に
エッチングされたトレンチを有している。トレンチには
通例、ｎ＋ドーピングされたポリが充填されており、そ
れはキャパシタの一方の電極として用いられる（ストレ
ージノードと称されている）。「埋込型電極」と称され
ている、キャパシタの第２の電極は、例えば、ドープ剤
源から、トレンチの比較的低い部分を取り囲んでいるサ
ブストレートの領域内に外方拡散するｎ＋ドープ剤によ
って形成されている。キャパシタを形成する２つの電極
を隔離するために誘電体層が設けられている。トレンチ
の比較的高い部分に沿って生じる寄生的なリークを防止
するかまたは許容できるレベルまで低減するために、十
分な厚さのカラー形状の酸化物がその中に形成されてい
る。通例、カラー形状の酸化物は寄生的リークを１ｆＡ
／セル以下に低減する。
【０００６】デバイスを縮小したいという飽くなき要求
のため、一層高い密度および一層小さいフィーチャーサ
イズおよびセル領域を有するＤＲＡＭの設計が促進され
ている。例えば、設計規則は０．２５ミクロン（μｍ）
から約０．１２ｎｍおよびそれ以下までの規模である。
基本規則が一層小さい場合、ストレージノード拡散と埋
め込まれた電極との間の垂直方向の寄生的ＭＯＳＦＥＴ
リークの制御は、トレンチの寸法が一層小さいため難し
いものになる。それは、一層小さいトレンチ開口のため
に、トレンチの充填を可能にするためにはカラー部の厚
さを相応に低減する必要があるからである。しかし、寄
生的リークを許容レベル以下に低減するために、作動電
圧状態に依存して、カラー部の厚さは約２５〜７０ｎｍ
である必要がある。このようなカラー部では比較的小さ
いトレンチの充填が妨げられる。
のため、一層高い密度および一層小さいフィーチャーサ
イズおよびセル領域を有するＤＲＡＭの設計が促進され
ている。例えば、設計規則は０．２５ミクロン（μｍ）
から約０．１２ｎｍおよびそれ以下までの規模である。
基本規則が一層小さい場合、ストレージノード拡散と埋
め込まれた電極との間の垂直方向の寄生的ＭＯＳＦＥＴ
リークの制御は、トレンチの寸法が一層小さいため難し
いものになる。それは、一層小さいトレンチ開口のため
に、トレンチの充填を可能にするためにはカラー部の厚
さを相応に低減する必要があるからである。しかし、寄
生的リークを許容レベル以下に低減するために、作動電
圧状態に依存して、カラー部の厚さは約２５〜７０ｎｍ
である必要がある。このようなカラー部では比較的小さ
いトレンチの充填が妨げられる。
【０００７】寄生的リークを低減する別の技術は、トラ
ンジスタのウェルのドープ剤濃度を高めることである。
しかしドープ剤濃度が高められると、デプレーション領
域の電界が高められ、その結果接合部のリークが著しく
高められることになる。このことは、シリコン中に結晶
組織欠陥があると特別深刻である。
ンジスタのウェルのドープ剤濃度を高めることである。
しかしドープ剤濃度が高められると、デプレーション領
域の電界が高められ、その結果接合部のリークが著しく
高められることになる。このことは、シリコン中に結晶
組織欠陥があると特別深刻である。
【０００８】
【発明が解決しようとする課題】従って、本発明の課題
は、十分低い寄生的リークを有する小さなトレンチキャ
パシタを提供することである。
は、十分低い寄生的リークを有する小さなトレンチキャ
パシタを提供することである。
【０００９】
【課題を解決するための手段】この課題は、請求項１に
記載の構成によって解決される。
記載の構成によって解決される。
【００１０】本発明はトレンチキャパシタメモリセルに
関している。１つの実施例によれば、カラー部領域に隣
接してサブストレート中に１つの拡散領域が設けられて
いる。この拡散領域はカラー部領域に対してセルフアラ
イメントされる。この拡散領域は、ノード拡散部、埋め
込まれた電極およびカラー部によって生成される寄生Ｍ
ＯＳＦＥＴトランジスタのゲートしきい値電圧を高め
る。ゲートしきい値電圧を高めることによって、リーク
の所望のレベルを実現しておいて、キャパシタ中に一層
薄いカラー部を使用することができる。
関している。１つの実施例によれば、カラー部領域に隣
接してサブストレート中に１つの拡散領域が設けられて
いる。この拡散領域はカラー部領域に対してセルフアラ
イメントされる。この拡散領域は、ノード拡散部、埋め
込まれた電極およびカラー部によって生成される寄生Ｍ
ＯＳＦＥＴトランジスタのゲートしきい値電圧を高め
る。ゲートしきい値電圧を高めることによって、リーク
の所望のレベルを実現しておいて、キャパシタ中に一層
薄いカラー部を使用することができる。
【００１１】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１２】本発明は、集積回路（ＩＣ）に使用される
トレンチ・キャパシタ・メモリに関する。ＩＣは、例え
ば、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）、また
は同期ＤＲＡＭ（ＳＤＲＡＭ）を含んでいる。特別用途
向きＩＣ（ＡＳＩＣ）、組み合わせＤＲＡＭ論理回路
（組込型ＤＲＡＭ）またはいずれかその他の論理回路の
ようなＩＣも使用可能である。
トレンチ・キャパシタ・メモリに関する。ＩＣは、例え
ば、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）、また
は同期ＤＲＡＭ（ＳＤＲＡＭ）を含んでいる。特別用途
向きＩＣ（ＡＳＩＣ）、組み合わせＤＲＡＭ論理回路
（組込型ＤＲＡＭ）またはいずれかその他の論理回路の
ようなＩＣも使用可能である。
【００１３】通例、多数のＩＣがウェハ上に平行に形成
される。処理が終了した後、ウェハはＩＣを分割して個
々のチップにするためにダイシングされる。それからチ
ップは実装され、結果的に、例えばコンピュータシステ
ム、セルラホン、パーソナルデジタルアシスタント（Ｐ
ＤＡ）のような消費者製品、および他の電子製品に使用
される最終製品になる。
される。処理が終了した後、ウェハはＩＣを分割して個
々のチップにするためにダイシングされる。それからチ
ップは実装され、結果的に、例えばコンピュータシステ
ム、セルラホン、パーソナルデジタルアシスタント（Ｐ
ＤＡ）のような消費者製品、および他の電子製品に使用
される最終製品になる。
【００１４】図１には、本発明の説明を容易にするため
に、ｎチャネルＭＯＳＦＥＴを使用している従来のトレ
ンチキャパシタＤＲＡＭセル１００が示されている。こ
の種のトレンチキャパシタＤＲＡＭセルは、例えば、 N
esbit et al.，A 0.6μm２256Mb Trench DRAM Cell Wit
h Self-Aligned Buried Strap（Best），ＩＥＤＭ９３
−６２７に記載されており、すべての目的のために参照
してここに関連付けるものとする。セルから成るアレイ
は通例、ワード線およびビット線によって相互に接続さ
れて、ＤＲＡＭチップを形成している。
に、ｎチャネルＭＯＳＦＥＴを使用している従来のトレ
ンチキャパシタＤＲＡＭセル１００が示されている。こ
の種のトレンチキャパシタＤＲＡＭセルは、例えば、 N
esbit et al.，A 0.6μm２256Mb Trench DRAM Cell Wit
h Self-Aligned Buried Strap（Best），ＩＥＤＭ９３
−６２７に記載されており、すべての目的のために参照
してここに関連付けるものとする。セルから成るアレイ
は通例、ワード線およびビット線によって相互に接続さ
れて、ＤＲＡＭチップを形成している。
【００１５】ＤＲＡＭセル１００は、サブストレート１
０１に形成されたトレンチキャパシタ１６０を有してい
る。トレンチには、通例、ｎドープ剤が高ドーピングさ
れているポリシリコン（ポリ＝ｐｏｌｙ）が充填されて
いる。ポリは、「ストレージノード」と称される、キャ
パシタの一方の電極として用いられる。ｎ形ドープ剤が
ドーピングされている埋め込まれた電極１６５はトレン
チの下の方の部分を取り囲んでいる。トレンチの上の方
の部分には、寄生的リークを低減するためのカラー部１
６８がある。ノード誘電体１６３がキャパシタの２つの
電極を隔離している。ｎ形ドープ剤を有している埋め込
まれたウェル１７０が、アレイにおけるＤＲＡＭセルの
埋め込まれた電極を接続するために設けられている。埋
め込まれたウェルの上に、ｐウェル１７３がある。ｐウ
ェルが、低リークＮ−ＦＥＴの適正な動作のための正し
いドーピングタイプおよび濃度を規定している。
０１に形成されたトレンチキャパシタ１６０を有してい
る。トレンチには、通例、ｎドープ剤が高ドーピングさ
れているポリシリコン（ポリ＝ｐｏｌｙ）が充填されて
いる。ポリは、「ストレージノード」と称される、キャ
パシタの一方の電極として用いられる。ｎ形ドープ剤が
ドーピングされている埋め込まれた電極１６５はトレン
チの下の方の部分を取り囲んでいる。トレンチの上の方
の部分には、寄生的リークを低減するためのカラー部１
６８がある。ノード誘電体１６３がキャパシタの２つの
電極を隔離している。ｎ形ドープ剤を有している埋め込
まれたウェル１７０が、アレイにおけるＤＲＡＭセルの
埋め込まれた電極を接続するために設けられている。埋
め込まれたウェルの上に、ｐウェル１７３がある。ｐウ
ェルが、低リークＮ−ＦＥＴの適正な動作のための正し
いドーピングタイプおよび濃度を規定している。
【００１６】ＤＲＡＭセルはまた、トランジスタ１１０
を有している。ｎ形ドープ剤を有しているゲート１１
２，ソース１１３およびドレイン１１４拡散領域を含ん
でいる。上述したように、ソースおよびドレインの称号
はトランジスタの動作に依存している。ゲートはワード
線を表している。ワード線はキャパシタに対する接続を
ゲート制御しているので、通例は、「アクティブ・ワー
ド線」と称される。トランジスタの、キャパシタに対す
る接続は、「ノード拡散」と称される拡散領域１２５を
介して実現される。
を有している。ｎ形ドープ剤を有しているゲート１１
２，ソース１１３およびドレイン１１４拡散領域を含ん
でいる。上述したように、ソースおよびドレインの称号
はトランジスタの動作に依存している。ゲートはワード
線を表している。ワード線はキャパシタに対する接続を
ゲート制御しているので、通例は、「アクティブ・ワー
ド線」と称される。トランジスタの、キャパシタに対す
る接続は、「ノード拡散」と称される拡散領域１２５を
介して実現される。
【００１７】ＤＲＡＭセルをその他のセルまたはデバイ
スから隔離するために浅いトレンチアイソレーション
（shallow trench isolation＝ＳＴＩ）１８０が設け
られている。図示されているように、ワード線１２０は
トレンチの上に形成されておりかつトレンチとはＳＴＩ
によってアイソレーションされている。ワード線１２０
は「通過形ワード線（passing wordline）」と称されて
いる。このような形態は折り返し形ビット線アーキテク
チャと称されている。
スから隔離するために浅いトレンチアイソレーション
（shallow trench isolation＝ＳＴＩ）１８０が設け
られている。図示されているように、ワード線１２０は
トレンチの上に形成されておりかつトレンチとはＳＴＩ
によってアイソレーションされている。ワード線１２０
は「通過形ワード線（passing wordline）」と称されて
いる。このような形態は折り返し形ビット線アーキテク
チャと称されている。
【００１８】レベル間（interlevel）誘電体層１８９が
ワード線の上に形成されている。ビット線を表している
導電層がこのレベル間誘電体層の上に形成されている。
ビット線コンタクト開口１８６が、拡散部１１３をビッ
ト線１９０に接続するためにこのレベル間誘電体層内に
設けられている。
ワード線の上に形成されている。ビット線を表している
導電層がこのレベル間誘電体層の上に形成されている。
ビット線コンタクト開口１８６が、拡散部１１３をビッ
ト線１９０に接続するためにこのレベル間誘電体層内に
設けられている。
【００１９】上述したように、一層小さなトレンチ寸法
を生成する一層小さな基本規則（grpundrulr）では、ト
レンチをポリで充填するのを可能にするために一層薄い
カラー部が必要である。しかし、一層小さなトレンチの
充填を可能にする一層薄いカラー部は、寄生的リークを
所望のレベルに低減するためには適していない可能性が
ある。
を生成する一層小さな基本規則（grpundrulr）では、ト
レンチをポリで充填するのを可能にするために一層薄い
カラー部が必要である。しかし、一層小さなトレンチの
充填を可能にする一層薄いカラー部は、寄生的リークを
所望のレベルに低減するためには適していない可能性が
ある。
【００２０】図２には、本発明のトレンチキャパシタＤ
ＲＡＭセル２００が示されている。図示のように、トレ
ンチキャパシタ１６０はサブストレート１０１に形成さ
れている。ストレージノード１６１には、第１の導電性
を有している高ドーピングされたポリシリコン（ポリ）
が充填されている。１つの実施例において、第１の導電
性はｎ形であり、ここでｎ形のドープ剤は例えば、ヒ素
（Ａｓ）または燐（Ｐ）を含んでいる。ｎ形ドーピング
された埋め込まれた電極は、トレンチの比較的低い部分
を取り囲んでいる。ストレージノードと埋め込まれた電
極とを隔離しているのはノード誘電体層２６３である。
ＲＡＭセル２００が示されている。図示のように、トレ
ンチキャパシタ１６０はサブストレート１０１に形成さ
れている。ストレージノード１６１には、第１の導電性
を有している高ドーピングされたポリシリコン（ポリ）
が充填されている。１つの実施例において、第１の導電
性はｎ形であり、ここでｎ形のドープ剤は例えば、ヒ素
（Ａｓ）または燐（Ｐ）を含んでいる。ｎ形ドーピング
された埋め込まれた電極は、トレンチの比較的低い部分
を取り囲んでいる。ストレージノードと埋め込まれた電
極とを隔離しているのはノード誘電体層２６３である。
【００２１】ｎ形の埋め込まれたウェル２７０がサブス
トレートの表面の下に設けられている。埋め込まれたｎ
ウェルにおけるドープ剤の最高濃度は、埋め込まれた電
極の頂部の近傍にある。というのは、それをアレイにお
けるＤＲＡＭセルの埋め込まれた電極に共通に接続する
ためである。埋め込まれたｎウェルの上に、第２の導電
性を有しているドープ剤を有しているドーピングされた
領域がある。１つの実施例において、第２の導電性は、
ホウ素（Ｂ）のようなドープ剤を含んでいるｐ形であ
る。ｐウェルのドーピングされた領域は、アレイトラン
ジスタの適正なドーピングを生成するために用いられか
つ通例は、約３〜８×１０１７ｃｍ−３の最高ドープ剤
濃度を有している。
トレートの表面の下に設けられている。埋め込まれたｎ
ウェルにおけるドープ剤の最高濃度は、埋め込まれた電
極の頂部の近傍にある。というのは、それをアレイにお
けるＤＲＡＭセルの埋め込まれた電極に共通に接続する
ためである。埋め込まれたｎウェルの上に、第２の導電
性を有しているドープ剤を有しているドーピングされた
領域がある。１つの実施例において、第２の導電性は、
ホウ素（Ｂ）のようなドープ剤を含んでいるｐ形であ
る。ｐウェルのドーピングされた領域は、アレイトラン
ジスタの適正なドーピングを生成するために用いられか
つ通例は、約３〜８×１０１７ｃｍ−３の最高ドープ剤
濃度を有している。
【００２２】トレンチの上側の部分には、誘電体カラー
部１６８が設けられている。カラー部は、、例えば、Ｔ
ＥＯＳの分解によって形成された酸化物を有している。
カラー部は、拡散領域２２５と埋め込まれた電極との間
の寄生ＭＯＳＦＥＴのゲート酸化物であって、ゲートが
トレンチ内にドーピングされたポリによって表されてい
る寄生トランジスタを形成している。それ故に、カラー
部は、寄生トランジスタのゲートしきい値電圧（ＶＴ）
を高めるために十分な厚さである。
部１６８が設けられている。カラー部は、、例えば、Ｔ
ＥＯＳの分解によって形成された酸化物を有している。
カラー部は、拡散領域２２５と埋め込まれた電極との間
の寄生ＭＯＳＦＥＴのゲート酸化物であって、ゲートが
トレンチ内にドーピングされたポリによって表されてい
る寄生トランジスタを形成している。それ故に、カラー
部は、寄生トランジスタのゲートしきい値電圧（ＶＴ）
を高めるために十分な厚さである。
【００２３】本発明の１つの実施例によれば、サブスト
レート内にトレンチキャパシタのカラー部領域に隣接し
て拡散領域２６９が設けられている。この拡散領域は、
埋め込まれた電極および拡散領域２２５の導電性とは反
対の導電性を有しているドープ剤を有している。１つの
実施例において、この拡散領域２６９はＢのようなｐ形
ドープ剤を有している。拡散領域におけるＢの濃度は、
リーク電流が低減されるようにするために寄生トランジ
スタのＶＴを高めるのに十分な高さである。１つの実施
例において、Ｂの濃度は約５×１０１７ないし２×１０
ｅ１８ｃｍ−３の範囲の間にある。拡散領域２６９によ
って、結果的に所望の寄生的リークより大きくなるよう
なことなく、一層薄いカラー部の使用が可能になる。
レート内にトレンチキャパシタのカラー部領域に隣接し
て拡散領域２６９が設けられている。この拡散領域は、
埋め込まれた電極および拡散領域２２５の導電性とは反
対の導電性を有しているドープ剤を有している。１つの
実施例において、この拡散領域２６９はＢのようなｐ形
ドープ剤を有している。拡散領域におけるＢの濃度は、
リーク電流が低減されるようにするために寄生トランジ
スタのＶＴを高めるのに十分な高さである。１つの実施
例において、Ｂの濃度は約５×１０１７ないし２×１０
ｅ１８ｃｍ−３の範囲の間にある。拡散領域２６９によ
って、結果的に所望の寄生的リークより大きくなるよう
なことなく、一層薄いカラー部の使用が可能になる。
【００２４】ＤＲＡＭセルは更に、ゲート１１２，ソー
ス１１３およびドレイン１１４を有しているトランジス
タ１１０を含んでいる。ドレインおよびソースは、燐
（Ｂ）のようなｎ形のドープ剤を注入することによって
形成されている。トランジスタの、キャパシタに対する
接続は、ノード拡散部２２５を介して実現されている。
ス１１３およびドレイン１１４を有しているトランジス
タ１１０を含んでいる。ドレインおよびソースは、燐
（Ｂ）のようなｎ形のドープ剤を注入することによって
形成されている。トランジスタの、キャパシタに対する
接続は、ノード拡散部２２５を介して実現されている。
【００２５】ＤＲＡＭセルをアレイのその他のデバイス
またはセルからアイソレーションするために、浅いトレ
ンチアイソレーション（ＳＴＩ）が設けられている。図
示のように、ＳＴＩによってアイソレーションされてい
る通過形ワード線２２０は、折り返し形ビット線アーキ
テクチャを形成するためにトレンチの上に含まれてい
る。開放形または開放・折り返し組み合わせ形のような
別のビット線アーキテクチャも使用可能である。
またはセルからアイソレーションするために、浅いトレ
ンチアイソレーション（ＳＴＩ）が設けられている。図
示のように、ＳＴＩによってアイソレーションされてい
る通過形ワード線２２０は、折り返し形ビット線アーキ
テクチャを形成するためにトレンチの上に含まれてい
る。開放形または開放・折り返し組み合わせ形のような
別のビット線アーキテクチャも使用可能である。
【００２６】ワード線の上に、レベル間誘電体層２８９
がある。このレベル間誘電体は例えば、燐ケイ酸ガラス
（ＰＳＧ）またはホウ素ケイ酸ガラス（ＢＳＧ）ような
別のドーピングされたケイ酸ガラスも使用可能である。
択一的に、ＴＥＯＳのようなドーピングされていないケ
イ酸ガラスを使用することができる。ビット線が誘電体
層上に形成されていて、ビット線コンタクト開口を介し
てソースに接触接続されている。ＤＲＡＭセルに対する
アクセスは、適当な電圧をワード線およびビット線に供
給することによって行われ、これによりデータをトレン
チキャパシタに書き込みまたはトレンチキャパシタから
読み出すことが可能になる。
がある。このレベル間誘電体は例えば、燐ケイ酸ガラス
（ＰＳＧ）またはホウ素ケイ酸ガラス（ＢＳＧ）ような
別のドーピングされたケイ酸ガラスも使用可能である。
択一的に、ＴＥＯＳのようなドーピングされていないケ
イ酸ガラスを使用することができる。ビット線が誘電体
層上に形成されていて、ビット線コンタクト開口を介し
てソースに接触接続されている。ＤＲＡＭセルに対する
アクセスは、適当な電圧をワード線およびビット線に供
給することによって行われ、これによりデータをトレン
チキャパシタに書き込みまたはトレンチキャパシタから
読み出すことが可能になる。
【００２７】図３ないし図７には、１実施例によるＤＲ
ＡＭセルの形成プロセスが示されている。既述のよう
に、このプロセスでは、ｎチャネルＤＲＡＭセルが形成
される。しかし、このプロセスを、ｐチャネルＤＲＡＭ
セルを形成するのに容易に適用可能であることは当業者
には明らかである。
ＡＭセルの形成プロセスが示されている。既述のよう
に、このプロセスでは、ｎチャネルＤＲＡＭセルが形成
される。しかし、このプロセスを、ｐチャネルＤＲＡＭ
セルを形成するのに容易に適用可能であることは当業者
には明らかである。
【００２８】図３を参照するに、サブストレート３０１
が設けられていて、その上にＤＲＡＭセルが製造され
る。サブストレートは例えばシリコンウェハである。シ
リコン・オン・インシュレータ（silicon on insulator
＝ＳＯＩ）またはその他の半導体材料のような別のサブ
ストレートも使用可能である。サブストレートには例え
ば、所望の電気的な特性を実現するために、前以て決め
られた導電性のドープ剤を低または高ドーピングされて
いてよい。サブストレートの主表面はクリチカルではな
いので、（１００）、（１１０）または（１１１）のよ
うな適当な配向が使用可能である。１つの具体例におい
て、サブストレートにはＢのようなｐ形のドープ剤が低
ドーピングされている（Ｐ−）。Ｂの濃度は約１〜２×
１０１６ｃｍ−３である。サブストレートには、Ｐまた
はＡｓドープ剤を有しているｎ形の埋め込まれたウェル
３７０が形成されている。埋め込まれたウェルを形成す
るための種々の技術もよく知られている。約１×１０
１７〜２×１０１８ｃｍ−３である、ｐ形ドープ剤の最
高濃度は、サブストレートにおいて、アイソレーション
カラー部酸化物の底部にあたる所の下方の領域に位置し
ている。
が設けられていて、その上にＤＲＡＭセルが製造され
る。サブストレートは例えばシリコンウェハである。シ
リコン・オン・インシュレータ（silicon on insulator
＝ＳＯＩ）またはその他の半導体材料のような別のサブ
ストレートも使用可能である。サブストレートには例え
ば、所望の電気的な特性を実現するために、前以て決め
られた導電性のドープ剤を低または高ドーピングされて
いてよい。サブストレートの主表面はクリチカルではな
いので、（１００）、（１１０）または（１１１）のよ
うな適当な配向が使用可能である。１つの具体例におい
て、サブストレートにはＢのようなｐ形のドープ剤が低
ドーピングされている（Ｐ−）。Ｂの濃度は約１〜２×
１０１６ｃｍ−３である。サブストレートには、Ｐまた
はＡｓドープ剤を有しているｎ形の埋め込まれたウェル
３７０が形成されている。埋め込まれたウェルを形成す
るための種々の技術もよく知られている。約１×１０
１７〜２×１０１８ｃｍ−３である、ｐ形ドープ剤の最
高濃度は、サブストレートにおいて、アイソレーション
カラー部酸化物の底部にあたる所の下方の領域に位置し
ている。
【００２９】サブストレートの表面に、ここには詳しく
図示されていないが、パッド・スタックが形成されてい
る。パッド・スタックは例えば、パッド酸化層、研磨ス
トッパ層およびハード・マスク層を有している。研磨ス
トッパ層は例えば、窒化物を有しておりかつハード・マ
スクはＴＥＯＳを有している。ハード・マスク層に対し
てＢＰＳＧ，ＢＳＧまたはＳＡＵＳＧのようなその他の
材料も使用可能である。
図示されていないが、パッド・スタックが形成されてい
る。パッド・スタックは例えば、パッド酸化層、研磨ス
トッパ層およびハード・マスク層を有している。研磨ス
トッパ層は例えば、窒化物を有しておりかつハード・マ
スクはＴＥＯＳを有している。ハード・マスク層に対し
てＢＰＳＧ，ＢＳＧまたはＳＡＵＳＧのようなその他の
材料も使用可能である。
【００３０】ハード・マスク層は、ストレージトレンチ
が形成されるべきである領域３１５を決定するために従
来のリソグラフィーを使用してパターン化されている。
この種の技術はホトレジスト層を被着することおよびそ
れを露光源およびマスクで選択的に露光することを含ん
でいる。それがポジティブタイプのレジストであるかネ
ガティブタイプのレジストであるかに依存して、レジス
トの露光された部分かまたは露光されない部分が現像の
期間に除去される。結果として、領域３１５におけるパ
ッド・スタックはレジスト層によって保護されていな
い。それから、パッド・スタック（ハード・マスク、パ
ッド窒化物、およびパッド酸化物）は除去されて、シリ
コンサブストレートが下方に露出される。パッド・スタ
ック層の除去は、例えば、反応イオンエッチング（ＲＩ
Ｅ）によって実施される。
が形成されるべきである領域３１５を決定するために従
来のリソグラフィーを使用してパターン化されている。
この種の技術はホトレジスト層を被着することおよびそ
れを露光源およびマスクで選択的に露光することを含ん
でいる。それがポジティブタイプのレジストであるかネ
ガティブタイプのレジストであるかに依存して、レジス
トの露光された部分かまたは露光されない部分が現像の
期間に除去される。結果として、領域３１５におけるパ
ッド・スタックはレジスト層によって保護されていな
い。それから、パッド・スタック（ハード・マスク、パ
ッド窒化物、およびパッド酸化物）は除去されて、シリ
コンサブストレートが下方に露出される。パッド・スタ
ック層の除去は、例えば、反応イオンエッチング（ＲＩ
Ｅ）によって実施される。
【００３１】ドープ剤がサブストレートに注入されて、
バーチカル寄生トランジスタのしきい値電圧（ＶＴ）が
高められ、その際注入マスクとして役立つホトレジスト
およびパッド・スタックが使用される。サブストレート
に注入されるドープ剤は、埋め込み電極のために使用さ
れる導電形とは反対の導電形である。１つの実施例にお
いて、導電性はｐ形であり、それはＢドープ剤を含んで
いる。この注入は、Ｂドープ剤の最高濃度をトレンチキ
ャパシタのカラー部領域に位置決めするために十分なエ
ネルギーおよび量で行われる。それ故に、寄生的トラン
ジスタのＶＴを高めることが可能であり、これにより結
果的に寄生的リークが所望のレベルに低減されることに
なる。寄生的リークは、１ｆａ／セル以下またはそれに
等しいところに低減される。１つの実施例において、エ
ネルギーおよび量は約１．５〜３．５×１０１３ｃｍ
−２において約２００〜３５０ｋｅＶでありかつ有利に
は約１．５〜２．５×１０１３ｃｍ−２において約２０
０〜３００ｋｅＶである。このような場合、寄生トラン
ジスタのＶＴ調整注入は有利には、セルフアライメント
形である。即ち、ＶＴはパッド・スタックを注入マスク
として使用し、これにより拡散領域を形成するために付
加的なリソグラフィーステップが不要になる。
バーチカル寄生トランジスタのしきい値電圧（ＶＴ）が
高められ、その際注入マスクとして役立つホトレジスト
およびパッド・スタックが使用される。サブストレート
に注入されるドープ剤は、埋め込み電極のために使用さ
れる導電形とは反対の導電形である。１つの実施例にお
いて、導電性はｐ形であり、それはＢドープ剤を含んで
いる。この注入は、Ｂドープ剤の最高濃度をトレンチキ
ャパシタのカラー部領域に位置決めするために十分なエ
ネルギーおよび量で行われる。それ故に、寄生的トラン
ジスタのＶＴを高めることが可能であり、これにより結
果的に寄生的リークが所望のレベルに低減されることに
なる。寄生的リークは、１ｆａ／セル以下またはそれに
等しいところに低減される。１つの実施例において、エ
ネルギーおよび量は約１．５〜３．５×１０１３ｃｍ
−２において約２００〜３５０ｋｅＶでありかつ有利に
は約１．５〜２．５×１０１３ｃｍ−２において約２０
０〜３００ｋｅＶである。このような場合、寄生トラン
ジスタのＶＴ調整注入は有利には、セルフアライメント
形である。即ち、ＶＴはパッド・スタックを注入マスク
として使用し、これにより拡散領域を形成するために付
加的なリソグラフィーステップが不要になる。
【００３２】注入後、レジスト層は除去される。それか
らサブストレートが、トレンチ領域の外側にラテラルに
Ｂドープ剤を拡散するために十分な長さの間熱処理され
て、拡散領域３６９が形成される。図からわかるよう
に、拡散領域３６９は、トレンチの側壁プロフィールを
表している垂直方向の破線３６８を越えてラテラルに延
在している。垂直方向の破線３６８を越えて延在してい
る、拡散領域の部分は、寄生トランジスタのＶＴを高め
るために使用される。この熱処理は、ドープ剤を側壁
（破線３６８によって示されている）から約２０〜１５
０ｎｍだけドライブするのに十分である。典型的には、
熱処理は、約１〜１０ｍｉｎの間、約８５０〜９５０℃
であり、有利には５ｍｉｎで約８５０℃である。短時間
アニール（rapid thermal anneal＝ＲＴＡ）の使用も可
能である。
らサブストレートが、トレンチ領域の外側にラテラルに
Ｂドープ剤を拡散するために十分な長さの間熱処理され
て、拡散領域３６９が形成される。図からわかるよう
に、拡散領域３６９は、トレンチの側壁プロフィールを
表している垂直方向の破線３６８を越えてラテラルに延
在している。垂直方向の破線３６８を越えて延在してい
る、拡散領域の部分は、寄生トランジスタのＶＴを高め
るために使用される。この熱処理は、ドープ剤を側壁
（破線３６８によって示されている）から約２０〜１５
０ｎｍだけドライブするのに十分である。典型的には、
熱処理は、約１〜１０ｍｉｎの間、約８５０〜９５０℃
であり、有利には５ｍｉｎで約８５０℃である。短時間
アニール（rapid thermal anneal＝ＲＴＡ）の使用も可
能である。
【００３３】図４には、従来の技術を使用して、トレン
チキャパシタＤＲＡＭセルを形成するためのプロセスの
続きが示されている。この種の技術は、例えば、Nesbit
etal., A 0.6 μｍ２ ２５６Ｍｂ Trench DRAM Cell W
ith Self-Aligned Buried Strap（BEST)，ＩＥＤＭ９３
−６２７に記載されており、ここに参照したものとす
る。ＲＩＥのような異方性エッチングが、ＲＩＥマスク
のようなパッド・スタックを使用して実施される。ＲＩ
Ｅは、深いトレンチ３０３を形成するためにサブストレ
ート材料を除去する。図示されているように、拡散領域
３６９は、カラー部が形成されるべきサブストレート領
域中に残っている。イオンが注入される、サブストレー
トの領域はＲＩＥによって除去されるので、デバイスの
能動領域における注入ダメージは重要ではない。従っ
て、シリコン欠陥を引き起こすブランケット注入のに生
じるように、この注入は、埋め込まれたストラップ接合
リークに不都合な影響を与えることはない。
チキャパシタＤＲＡＭセルを形成するためのプロセスの
続きが示されている。この種の技術は、例えば、Nesbit
etal., A 0.6 μｍ２ ２５６Ｍｂ Trench DRAM Cell W
ith Self-Aligned Buried Strap（BEST)，ＩＥＤＭ９３
−６２７に記載されており、ここに参照したものとす
る。ＲＩＥのような異方性エッチングが、ＲＩＥマスク
のようなパッド・スタックを使用して実施される。ＲＩ
Ｅは、深いトレンチ３０３を形成するためにサブストレ
ート材料を除去する。図示されているように、拡散領域
３６９は、カラー部が形成されるべきサブストレート領
域中に残っている。イオンが注入される、サブストレー
トの領域はＲＩＥによって除去されるので、デバイスの
能動領域における注入ダメージは重要ではない。従っ
て、シリコン欠陥を引き起こすブランケット注入のに生
じるように、この注入は、埋め込まれたストラップ接合
リークに不都合な影響を与えることはない。
【００３４】図５に示されているように、ｎ形の埋め込
まれた電極３６５が形成されている。埋め込み電極は、
例えば、ドープ剤源を設けかつドープ剤をサブストレー
ト内に外方拡散することによって形成される。このこと
は、トレンチをドープ剤源としてのヒ素ケイ酸ガラス
（ＡＳＧ）の層に整列させることを含んでいる。ＴＥＯ
Ｓの薄い層が、ＡＳＧの上に形成されている。ＴＥＯＳ
は、トレンチを充填するレジストの付着を保証する。そ
れからトレンチはレジストによって充填される。レジス
トは続いて後退されて、トレンチの上側の部分にＡＳＧ
層が露出される。露出されたＡＳＧが、ウェット・エッ
チングプロセスによって除去される。レジストの残りの
部分は、トレンチから選択的にＡＳＧまで除去される。
例えばＴＥＯＳを有している誘電体層がトレンチの上に
被着される。ＴＥＯＳ層は、Ａｓがシリコン側壁の露出
された上側の部分にオートドーピングされるのを防止す
る。熱処理は、ＡｓをＡＳＧからシリコン中に外方拡散
するように実施され、これにより埋め込まれた電極３６
５が形成される。埋め込まれた電極を形成するその他の
技術も使用可能である。
まれた電極３６５が形成されている。埋め込み電極は、
例えば、ドープ剤源を設けかつドープ剤をサブストレー
ト内に外方拡散することによって形成される。このこと
は、トレンチをドープ剤源としてのヒ素ケイ酸ガラス
（ＡＳＧ）の層に整列させることを含んでいる。ＴＥＯ
Ｓの薄い層が、ＡＳＧの上に形成されている。ＴＥＯＳ
は、トレンチを充填するレジストの付着を保証する。そ
れからトレンチはレジストによって充填される。レジス
トは続いて後退されて、トレンチの上側の部分にＡＳＧ
層が露出される。露出されたＡＳＧが、ウェット・エッ
チングプロセスによって除去される。レジストの残りの
部分は、トレンチから選択的にＡＳＧまで除去される。
例えばＴＥＯＳを有している誘電体層がトレンチの上に
被着される。ＴＥＯＳ層は、Ａｓがシリコン側壁の露出
された上側の部分にオートドーピングされるのを防止す
る。熱処理は、ＡｓをＡＳＧからシリコン中に外方拡散
するように実施され、これにより埋め込まれた電極３６
５が形成される。埋め込まれた電極を形成するその他の
技術も使用可能である。
【００３５】誘電体層３６３がウェハの表面に形成され
て、トレンチの内部を被覆している。誘電体層は、キャ
パシタの電極を隔離するために使用されるノード誘電体
として用いられる。１つの実施例において、誘電体層
は、引き続いて酸化が行われる被着された窒化物を有し
ている。窒化物層は、例えば、ＣＶＤによってＦＴＰツ
ールにおいて形成される。その後、熱酸化物は約９００
℃の温度で成長される。窒化物／酸化物（ＮＯ）層の使
用は、ノード誘電体の品質を改善する。それから高ｎ形
ドーピングされたポリ３４７が被着され、トレンチを充
填しかつサブストレートを被覆する。
て、トレンチの内部を被覆している。誘電体層は、キャ
パシタの電極を隔離するために使用されるノード誘電体
として用いられる。１つの実施例において、誘電体層
は、引き続いて酸化が行われる被着された窒化物を有し
ている。窒化物層は、例えば、ＣＶＤによってＦＴＰツ
ールにおいて形成される。その後、熱酸化物は約９００
℃の温度で成長される。窒化物／酸化物（ＮＯ）層の使
用は、ノード誘電体の品質を改善する。それから高ｎ形
ドーピングされたポリ３４７が被着され、トレンチを充
填しかつサブストレートを被覆する。
【００３６】通例、サブストレートの表面は、ノード誘
電体層まで下方向に平坦化されて、ノード誘電体層とポ
リと共面が形成される。それから、サブストレートの表
面上のノード誘電体層およびハードマスク層が、ウェッ
トエッチングを使用して除去される。ウェットエッチン
グは窒化物およびポリに対して選択的であって、ポリ・
スタッドをパッド窒化物層の上に突出した状態にして残
す。それからポリが例えば、化学的機械的研磨（ＣＭ
Ｐ）によってパッド窒化物層まで下方向に研磨される。
電体層まで下方向に平坦化されて、ノード誘電体層とポ
リと共面が形成される。それから、サブストレートの表
面上のノード誘電体層およびハードマスク層が、ウェッ
トエッチングを使用して除去される。ウェットエッチン
グは窒化物およびポリに対して選択的であって、ポリ・
スタッドをパッド窒化物層の上に突出した状態にして残
す。それからポリが例えば、化学的機械的研磨（ＣＭ
Ｐ）によってパッド窒化物層まで下方向に研磨される。
【００３７】図６に示されているように、トレンチ内の
ポリが後退されるように、窒化物に対して選択的にＲＩ
Ｅが実施される。ポリは、カラー部になるはずの底部ま
で後退される。引き続いて、ノード誘電体層がウェット
エッチングによって除去される。ウェットエッチングは
シリコンに対して選択的である。従って、ノード誘電体
層はポリを除去することなく除去される。
ポリが後退されるように、窒化物に対して選択的にＲＩ
Ｅが実施される。ポリは、カラー部になるはずの底部ま
で後退される。引き続いて、ノード誘電体層がウェット
エッチングによって除去される。ウェットエッチングは
シリコンに対して選択的である。従って、ノード誘電体
層はポリを除去することなく除去される。
【００３８】サブストレートおよびトレンチの表面上に
誘電体層が形成される。１つの実施例において、誘電体
層は、最初、薄いサーマル層を成長させかつそれからそ
の上にＴＥＯＳの層を被着させることによって形成され
る。誘電体層は、例えばＲＩＥによってエッチングされ
る。ＲＩＥは誘電体層を表面パッド窒化物スタックおよ
び凹部の底部から除去して、ドーピングされたポリを露
出させる。カラー部を形成するために、シリコン上に誘
電体層が残る。拡散領域３６９の存在のために、誘電体
は、寄生的リークを所望のレベルに低減するためにそう
厚いものである必要はない。例えば、誘電体カラー部は
約１５〜２５ｎｍ厚であってよい。
誘電体層が形成される。１つの実施例において、誘電体
層は、最初、薄いサーマル層を成長させかつそれからそ
の上にＴＥＯＳの層を被着させることによって形成され
る。誘電体層は、例えばＲＩＥによってエッチングされ
る。ＲＩＥは誘電体層を表面パッド窒化物スタックおよ
び凹部の底部から除去して、ドーピングされたポリを露
出させる。カラー部を形成するために、シリコン上に誘
電体層が残る。拡散領域３６９の存在のために、誘電体
は、寄生的リークを所望のレベルに低減するためにそう
厚いものである必要はない。例えば、誘電体カラー部は
約１５〜２５ｎｍ厚であってよい。
【００３９】ｐ形の高ドーピングされたポリ３４８の第
２の層が被着されて、トレンチおよびサブストレートの
表面を充填する。ポリ３４８およびパッド窒化物層３４
２との共面を形成するためにＣＭＰが実施される。それ
からポリが窒化物および酸化物に対して選択的に後退さ
れる。この凹部の深さは、ドーピングされたポリ３４８
の上に埋め込まれたストラップ３４９を形成することが
できるのに十分である。その後、酸化物カラー部の頂部
部分がドーピングされたポリからサブストレートにドー
プ剤を拡散するのを可能にするために後退される。それ
から真性ポリの層がサブストレート上に被着されて、パ
ッド窒化物を被覆しかつトレンチを充填する。それから
ポリが研磨されかつＲＩＥによって後退されて、埋め込
みストラップ３４９が形成されることになる。
２の層が被着されて、トレンチおよびサブストレートの
表面を充填する。ポリ３４８およびパッド窒化物層３４
２との共面を形成するためにＣＭＰが実施される。それ
からポリが窒化物および酸化物に対して選択的に後退さ
れる。この凹部の深さは、ドーピングされたポリ３４８
の上に埋め込まれたストラップ３４９を形成することが
できるのに十分である。その後、酸化物カラー部の頂部
部分がドーピングされたポリからサブストレートにドー
プ剤を拡散するのを可能にするために後退される。それ
から真性ポリの層がサブストレート上に被着されて、パ
ッド窒化物を被覆しかつトレンチを充填する。それから
ポリが研磨されかつＲＩＥによって後退されて、埋め込
みストラップ３４９が形成されることになる。
【００４０】図７に示されているように、ＤＲＡＭセル
の能動領域が形成される。それから、セルの非能動領域
が、例えばＲＩＥによって異方性エッチングされて、Ｓ
ＴＩに対して浅いトレンチが形成されることになる。図
示されているように、浅いトレンチはトレンチとほぼ半
分以下または半分だけオーバラップしており、有利に
は、トレンチのほぼ半分をオーバラップしているべきで
ある。それから浅いトレンチには、例えばＴＥＯＳのよ
うなＳｉＯ２を有している誘電体材料が充填される。酸
素がシリコンおよびポリ側壁内に拡散するのを防止する
ために、浅いトレンチを被覆するために窒化物ライナー
を設けることができる。誘電体材料はそれを稠密化する
ために熱処理するようにしてもよい。熱処理はまた、拡
散領域３２５を形成するために、ドーピングされたポリ
からストラップ３４９を通ってトレンチ内にドープ剤を
外方拡散する。
の能動領域が形成される。それから、セルの非能動領域
が、例えばＲＩＥによって異方性エッチングされて、Ｓ
ＴＩに対して浅いトレンチが形成されることになる。図
示されているように、浅いトレンチはトレンチとほぼ半
分以下または半分だけオーバラップしており、有利に
は、トレンチのほぼ半分をオーバラップしているべきで
ある。それから浅いトレンチには、例えばＴＥＯＳのよ
うなＳｉＯ２を有している誘電体材料が充填される。酸
素がシリコンおよびポリ側壁内に拡散するのを防止する
ために、浅いトレンチを被覆するために窒化物ライナー
を設けることができる。誘電体材料はそれを稠密化する
ために熱処理するようにしてもよい。熱処理はまた、拡
散領域３２５を形成するために、ドーピングされたポリ
からストラップ３４９を通ってトレンチ内にドープ剤を
外方拡散する。
【００４１】ウェハの表面上に酸化層が形成される。
「ゲート犠牲層」と称される酸化層は、後続の注入に対
するスクリーン酸化物として用いられる。それから、Ｄ
ＲＡＭセルのｎチャネルアクセストランジスタに対する
ｐ形ウェルが形成される。ｐ形ウェルを形成するため
に、酸化層の頂部にレジスト層が被着されかつｐウェル
領域を露光するために適当にパターン化される。図示さ
れているように、ホウ素（Ｂ）のようなｐ形ドープ剤が
ウェル領域内に注入される。ドープ剤は、パンチスルー
を防止しかつシート抵抗を低減するために十分な深さに
注入される。所望の電気的特性、例えばゲートしきい値
電圧（ＶＴ）を実現するために、ドープ剤プロファイル
が調整される。
「ゲート犠牲層」と称される酸化層は、後続の注入に対
するスクリーン酸化物として用いられる。それから、Ｄ
ＲＡＭセルのｎチャネルアクセストランジスタに対する
ｐ形ウェルが形成される。ｐ形ウェルを形成するため
に、酸化層の頂部にレジスト層が被着されかつｐウェル
領域を露光するために適当にパターン化される。図示さ
れているように、ホウ素（Ｂ）のようなｐ形ドープ剤が
ウェル領域内に注入される。ドープ剤は、パンチスルー
を防止しかつシート抵抗を低減するために十分な深さに
注入される。所望の電気的特性、例えばゲートしきい値
電圧（ＶＴ）を実現するために、ドープ剤プロファイル
が調整される。
【００４２】更に、ｎチャネルサポート回路に対するｐ
形ウェルも形成される。相補的金属酸化シリコン（ＣＭ
ＯＳ）デバイスにおける相補的なウェルに対して、ｎ形
ウェルが形成される。ｐ形ウェルの形成により、ｎ形ウ
ェルを確定しかつ形成するための付加的なリソグラフィ
ーおよび注入ステップが必要になる。ｐ形ウェルの場合
と同様に、ｎ形ウェルのプロファイルは、ＰＦＥＴの所
望の電気的な特性を実現するために調整される。これら
のウェルが形成された後、ゲート犠牲層が除去される。
形ウェルも形成される。相補的金属酸化シリコン（ＣＭ
ＯＳ）デバイスにおける相補的なウェルに対して、ｎ形
ウェルが形成される。ｐ形ウェルの形成により、ｎ形ウ
ェルを確定しかつ形成するための付加的なリソグラフィ
ーおよび注入ステップが必要になる。ｐ形ウェルの場合
と同様に、ｎ形ウェルのプロファイルは、ＰＦＥＴの所
望の電気的な特性を実現するために調整される。これら
のウェルが形成された後、ゲート犠牲層が除去される。
【００４３】アクセストランジスタの種々の層がサブス
トレート表面上に形成される。これには、ゲート酸化
層、ｎドーピングされたポリ層、およびエッチングスト
ッパとして役立つ窒化層が含まれている。択一的に、ポ
リ層は、ポリ層上にシリシド（silicide）層を有してい
るポリシド（polycide）層を有していてもよい。ＷＳｉ
ｘのような種々の金属シリシドを使用することができ
る。それからこれらの層は、ＤＲＡＭセルのトランジス
タに対するゲート・スタックを形成するためにパターン
化される。通過形ゲート・スタックは通例、トレンチ上
に形成されかつそれとはＳＴＩによって隔離されてい
る。ドレインおよびソースは、ＰまたはＡｓのようなｐ
形ドープ剤を注入することによって形成される。１つの
実施例において、Ｐはソースおよびドレイン領域に注入
される。量およびエネルギーは、ショートチャネル効果
および接合リークを最小限にするというような所望の動
作特性を実現するドープ剤プロファイルを生成するため
に選択される。ソースおよびドレインの、ゲートに対す
る拡散およびアライメントを改善するために、窒化物ス
ペーサ（図示されていない）を使用するようにしてもよ
い。トランジスタをトレンチに接続するために、ドープ
剤をストラップを介して外方拡散することによって、ノ
ード接合が生成される。
トレート表面上に形成される。これには、ゲート酸化
層、ｎドーピングされたポリ層、およびエッチングスト
ッパとして役立つ窒化層が含まれている。択一的に、ポ
リ層は、ポリ層上にシリシド（silicide）層を有してい
るポリシド（polycide）層を有していてもよい。ＷＳｉ
ｘのような種々の金属シリシドを使用することができ
る。それからこれらの層は、ＤＲＡＭセルのトランジス
タに対するゲート・スタックを形成するためにパターン
化される。通過形ゲート・スタックは通例、トレンチ上
に形成されかつそれとはＳＴＩによって隔離されてい
る。ドレインおよびソースは、ＰまたはＡｓのようなｐ
形ドープ剤を注入することによって形成される。１つの
実施例において、Ｐはソースおよびドレイン領域に注入
される。量およびエネルギーは、ショートチャネル効果
および接合リークを最小限にするというような所望の動
作特性を実現するドープ剤プロファイルを生成するため
に選択される。ソースおよびドレインの、ゲートに対す
る拡散およびアライメントを改善するために、窒化物ス
ペーサ（図示されていない）を使用するようにしてもよ
い。トランジスタをトレンチに接続するために、ドープ
剤をストラップを介して外方拡散することによって、ノ
ード接合が生成される。
【００４４】ウェハ表面上に誘電体層が形成されて、ゲ
ートおよびサブストレート表面を被覆する。誘電体層は
例えばＢＰＳＧを有している。ＴＥＯＳのような別の誘
電体層も使用可能である。図示されているように、境界
のないコンタクト開口がソースを露光するためにエッチ
ングされる。それからコンタクト開口に、ｎ＋ドーピン
グされたポリシリコンのような導電材料が充填されて、
その中にコンタクト・スタッドを形成する。ビット線を
表している金属層が、誘電体層に形成されて、コンタク
ト・スタッドを介してソースとのコンタクトを形成す
る。
ートおよびサブストレート表面を被覆する。誘電体層は
例えばＢＰＳＧを有している。ＴＥＯＳのような別の誘
電体層も使用可能である。図示されているように、境界
のないコンタクト開口がソースを露光するためにエッチ
ングされる。それからコンタクト開口に、ｎ＋ドーピン
グされたポリシリコンのような導電材料が充填されて、
その中にコンタクト・スタッドを形成する。ビット線を
表している金属層が、誘電体層に形成されて、コンタク
ト・スタッドを介してソースとのコンタクトを形成す
る。
【００４５】択一的な実施例において、ノンセルフアラ
イメントプロセスが使用されて、寄生ＭＯＳＦＥＴのＶ
Ｔを高める拡散領域を形成して、垂直方向の寄生的なリ
ークが低減されるようにする。ノンセルフアライメント
プロセスには例えば、パッド・スタックの形成の前に、
サブストレートの表面にホトレジスト層を形成すること
が含まれている。このレジストは、露光源および例えば
トレンチキャパシタを形成するために使用されるトレン
チを形成するマスクと一緒に選択的に露光される。レジ
ストの部分は現像後に除去されて、トレンチが形成され
るべき所の領域でサブストレート表面が露出されること
になる。それからサブストレートは所望のプロファイル
を実現するために、適当なドープ剤、量およびエネルギ
ーによって注入される。この注入の後にレジストは除去
される。熱処理が実施されて、ドープ剤が所望の通り拡
散しかつ拡散を拡げるようにする。その後、サブストレ
ートの表面にパッド・スタックが形成されかつトレンチ
キャパシタメモリセルを形成するために処理が続けられ
る。
イメントプロセスが使用されて、寄生ＭＯＳＦＥＴのＶ
Ｔを高める拡散領域を形成して、垂直方向の寄生的なリ
ークが低減されるようにする。ノンセルフアライメント
プロセスには例えば、パッド・スタックの形成の前に、
サブストレートの表面にホトレジスト層を形成すること
が含まれている。このレジストは、露光源および例えば
トレンチキャパシタを形成するために使用されるトレン
チを形成するマスクと一緒に選択的に露光される。レジ
ストの部分は現像後に除去されて、トレンチが形成され
るべき所の領域でサブストレート表面が露出されること
になる。それからサブストレートは所望のプロファイル
を実現するために、適当なドープ剤、量およびエネルギ
ーによって注入される。この注入の後にレジストは除去
される。熱処理が実施されて、ドープ剤が所望の通り拡
散しかつ拡散を拡げるようにする。その後、サブストレ
ートの表面にパッド・スタックが形成されかつトレンチ
キャパシタメモリセルを形成するために処理が続けられ
る。
【００４６】本発明を種々の実施例を参照して特別に示
しかつ説明してきたが、当業者であれば、本発明の範囲
から逸脱していない限り本発明に対して種々の修正およ
び変形を行ってもよいことは勿論である。即ち、本発明
の範囲はこれまで説明してきたことによって決定される
のではなく、特許請求の範囲を参照してそれに沿った範
囲でのみ決定されるものである。
しかつ説明してきたが、当業者であれば、本発明の範囲
から逸脱していない限り本発明に対して種々の修正およ
び変形を行ってもよいことは勿論である。即ち、本発明
の範囲はこれまで説明してきたことによって決定される
のではなく、特許請求の範囲を参照してそれに沿った範
囲でのみ決定されるものである。
【図面の簡単な説明】
【図１】従来のトレンチキャパシタＤＲＡＭセルの概略
図である。
図である。
【図２】本発明の１つの実施例によるトレンチキャパシ
タＤＲＡＭセルの概略図である。
タＤＲＡＭセルの概略図である。
【図３】本発明の１つの実施例によるトレンチキャパシ
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
【図４】本発明の１つの実施例によるトレンチキャパシ
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
【図５】本発明の１つの実施例によるトレンチキャパシ
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
【図６】本発明の１つの実施例によるトレンチキャパシ
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
【図７】本発明の１つの実施例によるトレンチキャパシ
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
タＤＲＡＭセルを形成するためのプロセスの１つであ
る。
１６０ トレンチキャパシタ、 １６１ ストレージノ
ード、 ２００ トレンチキャパシタＤＲＡＭセル、
２２５ 拡散領域、 ２６３ ノード誘電体、２６９，
３６９ 拡散領域、 ２７０，３７０ ｎウェル、 ２
８９ レベル間誘電体層、 ３０１ サブストレート、
３０３ 深いトレンチ、 ３１５ストレージトレン
チ、 ３４２ パッド窒化物層、 ３４７ ｎ＋ポリ、
３４８ ポリ、 ３４９ 埋め込みストラップ、 ３
６３ 誘電体層、 ３６５ ｎ埋め込み電極
ード、 ２００ トレンチキャパシタＤＲＡＭセル、
２２５ 拡散領域、 ２６３ ノード誘電体、２６９，
３６９ 拡散領域、 ２７０，３７０ ｎウェル、 ２
８９ レベル間誘電体層、 ３０１ サブストレート、
３０３ 深いトレンチ、 ３１５ストレージトレン
チ、 ３４２ パッド窒化物層、 ３４７ ｎ＋ポリ、
３４８ ポリ、 ３４９ 埋め込みストラップ、 ３
６３ 誘電体層、 ３６５ ｎ埋め込み電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャック エー マンデルマン アメリカ合衆国 ニューヨーク ストーム ヴィル ジャミー レーン ５ (72)発明者 ルイス エル シー シュー アメリカ合衆国 ニューヨーク フィシュ キル クロスビイ コート ７ (72)発明者 ヨハン アルスマイアー アメリカ合衆国 ニューヨーク ワッピン ガース フォールズ マリーン ドライヴ ４ (72)発明者 ウイリアム アール トンティ アメリカ合衆国 ヴァーモント エセック ス ジャンクション ブルースターン ロ ード ４
Claims (1)
- 【請求項１】 ゲートと第１の拡散領域および第２の拡
散領域とを含んでいるトランジスタを備え、サブストレ
ート内に形成されたトレンチキャパシタを備え、該トレ
ンチキャパシタは、該トレンチの上側の部分に誘電体カ
ラー部と、該トレンチのキャパシタの低い方の部分を取
り囲むサブストレート内に埋め込まれた拡散領域と、ト
ランジスタおよびキャパシタを電気的に接続する、前記
カラー部の上にノード拡散領域とを含んでおり、前記カ
ラー部に隣接するサブストレート中に第３の拡散領域を
備え、該第３の拡散領域は、リークを低減するために、
前記カラー部、埋め込まれた拡散領域およびノード拡散
によって形成される寄生トランジスタのゲートしきい値
電圧を高めするために十分なドープ剤濃度を有している
ことを特徴とするメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/940237 | 1997-09-30 | ||
| US08/940,237 US5981332A (en) | 1997-09-30 | 1997-09-30 | Reduced parasitic leakage in semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168190A true JPH11168190A (ja) | 1999-06-22 |
Family
ID=25474467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10277289A Pending JPH11168190A (ja) | 1997-09-30 | 1998-09-30 | メモリセル |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5981332A (ja) |
| EP (1) | EP0905784A3 (ja) |
| JP (1) | JPH11168190A (ja) |
| KR (1) | KR100560647B1 (ja) |
| CN (1) | CN1158711C (ja) |
| TW (1) | TW402807B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007258702A (ja) * | 2006-03-22 | 2007-10-04 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍ（ダイナミック・ランダム・アクセス・メモリ）セル |
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