JP2003515922A - Ｄｒａｍセル構造におけるトレンチコンデンサーのための接続部 - Google Patents

Ｄｒａｍセル構造におけるトレンチコンデンサーのための接続部

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JP2003515922A JP2001540819A JP2001540819A JP2003515922A JP 2003515922 A JP2003515922 A JP 2003515922A JP 2001540819 A JP2001540819 A JP 2001540819A JP 2001540819 A JP2001540819 A JP 2001540819A JP 2003515922 A JP2003515922 A JP 2003515922A
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dram cell
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memory capacitor
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ベンツィンガー，ヘルベルト
リッヒター，フランク
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Abstract

(57)【要約】 本発明は、それぞれ１つのメモリーセル（１）がメモリーコンデンサー（２）と読み出しコンデンサー（３）とを備えるＤＲＡＭセル構造に関する。この読み出しトランジスタに接続するために、メモリーコンデンサー（２）の電極からドーピング剤を拡散することによって、埋め込みストラップ接触部（１１）が生成される。この埋め込みストラップ接触部（１１）は、読み出しトランジスタ（３）のソース／ドレイン領域（５）の注入（１２）によって覆われているので、ソース／ドレイン領域（５）の注入（１２）が、メモリーセル（１）のｐｎ接合の空間電荷帯の境界線となる。これにより、埋め込みストラップ接触部の生成中心および欠陥が、ｐｎ接合の空間電荷帯から少数電荷キャリア用の拡散距離以上に離れることになる。したがって、このような少数電荷キャリアは、ｐｎ接合に達しうる前に再結合するため、電気的には影響を及ぼさない。このことは、ｐｎ接合を介する漏れ電流がかなり減少すること、すなわち保持時間が長くなることを意味する。

Description

【発明の詳細な説明】
本発明は、ＤＲＡＭセル構造およびその製造方法に関する。
【０００１】 周知のＤＲＡＭセル構造、すなわちダイナミックな自由選択呼出し（dynamisc
her wahlfreier Zugriff）を用いたメモリーセル構造には、通常、トランジスタ
を備えるメモリーセル、いわゆる単トランジスタメモリーセル（Eintransistor-
Speicherzelle）が組み込まれている。このような単トランジスタメモリーセル
は、読み取りトランジスタであるトランジスタに加えて、メモリーコンデンサー
を含んでいる。このメモリーコンデンサーには、ロジック値０または１を示す情
報が、電荷の形態で保存されている。この情報は、読み出しトランジスタをワー
ド線を解して駆動することによって、ビット線を介して読み出せる。
【０００２】 メモリー世代（Speichergeneration）からメモリー世代へとメモリー密度が増
すので、メモリーセルに必要な面積は、世代から世代へと縮小される必要がある
。また、その時々の技術で製造可能な最小の構造値にメモリーセルの面積を縮小
することには限界があるので、メモリーセルの構造を変えることも行われる。し
たがって、ＤＲＡＭセル構造の１ＭＢｉｔ世代までは、読み出しトランジスタも
メモリーコンデンサーも、プレーナー型の構成素子であった。そして、４ＭＢｉ
ｔメモリー世代以降、メモリーコンデンサーおよび読み出しトランジスタの３次
元構造が必要とされた。
【０００３】 この構成では、メモリーコンデンサーは、特に、プレーナー型ではなく、溝（
Graben）の形態で実現される。このようなメモリーセルは、ディープトレンチメ
モリーセル（Deep Trench Speicherzellen）として周知である。
【０００４】 このようなメモリーコンデンサーは、誘電体によって分離された２つの電極か
らなる。これらの電極は、絶縁層によって両方とも取り巻かれ、溝の上下に配置
されている。この溝は、半導体基板に形成され、その上面が開口している。上方
の電極は、ドープされたポリシリコンからなることが好ましい。溝の絶縁層は、
その上側に、ポリシリコンにドーピング剤（Dotierstoff）を拡散するための開
口部を有している。絶縁層の開口部の背後に位置する拡散地帯には、読み出しト
ランジスタとメモリーコンデンサーとを連結するための埋め込みストラップ接触
部（Buried Strap Kontakt）が形成される。この読み出しトランジスタは、ゲー
ト電極およびソース／ドレイン領域を備えている。ゲート電極は、半導体基板の
上面でメモリーコンデンサーとの所定の距離をとって塗布される。ドーピング剤
の注入（Implantation）によって、ソース／ドレイン領域が生成される。このソ
ース／ドレイン領域は、半導体基板の上面の埋め込みストラップ接触部上に位置
し、埋め込みストラップ接触部に隣接している。半導体基板の内側に接している
、埋め込みストラップ接触部およびそれに隣接しているソース／ドレイン領域の
境界域では、メモリーセルのｐｎ接合が形成される。
【０００５】 ＤＲＡＭセル構造においての主な課題は、メモリーセルに保存されている情報
が、メモリーセルでの漏れ電流によって失われるということにある。なお、メモ
リーセルで情報が失われるまでの時間を、保持時間（Retentionzeit）という。
したがって、ＤＲＡＭセル構造のメモリーセルで保存された情報については、周
期的に修復する必要がある。なお、修復される間の時間幅を、リフレッシュ時間
という。
【０００６】 ＤＲＡＭセル構造のメモリー容量が増すと、要求される保持時間を達成するこ
とがますます困難になる。だから、上記の漏れ電流経路を最善の状態にすること
が、ますます重要になる。
【０００７】 主な漏れ電流経路は、埋め込みストラップ接触部およびソース／ドレイン領域
の境界域に位置するｐｎ接合から形成される。このような漏れ電流の原因は、た
とえば、メモリーコンデンサーの電極を形成しているポリシリコン層から、ドー
ピング剤が拡散するときに発生する点欠陥（Punktdefekte）のような、とりわけ
生成中心（Generationszentre）にある。それに加えて、たとえば転位（Versetz
ung）のような２次元結晶欠陥が、埋め込みストラップ接触部および半導体基板
の間の境界面に付着する、あるいは、そこでポリシリコンのエピタキシャルな再
結晶化によって発生する可能性がある。なお、この半導体基板は、シリコン単結
晶から形成されていることが好ましい。このような欠陥が、ｐｎ接合の空間電荷
帯にあるとき、またはその空間電荷帯とわずかに離れて位置するとき、ｐｎ接合
の漏れ電流は著しく高くなりうる。
【０００８】 本発明の目的は、はじめに述べたようなＤＲＡＭセル構造において、保持時間
を高めることにある。
【０００９】 この目的を達成するために、請求項１および１４の特徴を提供する。また、本
発明の有効な実施形態および好ましい他の形態を、従属請求項に記す。
【００１０】 本発明によるセル構造では、個々のメモリーセルの中で、埋め込みストラップ
接触部が、どのメモリーセルにおいても、ソース／ドレイン領域の注入によって
覆われる。このため、ソース／ドレイン領域の注入によって、ｐｎ接合の空間電
荷帯の境界がそれぞれ形成される。また、この構成では、埋め込みストラップ接
触部の全面またはほぼ全面が、ソース／ドレイン領域の注入によって覆われてい
ることが好ましい。
【００１１】 この構造を形成するために、半導体基板上にゲート電極を塗布した後、ソース
／ドレイン領域を生成するために、メモリーコンデンサーとゲート電極との間の
スペースに、選択的に、ドーピング剤が注入される。このために、適切なマスク
を用いる。ゲート電極も、このマスクで少なくとも部分的に覆うことが好ましい
。
【００１２】 こうして行われた選択的な注入によって、読み出しトランジスタンにおける上
記のソース／ドレイン領域を、半導体基板のより深いところに移動させられる。
このため、埋め込みストラップ接触部を、ソース／ドレイン領域の注入によって
少なくとも部分的に覆える。したがって、ｐｎ接合の空間電荷帯の境界は、埋め
込みストラップ接触部の拡散帯によっては決定されず、ソース／ドレイン領域の
注入領域によって決定される。これにより、埋め込みストラップ接触部における
生成中心および欠陥を、少数電荷キャリア（Minoritaetsladungstraeger）用の
拡散距離（Diffusionslaenge）以上に、ｐｎ接合の空間電荷帯から離すことが可
能となる。
【００１３】 これにより、上記のような少数電荷キャリアは、ｐｎ接合に達する前に再結合
するため、電気的な影響を及ぼさない。すなわち、ｐｎ接合を介した漏れ電流を
著しく減少できるので、これによって保持時間を長くできる。
【００１４】 本発明による方法の別の基本的観点は、ソース／ドレイン領域を、半導体基板
の深いところで、メモリーセルの残り部分、特に読み出しトランジスタの機能を
妨害しないように注入する、という点にある。
【００１５】 特に、ゲート電極とメモリーコンデンサーとの間のスペースにドーピング剤を
選択的に注入することによって、半導体基板での注入の横拡散（Streuung）を大
幅に回避できる。従って、このような横漏れによっては、特に、読み出しトラン
ジスタの遮断特性を損なわないようになる。
【００１６】 本発明による方法の第１設計（Ausbildung）では、ソース／ドレイン領域の注
入を、１段階の工程（einstufiger Prozess）によって、６０ｋｅＶまでのエネ
ルギーで行う。
【００１７】 また、本発明による方法の第２設計では、ソース／ドレイン領域の注入を、２
段階の工程によって行う。
【００１８】 ゲート電極の塗布後、エネルギーが約１５ｋｅＶ程度と相対的に低い第１段階
目の注入を行う。注入の第２段階は、ゲート電極に窒化物スペーサーが塗布され
た後で行う。この窒化物スペーサーは、側面（seitliche Flanke）でもゲート電
極をマスクするので、次の注入の間、ゲート電極の下に注入されたドーピング剤
の横拡散をより抑制できる。これにより、ドーピング剤の横拡散による読み出し
トランジスタの遮断特性の劣化を危惧することなく、注入の第２段階を高エネル
ギーで行える。なお、注入の第２段階は、２０〜２５ｋｅＶのエネルギーで行わ
れるのが典型的である。
【００１９】 次に、本発明を図面に基づいて詳述する。図１は、本発明によるＤＲＡＭセル
構造のメモリーセルの細部を示している。
【００２０】 図１は、ＤＲＡＭセル構造のメモリーセル１の細部を示している。このＤＲＡ
Ｍセル構造は、マトリックス形状に配置されることが有利な、図１に示されたメ
モリーセル１を複数含んでいる。本発明によるＤＲＡＭセル構造は、単トランジ
スタメモリーセル（Ein-Transistor-Speicherzellen）として構成されているメ
モリーセル１からなる。各メモリーセル１は、メモリーコンデンサー２および読
み出しトランジスタ３をそれぞれ備えている。この読み出しトランジスタ３は、
ゲート電極４およびソース／ドレイン領域５を備えている。
【００２１】 メモリーコンデンサー２には、ロジック値０または１を示す情報が、電荷の形
態で保存されている。読み出しトランジスタ３を駆動することによって、この情
報をビット線を介して読み出すことが可能である。図１に示されているように、
隣接するメモリーセルのワード線６が、メモリーコンデンサー２の上部を走って
いる。図示されていないビット線は、読み出しトランジスタ３のゲート電極４の
右横に位置し、ドレイン接続部（Drain-Anschluss）と結合している。
【００２２】 このメモリーコンデンサー２は、溝の形態で用いられる。このような溝を、シ
リコン単結晶から形成されていることが好ましい半導体基板７に、周知のエッチ
ング技術を用いて組み込む。
【００２３】 メモリーセル１の溝は、その側壁および上側（半導体基板７の表面に出口を有
する側）に、絶縁層８を有している。この絶縁層によって、溝構造のメモリーコ
ンデンサー２は、周囲から絶縁状態となる。この絶縁層８は、ＴＥＯＳ法で形成
されること、および、酸化物（好ましくはＳｉＯ2）からなることが有利である
。
【００２４】 図１には、溝の上側を厚さ約５０ｎｍの第１絶縁層８で塞がれている、溝の上
部が示されている。この溝の側壁は、ほぼ同じ厚みを有する絶縁層８によって区
切られている。この溝の片側では、絶縁層８がいくらか太くなっている。この太
くなった絶縁層８の部分は、いわゆる浅トレンチアイソレーション（Shallow Tr
ench Isolation）を形成する。溝をはさんだ向かい側には、いわゆるカラー（Co
llar）を形成する側面の絶縁層８が、溝の上側にある絶縁層８の少し手前まで延
びている。これにより、この２つの絶縁層８の間に、直径約５０ｎｍの開口部９
が残る。
【００２５】 したがって、この溝は、開口部９の位置する領域である上部端に向かって、浅
トレンチアイソレーションによって次第に細くなっている。
【００２６】 メモリーコンデンサー２は、溝の上部領域に位置する第１電極を備えている。
図示されていない誘電体が、この電極の下側に接続されている。また、同様に図
示されていないメモリーコンデンサー２の逆電極（Gegenelektrode）も、この誘
電体の下面に接続している。
【００２７】 メモリーコンデンサー２の電極は、本実施形態では、ドープされたポリシリコ
ン１０でできた層からなる。この場合、ドーピング剤にヒ素が用いられる。逆電
極も、同じ物質によって構成できる。
【００２８】 誘電体は、ＳｉＯ2、Ｓｉ3Ｎ4およびＳｉＯ2の３層からなるＯＮＯ層から、形
成されることが好ましい。
【００２９】 電極を形成するポリシリコン１０からドーピング剤が拡散することによって、
絶縁層８に位置する開口部９の背後に、メモリーコンデンサー２を読み込みトラ
ンジスタ３に接続するための埋め込みストラップ接触部１１が生成される。この
埋め込みストラップ接触部１１は、開口部９に直接接続し、かつ、開口部９の境
をなすカラーに接続している。また、埋め込みストラップ接触部１１の幅は、約
１００ｎｍである。開口部９から半導体基板７に延びる埋め込みストラップ接触
部１１の深さは、約１００ｎｍである。この埋め込みストラップ接触部１１は、
読み出しトランジスタ３に接続するための層抵抗の最も小さなものである。
【００３０】 ソース／ドレイン領域５は、半導体基板７に対するドーピング剤の注入１２に
よって生成される。注入帯域（Implantationszone）は、メモリーコンデンサー
２から読み出しトランジスタ３のゲート電極４にまで及んでいる。読み出しトラ
ンジスタ３がｎチャネルトランジスタである場合に、注入１２には、たとえばヒ
素またはリンのようなドーピング剤が用いられる。
【００３１】 周知の注入方法では、メモリーセル１全体、特にゲート電極４およびビット線
接触部も、ドーピング剤を注入される。注入１２によって読み出しトランジスタ
３を劣化させてしまうことを避けるために、通常、注入１２には、約１４ｋｅＶ
から２０ｋｅＶのエネルギーが用いられる。これにより、通常、図１に示された
線Ａによって境をなすソース／ドレイン領域５が生じる。この場合には、埋め込
みストラップ接触部１１およびソース／ドレイン領域５の境界域は、メモリーセ
ル１でのｐｎ接合の空間電荷帯の境界を形成する。
【００３２】 メモリーコンデンサー２の電極のポリシリコン１０は、側面からは絶縁層８に
よって、また、下側からは誘電体によって電気的に絶縁されている。したがって
、メモリーセル１の主要な漏れ電流経路としては、メモリーセル１のｐｎ接合が
残る。
【００３３】 メモリーセル１を放電させる基本的な漏れ電流構造は、第１に、たとえばドー
ピング剤が拡散するときに電極のポリシリコン１０から形成される点欠陥のよう
な、生成中心（Generationszentren）にある。生産工程での温度管理および様々
な領域の機械的な圧力（mechanische Spannung）次第で、このような生成中心が
ｐｎ接合の空間電荷帯に達する可能性があり、したがって、漏れ電流を誘起する
こともある。同様に、たとえば転位（Versetzung）のような、２次結晶欠陥が埋
め込みストラップ接触部１１の境界面に付着または発生する可能性もあり、した
がって同様に漏れ電流を誘起することもある。
【００３４】 このような漏れ電流を抑制するために、ソース／ドレイン領域５を生成するた
めのドーピング剤は、半導体基板７のより深いところに注入される。図１では、
このようなソース／ドレイン領域５の２本の境界線が点線で描かれており、参照
符号ＢおよびＣを用いて識別されている。注入１２が半導体基板７に侵入する深
さは、約１５０〜２００ｎｍである。この場合、ソース／ドレイン領域５、およ
び、特にソース／ドレイン領域５の境界線ＢおよびＣも、メモリーコンデンサー
２およびゲート電極４の間のスペース全体に及んでいるので、ソース／ドレイン
領域５の幅は、埋め込みストラップ接触部１１の幅の約２倍から３倍に相当する
。
【００３５】 境界線Ｂを境とするソース／ドレイン領域５は、埋め込みストラップ接触部１
１の、その下端を除く大部分の領域を覆っている。さらに、境界線Ｃを境とする
ソース／ドレイン領域５は、埋め込みストラップ接触部１１の全体を覆っている
。両者の場合とも、メモリーセル１のｐｎ接合は、ソース／ドレイン領域５の注
入１２によって決定されるので、ｐｎ接合の空間電荷帯が、ソース／ドレイン領
域５の境界線ＢまたはＣの全線またはほぼ全線に沿って延びることになる。した
がって、生成中心は、少数電荷キャリア用の拡散距離以上に、ｐｎ接合の空間電
荷帯から離れている。従って、これらの少数電荷キャリアは、ｐｎ接合に達する
前に再結合する。また、埋め込みストラップ接触部１１の境界線に位置する結晶
欠陥も、ｐｎ接合の空間電荷帯との距離が十分に大きくなっている。これにより
、生成中心も結晶欠陥も、さほどの漏れ電流を誘起しない。したがって、本発明
によるＤＲＡＭセル構造では、長い保持時間を実現できる。
【００３６】 ソース／ドレイン領域は、特に、より高いエネルギーを有するドーピング剤の
注入１２が行われることによって拡大する。原則的には、ほぼ全部のメモリーセ
ル１に、特にビット線接続部およびゲート電極４にも注入されるように、注入１
２を行える。しかし、このことは、メモリーセルにおけるこれらの部分の稼動性
を妨げる危険をはらんでしまう。さらに、半導体基板７におけるドーピング剤の
横拡散も引き起こされ、読み出しトランジスタ３の遮断効果（Sperrwirkung）を
劣化させてしまう。このような劣化は、本来ならば、たとえばチャネル注入また
はウェル注入のような、付加的なプロセスを用いて補われる必要がある。
【００３７】 このような措置を回避するために、ゲート電極４とメモリーコンデンサー２と
の間のスペースで、注入１２を選択的に実施する。このために、製造されるＤＲ
ＡＭセル構造に、レジストマスク１３を塗布することが好ましい。このレジスト
マスク１３の開口部１４は、メモリーコンデンサー２とゲート電極４との間のス
ペースのみを空けるように構成される。また、ゲート電極４は、完全に、または
、ほぼ完全に覆われる。そして、上記の開口部１４を通って、ソース／ドレイン
領域５を生成するための注入１２を行う。
【００３８】 この場合、高エネルギーを有する注入１２によって読み出しトランジスタ３を
損傷させずに注入１２を実施できることが有効である。
【００３９】 本発明の第１実施形態では、約６０ｋｅＶまでのエネルギーを用いた注入１２
を１段階の工程において行う。
【００４０】 本発明の第２実施形態では、注入１２を２段階で行う。この場合、注入１２の
第１段階は１５ｋｅＶ程度のエネルギーで行われ、続いて、ゲート電極４に窒化
物スペーサーが塗布される。その後、第２段階では、２０ｋｅＶ〜２５ｋｅＶの
エネルギーを有する新たな注入１２を行う。
【００４１】 窒化物スペーサーは、各ゲート電極４を、上側だけでなく側面も包み込む。従
って、窒化物スペーサー上に塗布されたマスク、または、窒化物スペーサー自体
が、ゲート電極４またはその上に配されている単独のマスクよりも多くの面積を
覆っている。したがって、第２注入１２は、第１注入１２よりも少ない面積に対
して行われる。このようにして注入１２を行うと、半導体基板７内での横拡散を
さらに最低限に抑えられる。
【図面の簡単な説明】
【図１】 本発明によるＤＲＡＭセル構造のメモリーセルの細部を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年１月４日（２００２．１．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】 このようなメモリーコンデンサーは、誘電体によって分離された２つの電極か
らなる。これらの電極は、絶縁層によって両方とも取り巻かれ、溝の上下に配置
されている。この溝は、半導体基板に形成され、その上面が開口している。上方
の電極は、ドープされたポリシリコンからなることが好ましい。溝の絶縁層は、
その上側に、ポリシリコンにドーピング剤（Dotierstoff）を拡散するための開
口部を有している。絶縁層の開口部の背後に位置する拡散地帯には、読み出しト
ランジスタとメモリーコンデンサーとを連結するための埋め込みストラップ接触
部（Buried Strap Kontakt）が形成される。この読み出しトランジスタは、ゲー
ト電極およびソース／ドレイン領域を備えている。ゲート電極は、半導体基板の
上面でメモリーコンデンサーとの所定の距離をとって塗布される。ドーピング剤
の注入（Implantation）によって、ソース／ドレイン領域が生成される。このソ
ース／ドレイン領域は、半導体基板の上面の埋め込みストラップ接触部上に位置
し、埋め込みストラップ接触部に隣接している。半導体基板の内側に接している
、埋め込みストラップ接触部およびそれに隣接しているソース／ドレイン領域の
境界域では、メモリーセルのｐｎ接合が形成される。米国特許公報ＵＳ５，５５５，５２０には、単結晶電極を有し、埋め込みストラ ップを介してトランジスタのゲート電極と結合している、ＤＲＡＭセル用の溝コ ンデンサーについて記述されている。 また、「ストラップ領域を取り囲む、拡大バックグラウンドドーピング（ハロー ）を用いた基板トレンチＤＲＡＭセル（Substrate Plate Trench DRAM Cell wit h an Increased Background Doping (Halo) Surrounding the Strap Region）」 （IMB Technical Disclosure Bulletin,第37巻、10号、1994年10月、341−342ペ ージ）には、高凝集（hochkonzentriert）領域（ハロー）を、埋め込みストラッ プ接触部の周囲に生成する方法について記述されている。「ハロー」は、埋め込 みストラップ、および、接続されたソース／ドレイン領域とは反対の導電性を有 している。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の溝に配置されているメモリーコンデンサーと、 メモリーコンデンサーに個々に割り当てられ、ゲート電極と、ドーピング剤の
    注入によって生成されるソース／ドレイン領域とを備えた読み出しトランジスタ
    と、 メモリーコンデンサーの電極からのドーピング剤の拡散によってそれぞれ形成
    される、読み出しトランジスタとメモリコンデンサーとを結合するための埋め込
    みストラップ接触部とを備えるＤＲＡＭセル構造において、 上記埋め込みストラップ接触部（１１）が、ソース／ドレイン領域（５）の注
    入（１２）によって覆われており、これにより、それぞれのソース／ドレイン領
    域（５）の注入（１２）が、メモリーセル（１）におけるｐｎ接合の空間電荷帯
    の境界を形成していることを特徴とするＤＲＡＭセル構造。
  2. 【請求項２】 上記半導体基板（７）がシリコン単結晶から形成されていることを特徴とする 請求項１に記載のＤＲＡＭセル構造。
  3. 【請求項３】 上記ソース／ドレイン領域（５）の注入（１２）に、リンまたはヒ素が用いら
    れることを特徴とする請求項１または２に記載のＤＲＡＭセル構造。
  4. 【請求項４】 上記メモリーコンデンサー（２）の電極が、ドープされたポリシリコン（１０
    ）から形成されていることを特徴とする、請求項１〜３のいずれかに記載のＤＲ
    ＡＭセル構造。
  5. 【請求項５】 上記ポリシリコン（１０）が、ヒ素でドープされていることを特徴とする請求
    項４に記載のＤＲＡＭセル構造。
  6. 【請求項６】 溝に配置されているメモリーコンデンサー（２）が、絶縁層（８）によって、
    周囲から絶縁されていることを特徴とする請求項１〜５のいずれかに記載のＤＲ
    ＡＭセル構造。
  7. 【請求項７】 上記絶縁層（８）がＴＥＯＳ法で形成されていることを特徴とする請求項６に
    記載のＤＲＡＭセル構造。
  8. 【請求項８】 上記半導体基板（７）の表面領域で、メモリーコンデンサー（２）を取り囲む
    絶縁層（８）が、埋め込みストラップ接触部（１１）を形成するためにドーピン
    グ剤を拡散するための開口部（９）を備えていることを特徴とする請求項６また
    は７に記載のＤＲＡＭセル構造。
  9. 【請求項９】 上記開口部（９）の直径が約５０ｎｍであることを特徴とする請求項８に記載
    のＤＲＡＭセル構造。
  10. 【請求項１０】 開口部（９）の背後に位置する上記埋め込みストラップ接触部（１１）の幅お
    よび深さが、それぞれ約１００ｎｍであることを特徴とする請求項８または９の
    いずれかに記載のＤＲＡＭセル構造。
  11. 【請求項１１】 埋め込みストラップ接触部（１１）の全面またはほぼ全面が、割り当てられた
    ソース／ドレイン領域（５）の注入（１２）によって覆われていることを特徴と
    する請求項１０に記載のＤＲＡＭセル構造。
  12. 【請求項１２】 上記ソース／ドレイン領域（５）の注入（１２）の侵入する深さが、１５０〜
    ２００ｎｍであることを特徴とする請求項１１に記載のＤＲＡＭセル構造。
  13. 【請求項１３】 ソース／ドレイン領域（５）の幅が、上記埋め込みストラップ接触部（１１）
    の幅の約２倍から３倍に相当することを特徴とする、請求項１１または１２のい
    ずれかに記載のＤＲＡＭセル構造。
  14. 【請求項１４】 請求項１〜１３のいずれかに記載のＤＲＡＭセル構造の製造方法であって、 半導体基板（７）に溝を形成し、 上記の溝にメモリーコンデンサー（２）を形成し、 上記メモリーコンデンサー（２）に割り当てられた読み出しトランジスタ（３
    ）に接続するための埋め込みストラップ接触部（１１）を生成するために、半導
    体基板（７）の上面に隣接している、各メモリーコンデンサー（２）の電極から
    ドーピング剤を拡散し、 上記半導体基板（７）に読み出しトランジスタ（３）のゲート電極（４）を塗
    布し、 上記メモリーコンデンサー（２）とゲート電極（４）との間のスペースに、ド
    ーピング剤を選択的に注入することによって、読み出しトランジスタ（３）のソ
    ース／ドレイン領域（５）を生成する、 というプロセスを含むＤＲＡＭセル構造の製造方法。
  15. 【請求項１５】 上記ソース／ドレイン領域（５）を生成するためのドーピング剤の注入（１２
    ）を、６０ｋｅＶまでのエネルギーで行うことを特徴とする請求項１４に記載の
    方法。
  16. 【請求項１６】 上記ソース／ドレイン領域（５）を生成するためのドーピング剤の注入（１２
    ）を２段階で行い、 注入（１２）の第１段階を、半導体基板（７）に対するゲート電極（４）の塗
    布後に行い、 注入（１２）の第２段階を、ゲート電極（４）に窒化物スペーサーを塗布した
    後に行うことを特徴とする請求項１４に記載の方法。
  17. 【請求項１７】 上記注入（１２）の第１段階を１５ｋｅＶ程度のエネルギーで行い、注入（１
    ２）の第２段階を、２０ｋｅＶ〜２５ｋｅＶのエネルギーで行うことを特徴とす
    る請求項１６に記載の方法。
  18. 【請求項１８】 上記注入（１２）にマスクを使用し、このマスクの開口部（１４）によって、
    メモリーコンデンサー（２）と読み出しトランジスタ（３）のゲート電極（４）
    との間のスペースを空けておくことを特徴とする請求項１４〜１７のいずれかに
    記載の方法。
  19. 【請求項１９】 上記マスクによって、ゲート電極（４）を少なくとも部分的に覆うことを特徴
    とする、請求項１８に記載の方法。
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