KR20010058136A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 집적도를 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. 본 발명의 반도체 소자의 제조방법은, 제1도전형의 실리콘 기판 표면에 얕은 트렌치 소자분리 공정으로 소자분리막을 형성하는 공정과, 상기 실리콘 기판 상에 게이트 전극들을 형성하는 공정과, 상기 게이트 전극 양측의 상기 실리콘 기판 표면에 저농도 및 고농도 불순물 영역으로 이루어진 저도핑 드레인 구조의 접합 영역을 형성하는 공정과, 상기 게이트 전극들을 포함한 상기 실리콘 기판의 상부에 층간절연막을 형성하는 공정과, 상기 층간절연막과 상기 소자분리막의 측면 일부를 식각하여 플러그 형성 영역을 한정하는 콘택홀을 형성하는 공정과, 상기 콘택홀 내에 플러그용 폴리실리콘막을 매립시키는 공정, 및 상기 플러그용 폴리실리콘막을 에치백 또는 연마하여 플러그를 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 집적도를 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안되고 있다. 한 예로서, 디램 소자의 고집적화를 얻기 위해서는 한정된 공간에 더 많은 단위 셀들을 구비시켜야 하며, 이를 위해서는 단위 셀의 실질적인 크기를 감소시켜야 한다. 그런데, 단위 셀 크기의 감소는 콘택 크기의 감소를 유발하기 때문에, 예컨데, 실리콘 기판과 비트라인 및 상기 실리콘 기판과 캐패시터 사이를 전기적으로 연결하기 위한 콘택홀의 형성에 큰 어려움을 겪고 있다. 따라서, 콘택 크기의 감소 문제를 해결하기 위한 기술로서 최근에는 자기정렬콘택(Self Aligned Contact : 이하, SAC) 기술이 이용되고 있다.
상기 SAC 기술은 비트라인 및 캐패시터가 형성될 셀 영역 부분을 동시에 노출시키는 콘택홀(Landing Plug Contact)을 형성한 후, 상기 콘택홀 내에 플러그용 폴리실리콘막(Landing Plug Poly)를 매립시킴으로써, 후속에서 형성될 비트라인 및 캐패시터와 실리콘 기판간의 전기적 연결이 용이하게 되도록 하는 기술이다.
도 1a 및 도 1b는 종래 기술에 따른 SAC 기술을 이용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 소자분리막(2)이 구비된 실리콘 기판(1)상에 폴리실리콘막(3)과 텅스텐 실리사이드막(4)의 적층 구조로 이루어진 게이트 전극들(10)을 형성하고, 상기 게이트 전극들(10) 사이의 실리콘 기판(1) 표면에 접합 영역(7)을 형성한다. 여기서, 미설명된 도면부호 5는 하드 마스크용 산화막이며, 6은 이웃하는 게이트 전극들(10)간의 전기적 분리를 위하여 형성시키는 스페이서이다. 계속해서, 상기 게이트 전극들(10)을 덮도록, 실리콘 기판(1)의 전면 상에 층간절연막(11)을 형성하고, 이어서, 상기 층간절연막(11)의 일부분을 식각하여 비트라인 및 캐패시터와 콘택될 실리콘 기판 부분을 노출시키는 콘택홀(12)을 형성한 후, 상기 콘택홀(12) 내에 플러그용 폴리실리콘막(13)를 매립시킨다.
그 다음, 도 1b에 도시된 바와 같이, 하드 마스크용 산화막(5)이 노출될 때까지, 상기 플러그용 폴리실리콘막과 층간절연막을 에치백, 또는, 연마하여 비트라인용 및 캐패시터용 플러그(13a)를 형성한다.
도 2는 상기와 같은 제조 공정을 통해 제작된 반도체 소자의 레이아웃도로서, 도면부호 10은 게이트 전극을 나타내고, 12는 플러그를 형성하기 위한 마련하는 콘택홀을 나타내며, 13a는 플러그를 나타내고, 20은 액티브 영역을 나타낸다.
그러나, 종래 기술에 따른 반도체 소자의 제조방법은, SAC 기술을 이용하는 것에 의해 단위 셀의 크기를 어느 정도는 감소시킬 수 있으나, 플러그 형성 영역을 한정하는 콘택홀의 면적 확보 및 공정 마진의 확보 측면에서 더 이상의 단위 셀 크기를 감소시킬 수 없으며, 이 결과로, 더 이상의 집적도 향상을 기대할 수 없다.
한편, SAC 공정시에 콘택홀 면적의 확보를 위한 방법으로서, 게이트 전극의측벽에 형성시키는 스페이서의 폭을 줄이는 방법이 시도되고 있으나, 이 방법은 스페이서의 두께 변동에 따라 트랜지스터의 특성 변화가 심하기 때문에, 그 적용이 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 소자분리 영역의 일부를 액티브 영역으로 이용함으로써, 집적도의 향상을 얻을 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 자기정렬콘택(Self Aligned Contact) 기술을 이용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2는 SAC 기술을 이용하여 제조된 반도체 소자의 레이아웃도.
도 3a 내지 도 3d는 본 발명의 원리를 설명하기 위한 단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 5는 본 발명의 실시예에 따라 제조된 반도체 소자의 레이아웃도.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
31 : 실리콘 기판 32 : 소자분리막
33 : 게이트 전극 33a : 폴리실리콘막
33b : 텅스텐 실리사이드막 34 : 하드 마스크용 산화막
35 : 스페이서 36 : 접합 영역
37 : 층간절연막 38 : 플러그용 폴리실리콘막
39 : 플러그 40 : 액티브 영역
상기와 같은 목적은, 제1도전형의 실리콘 기판 표면에 얕은 트렌치 소자분리 공정으로 소자분리막을 형성하는 공정과, 상기 실리콘 기판 상에 게이트 전극들을 형성하는 공정과, 상기 게이트 전극 양측의 상기 실리콘 기판 표면에 저농도 및 고농도 불순물 영역으로 이루어진 저도핑 드레인 구조의 접합 영역을 형성하는 공정과, 상기 게이트 전극들을 포함한 상기 실리콘 기판의 상부에 층간절연막을 형성하는 공정과, 상기 층간절연막과 상기 소자분리막의 측면 일부를 식각하여 플러그 형성 영역을 한정하는 콘택홀을 형성하는 공정과, 상기 콘택홀 내에 플러그용 폴리실리콘막을 매립시키는 공정, 및 상기 플러그용 폴리실리콘막을 에치백 또는 연마하여 플러그를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 본 발명에 따른 반도체 소자의 제조방법에 의하여 달성된다.
본 발명에 따르면, 얕은 트렌치 소자분리 공정에 의해 형성시킨 소자분리막의 일부를 액티브 영역으로 이용할 수 있기 때문에, 플러그 형성 영역을 한정하는 콘택홀의 면적을 확보할 수 있고, 이 결과로, 종래 보다 반도체 소자의 집적도를향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 원리를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, P-웰이 구비된 실리콘 기판(21)에 LOCOS 공정으로 소자분리막(22a)을 형성하고, 그런다음, 상기 소자분리막(22a)에 의해 한정된 상기 실리콘 기판(21)의 액티브 영역에 N형의 불순물을 이온주입하여 접합 영역(23a)을 형성한다. 이 경우, 상기 접합 영역(23a)에서의 불순물의 분포는, 도시된 바와 같이, 소자분리막(22a)에 인접된 부분이 중심부 보다 높은 반원의 형태를 갖게 된다.
반면, 도 3b에 도시된 바와 같이, 얕은 트렌치 소자분리(Shallow Trench Isolation : 이하, STI) 공정으로 소자분리막(22b)을 형성하고, 그런다음, 실리콘 기판(21)의 액티브 영역에 접합 영역(23b)을 형성하면, 상기 접합 영역에서의 불순물의 분포는, 도시된 바와 같이, 소자분리막(22b)에 인접된 부분이 중심부 보다 하측으로 기울어진 형태를 갖게 된다.
한편, SAC 공정을 이용하여 플러그용 폴리실리콘막을 형성함에 있어서, 도 3c 및 도 3d에 도시된 바와 같이, 플러그 형성 영역을 한정하는 콘택홀이 접합 영역과 인접된 소자분리막의 일부에 함께 형성되고, 아울러, 이 콘택홀 내에 플러그용 폴리실리콘막(24)이 매립된 경우, 도 3c에 도시된 바와 같이, LOCOS 공정으로소자분리막(22a)을 형성한 경우에서는 상기 소자분리막(22a)과 접합 영역(23a)의 경계 부분에서 상대적으로 약한 접합(weak junction : W)이 형성되어 누설 전류가 발생하게 되지만, 도 3d에 도시된 바와 같이, STI 공정으로 소자분리막(22b)을 형성한 경우에서는, 상기 소자분리막(22b)과 접합 영역(23b)의 경계 부분에서는 약한 접합이 형성되지 않음을 알 수 있다.
따라서, LOCOS 공정이 아닌 STI 공정을 이용하여 소자분리막을 형성할 경우에는 접합 영역과 콘택된 소자분리막 부분, 즉, 액티브 영역과 접하는 소자분리 영역의 일부분을 액티브 영역으로 이용할 수 있으며, 그 결과로, 플러그 형성 영역을 한정하는 콘택홀 형성의 공정 마진을 확보할 수 있게 된다.
상기와 같은 원리를 이용한 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도 4a 내지 도 4c를 참조하여 설명하면 다음과 같다.
먼저, 도 4a에 도시된 바와 같이, 제1도전형의 웰, 예컨데, P-웰이 구비된 실리콘 기판(31)에 STI 공정으로 소자분리막들(32)을 형성한다. 그런다음, 상기 실리콘 기판(32) 상에 공지된 방법으로 게이트 전극들(33)을 형성한다. 여기서, 미설명된 도면부호 33a는 폴리실리콘막이고, 33b는 텅스텐 실리사이드막이며, 24는 상기 텅스텐 실리사이드막(33b)과 폴리실리콘막(33a)을 식각하기 위하여 이용된 하드 마스크용 산화막이다. 계속해서, 게이트 전극(33)을 마스크로하는 이온주입 공정으로 상기 게이트 전극(33) 양측의 실리콘 기판 부분에 제2도전형, 예컨데, N형의 불순물을 저농도로 이온주입하여, 저농도 불순물 영역을 형성하고, 그런다음, 상기 게이트 전극(33)의 양 측벽에 스페이서(35)를 형성한 후, 상기 스페이서(35)를 포함한 게이트 전극(33)을 마스크로 하는 이온주입 공정으로 상기 저농도 불순물 영역에 N형의 불순물을 고농도로 이온주입하여 고농도 불순물 영역을 형성함으로써, 저도핑 드레인(Lightly Doped Drain : 이하, LDD) 구조의 접합 영역(36)을 형성한다. 이때, STI 공정에 의해 형성된 소자분리막(32)과 콘택되는 접합 영역(36)에서의 불순물 분포는, 도시된 바와 같이, 상기 소자분리막(32)과 콘택되는 부분이 게이트 전극(33)에 인접된 부분으로부터 하측 방향으로 기울어지는 형태를 갖는다.
다음으로, 도 4b에 도시된 바와 같이, 상기 결과물 상에 층간절연막(37)을 형성하고, 상기 층간절연막(37)의 일부분을 식각하여 비트라인 및 캐패시터와 콘택될 실리콘 기판 부분을 노출시키는 콘택홀(38)을 형성한다. 이때, 상기 콘택홀(38)을 형성하기 위한 식각 공정은 의도적으로 액티브 영역에 인접된 소자분리막 부분(도면에서 A로 표시함)의 일부가 함께 제거되도록 수행한다. 그런다음, 상기 콘택홀(38) 내에 플러그용 폴리실리콘막(39)을 매립시킨다. 이때, 상기 플러그용 폴리실리콘막(38)은 식각·제거된 소자분리막 부분(A)에도 매립된다.
그리고나서, 도 4c에 도시된 바와 같이, 하드 마스크용 산화막(34)이 노출될 때까지, 상기 플러그용 폴리실리콘막을 에치백 또는 연마하여 플러그(39a)를 형성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법에 있어서, 소자분리막을 STI 공정을 이용해서 형성할 경우, 상기 소자분리막의 일부 두께를 식각하여도, 상기 소자분리막과 접합 영역의 경계 부분에서 약한 접합은 형성되지 않기 때문에, 상기 경계 부분에서의 누설 전류는 발생되지 않는다. 따라서, 플러그 형성 영역을 한정하는 콘택홀의 형성시, 소자분리막의 일부를 함께 식각할 수 있기 때문에, 콘택홀 면적을 확보할 수 있으며, 이 결과로, 소자분리 영역의 일부를 액티브 영역으로 이용할 수 있기 때문에, 그에 해당하는 만큼의 단위 셀의 크기를 감소시킬 수 있다.
도 5는 본 발명의 실시예에 따라 제조된 반도체 소자의 레이아웃도로서, 도면부호 33은 게이트 전극을 나타내고, 37은 플러그가 형성될 실리콘 기판 부분을 노출시키는 콘택홀을 나타내며, 40은 액티브 영역을 나타내고, B는 감소된 단위 셀의 크기를 나타낸다.
도시된 바와 같이, 콘택홀(37)의 측부를 게이트 전극(33)과 중첩되도록 할 수 있기 때문에, 도 2와 비교해서, B에 해당하는 폭 만큼의 단위 셀의 면적을 감소시킬 수 있다.
한편, 상기한 본 발명의 실시예에서는 P-웰이 구비된 실리콘 기판에 N형 접합 영역을 형성한 경우에 대해서 설명하고, 도시하였지만, N-웰이 구비된 실리콘 기판에 P형 접합 영역을 형성하는 경우에도 적용 가능하다.
또한, 도 6에 도시된 바와 같이, 플러그 형성 영역을 한정하는 콘택홀을 형성한 상태에서, 플러그용 폴리실리콘막을 증착하기 전, 노출된 접합 영역(36)에 플러그 이온주입을 수행하여 상기 접합 영역(36)의 하부에 플러그 이온주입층(41)을 형성시킴으로써, 소자분리막(32)과 접합 영역(36) 사이에서 누설 전류가 발생될 확률이 더욱 감소되도록 할 수도 있다. 이때, 상기 플러그 이온주입 공정은 저농도 불순물 영역을 형성하기 위한 이온주입 공정 보다 불순물의 농도는 40 내지 60%, 그리고, 에너지는 10keV 이상으로 증가시켜 수행한다.
이상에서와 같이, 본 발명은 플러그 형성 영역을 한정하는 콘택홀의 형성시, STI 공정으로 소자분리막을 형성시키는 것에 의해 상기 소자분리막의 일부가 함께 식각되어도 소자 특성에 영향이 미치지 않도록 할 수 있기 때문에, 콘택홀 면적을 확보할 수 있음은 물론, 식각 가능한 소자분리막의 폭 만큼에 해당하는 단위 셀의 크기를 감소시킬 수 있으며, 이에 따라, 집적도의 향상을 얻을 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 제1도전형의 실리콘 기판 표면에 얕은 트렌치 소자분리 공정으로 소자분리막을 형성하는 공정과,
    상기 실리콘 기판 상에 게이트 전극들을 형성하는 공정과,
    상기 게이트 전극 양측의 상기 실리콘 기판 표면에 저농도 및 고농도 불순물 영역으로 이루어진 저도핑 드레인 구조의 접합 영역을 형성하는 공정과,
    상기 게이트 전극들을 포함한 상기 실리콘 기판의 상부에 층간절연막을 형성하는 공정과,
    상기 층간절연막과 상기 소자분리막의 측면 일부를 식각하여 플러그 형성 영역을 한정하는 콘택홀을 형성하는 공정과,
    상기 콘택홀 내에 플러그용 폴리실리콘막을 매립시키는 공정, 및
    상기 플러그용 폴리실리콘막을 에치백 또는 연마하여 플러그를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 플러그용 폴리실리콘막의 증착 전,
    상기 소자분리막과 콘택된 접합 영역에 제2도전형의 불순물을 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 제2도전형 불순물의 이온주입은,
    저농도 불순물 영역을 형성하기 위한 이온주입 공정 보다, 불순물의 농도는 40 내지 60% 이상, 에너지는 10keV 이상을 증가시켜 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008485A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체소자의 테스트 패턴 형성방법
KR100751253B1 (ko) * 2002-02-09 2007-08-23 주식회사 만도 차량의 주행 안정성 제어방법
US7737492B2 (en) 2007-12-20 2010-06-15 Hynix Semiconductor Inc. Semiconductor device for reducing interference between adjoining gates and method for manufacturing the same
CN103839796A (zh) * 2014-03-17 2014-06-04 上海华虹宏力半导体制造有限公司 源极多晶硅的形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100751253B1 (ko) * 2002-02-09 2007-08-23 주식회사 만도 차량의 주행 안정성 제어방법
KR20040008485A (ko) * 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체소자의 테스트 패턴 형성방법
US7737492B2 (en) 2007-12-20 2010-06-15 Hynix Semiconductor Inc. Semiconductor device for reducing interference between adjoining gates and method for manufacturing the same
CN103839796A (zh) * 2014-03-17 2014-06-04 上海华虹宏力半导体制造有限公司 源极多晶硅的形成方法

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